JPH1093094A

JPH1093094A - 薄膜トランジスタ

Info

Publication number: JPH1093094A
Application number: JP24629896A
Authority: JP
Inventors: Shiyuuichi Uchikoga; 修一内古閑; Yasumasa Goto; 康正後藤; Takami Yamaji; 貴美山路
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-09-18
Filing date: 1996-09-18
Publication date: 1998-04-10

Abstract

(57)【要約】【課題】大面積の絶縁性基板上に高耐圧のコプラナ型Ｔ
ＦＴをばらつきなく集積形成すること。【解決手段】ゲート電極１４をマスクに用いて半導体膜
１２をエッチングし、チャネル領域の半導体膜１２の厚
さｄ１をｎ⁺ 型ソース・ドレイン領域１６の半導体膜１
２の厚さｄ２よりも大きくすることにより、実効的なチ
ャネル長を長くしてドレイン領域の高電界を緩和する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄膜トランジスタ
に係り、特に高耐圧のコプラナ型薄膜トランジスタに関
する。

【０００２】

【従来の技術】近年、各種機器の表示装置として液晶表
示装置が多く使用されている。これは液晶表示装置が低
消費電力、軽量、低電圧駆動、平面型表示などの利点を
持っているからである。

【０００３】液晶表示装置のうち各画素電極にスイッチ
ング素子を設け、各画素の動作を制御する方式のもの
は、アクティブマトリクス型液晶表示装置と呼ばれてい
る。このタイプの液晶表示装置は、走査線が増加して
も、コントラスト、視角範囲、応答速度の低下が生じな
いなどの高画質の表示が得られるので、大画面化に有利
である。

【０００４】スイッチング素子としては、薄膜トランジ
スタ（以下、ＴＦＴという）が広く用いられている。Ｔ
ＦＴは大面積の絶縁性基板上に形成されるため、通常の
シリコン基板上に形成する半導体素子とは異なる素子構
造、製造方法が要求される。

【０００５】図５に、従来のコプラナ型のｎチャネルＴ
ＦＴの断面図を示す。図中、８１は絶縁性基板を示して
おり、この絶縁性基板８１上には半導体膜８２が形成さ
れている。この半導体膜８２の表面には１対のｎ⁺ 型ソ
ース・ドレイン領域８３が選択的に形成されている。こ
のｎ⁺ 型ソース・ドレイン領域８３にはソース・ドレイ
ン電極８４が設けられている。

【０００６】２つのｎ⁺ 型ソース・ドレイン領域８３で
挟まれたチャネル領域の半導体膜８２上にはゲート絶縁
膜８５を介してゲート電極８６が配設されている。ゲー
ト絶縁膜８５はシリコン基板に形成する通常のＭＯＳト
ランジスタのそれよりも３〜４倍程度厚い。

【０００７】この種のコプラナ型のｎチャネルＴＦＴで
は、ドレイン領域として利用されるｎ⁺ 型ソース・ドレ
イン領域８３の高電界によって、素子特性が劣化するこ
とが知られている。特性劣化の１つとしていわゆる寄生
バイポーラによるリーク電流の異常上昇があげられる。

【０００８】これは半導体膜８２の下が絶縁性基板８１
であるため、ドレイン領域の高電界によって半導体膜８
２内に発生した正孔が、通常のシリコン基板に形成した
ＭＯＳトランジスタとは異なり、基板に逃げることがで
きず、半導体膜８２に蓄積されるからである。

【０００９】また、半導体膜８２として多結晶半導体膜
を用いた場合、多結晶半導体膜内を流れるキャリアによ
って、グレイン間の結晶性が破壊され、多結晶半導体膜
の電気的性質が変化し、信頼性が低下するという問題も
ある。

【００１０】図６に、ドレイン領域の高電界を緩和でき
る高耐圧のコプラナ型のＴＦＴの断面図を示す。これは
ＬＤＤ（Lightly Doped Drain ）を導入したもので、図
５の素子構造において、ｎ⁺ 型ソース・ドレイン領域８
３のチャネル側をｎ^- 型層８７に置き換えたものであ
る。

【００１１】しかしながら、この種のＬＤＤ構造のＴＦ
Ｔを大面積の基板上に集積形成する液晶表示装置におい
ては以下のような問題があった。上述したＬＤＤ構造の
ＴＦＴを形成するためには、まず、図７（ａ）に示すよ
うに、絶縁性基板８１上に半導体膜８２、ゲート絶縁膜
８５、ゲート電極８６を形成する。次に同図（ａ）に示
すように、ゲート幅Ｌ０のゲート電極８６をマスクに用
いてリンイオン等のｎ型不純物イオン８８を注入してｎ
⁺ 型ソース・ドレイン領域８３を形成する。

【００１２】次に図７（ｂ）に示すように、ゲート電極
８６をパターニングしてその幅をＬ０からＬ１に短縮し
た後、このゲート幅Ｌ０のゲート電極８６をマスクに用
いてリンイオン等のｎ型不純物イオン８８をイオン注入
してｎ^- 型層８７を形成する。

【００１３】このとき、ＬＤＤ寸法は（Ｌ０−Ｌ１）／
２（＝Ｌ）で決定される。しかし、ゲート幅をＬ０から
Ｌ１に短縮する工程におけるフォトマスクの合わせずれ
により、ＬＤＤ寸法は左右非対称となり、素子の左右対
称は失われる。

【００１４】この様子を図７（ｃ）に示す。図には、中
心線８９に対して合わせずれがδだけ生じ、左側のＬＤ
Ｄ寸法がＬ−δ、右側のＬＤＤ寸法がＬ＋δになった様
子が示されている。

【００１５】ｎ^- 型層８７は、ｎ⁺ 型ソース・ドレイン
領域における電界の増大による素子特性の劣化を防止す
るためのものである。しかし、ｎ^- 型層８７は、同時に
ｎ⁺型ソース・ドレイン領域８３の抵抗成分となるた
め、例えば、ソース領域側のＬＤＤ寸法がドレイン領域
側のそれよりも長くなった場合には、ドレイン電流は減
少することになる。このようにＬＤＤ寸法の左右対称性
は素子特性に大きな影響を与えることになる。

【００１６】合わせずれδは一定の値ではなくある幅を
持った値であるため、ＴＦＴによってそのＬＤＤ寸法の
左右対称性が異なる。このため、ＬＤＤ構造のＴＦＴを
大面積の基板上に集積形成すると、ドレイン電流等の素
子特性にばらつきが生じ、画質が劣化するという問題が
生じる。

【００１７】液晶表示装置の表示面積の増大に伴って、
露光装置のマスク移動距離も大きくなる。マスク移動距
離が大きくなるとパターンずれも大きくなる。したがっ
て、ＬＤＤ構造を大面積に均一に形成することは、露光
装置の性能で制限されことになる。

【００１８】一方、ＬＤＤ構造においてはｎ^- 型層８７
の不純物濃度（ＬＤＤ濃度）が重要である。しかし、液
晶表示装置のような大面積の基板を用いた場合、基板全
体において不純物を均一に注入することは困難である。

【００１９】ＬＤＤ濃度がＴＦＴによって異なると、ｎ
⁺ 型ソース・ドレイン領域８３の電界のばらつきが生
じ、ドレイン電流のばらつきが生じる。この結果、ＬＤ
Ｄ寸法のばらつきの場合と同様に、画質が劣化すること
になる。

【００２０】以上の説明ではＴＦＴをスイッチング素子
に用いる場合について説明したが、ＴＦＴを論理回路素
子に用いる場合にも高耐圧である必要がある。これは論
理回路を高速動作させるためには、大きなドレイン電流
が必要であるからである。

【００２１】

【発明が解決しようとする課題】上述の如く、従来、絶
縁性基板を用いた高耐圧のＴＦＴとしてＬＤＤ構造を導
入したものが提案されていたが、この種のＴＦＴを大面
積の絶縁性基板上に集積形成する液晶表示装置において
は、ＬＤＤ寸法やＬＤＤ濃度にばらつきが生じ、画質が
劣化するという問題があった。

【００２２】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、ＬＤＤ構造を導入しな
いで耐圧の向上を図れる絶縁性基板を用いたＴＦＴを提
供することにある。

【００２３】

【課題を解決するための手段】

［概要］上記目的を達成するために、本発明に係る液晶
表示装置（請求項１）は、絶縁性基板上に形成された半
導体膜と、この半導体膜に選択的に形成された１対のソ
ース・ドレイン領域と、これらソース・ドレイン領域に
それぞれ設けられたソース・ドレイン電極と、前記１対
のソース・ドレイン領域により挟まれたチャネル領域の
前記半導体膜上にゲート絶縁膜を介して配設されたゲー
ト電極とを備えてなり、前記チャネル領域の厚さである
第１の距離が、前記ソース・ドレイン領域の厚さである
第２の距離より大きいことを特徴とする。

【００２４】また、本発明に係る他の液晶表示装置（請
求項２）は、上記液晶表示装置（請求項１）において、
前記半導体膜が光遮蔽膜を介して前記絶縁性基板上に形
成されていることを特徴とする。

【００２５】［作用］本発明によれば、ソース・ドレイ
ン間の距離（チャネル長）が実効的に長くなるため、ド
レイン領域の電界が緩和され耐圧が高くなる。したがっ
て、本発明によれば、ＬＤＤ構造を用いずに耐圧の向上
を図れるようになる。

【００２６】また、本発明によれば、ゲート電極をマス
クに用いてソース・ドレイン領域の半導体膜をエッチン
グすることにより、レジストパターンマスクを用いずに
第１の距離を第２の距離よりも大きくできる。したがっ
て、本発明によれば、大面積の絶縁性基板上に高耐圧の
ＴＦＴをばらつきなく集積形成できるようになる。

【００２７】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。（第１の実施形態）図１は、本発明の第１の実施形態に
係るコプラナ型のｎチャネルＴＦＴの形成方法を示す工
程断面図である。

【００２８】まず、図１（ａ）に示すように、絶縁性基
板１１上に半導体膜１２、ゲート絶縁膜１３、ゲート電
極１４を順次形成する。ここで、絶縁性基板１１として
は、ＴＦＴが液晶表示装置のスイッチング素子の場合で
あれば、ガラス基板等の透光性のものを用いる。

【００２９】半導体膜１２としては、例えば、多結晶シ
リコン膜を用いる。その形成方法としては、例えば、非
晶質シリコン膜を形成した後、この非晶質シリコン膜を
固相成長またはレーザアニールによって多結晶シリコン
膜に変える方法を用いる。

【００３０】ゲート絶縁膜１３としては、例えば、シリ
コン酸化膜またはシリコン窒化膜を用いる。ゲート電極
１４の材料としては、例えば、Ｍｏ、Ｗ、Ａｌまたはこ
の金属群から選ばれた少なくとも２つの金属を含む合金
を用いる。

【００３１】次に図１（ｂ）に示すように、ゲート電極
１４をマスクに用いてチャネル領域以外のゲート絶縁膜
１３をエッチング除去した後、ゲート電極１４をマスク
に用いてリンイオン等のｎ型不純物イオン１５を半導体
膜１２にイオン注入して、ｎ⁺ 型ソース・ドレイン領域
１６を形成する。

【００３２】なお、ｐチャネルＴＦＴの場合には、例え
ば、ボロンイオン等のｐ型不純物イオンをイオン注入し
てｐ⁺ 型ソース・ドレイン領域を形成する。次に図１
（ｃ）に示すように、ゲート電極１４をマスクに用いて
ｎ⁺ 型ソース・ドレイン領域１６の表面をエッチングし
て、所定の厚さのｎ⁺ 型ソース・ドレイン領域１６を自
己整合的に形成する。

【００３３】すなわち、チャネル領域の全部分の半導体
膜１２とゲート絶縁膜１３の界面と絶縁性基板１１との
間の第１の距離が、ｎ⁺ 型ソース・ドレイン領域と後工
程で形成するソース・ドレイン電極１８との界面と絶縁
性基板１１との間の第２の距離よりも大きくなるよう
に、ｎ⁺ 型ソース・ドレイン領域１６の表面をフォトマ
スクを用いずに選択的にエッチングする。

【００３４】この結果、チャネル領域の半導体膜１２の
厚さｄ１（第１の距離）は、ｎ⁺ 型ソース・ドレイン領
域１６の半導体膜１２の厚さｄ２（第２の距離）よりも
大きくなる。

【００３５】次に図１（ｄ）に示すように、全面に層間
絶縁膜１７を形成し、次いでこの層間絶縁膜１７にｎ⁺
型ソース・ドレイン領域１６に対するコンタクトホール
を開口し、最後に全面に導電膜を形成し、これをパター
ニングしてソース・ドレイン電極１８を形成して完成す
る。

【００３６】ここで、層間絶縁膜１７としては、例え
ば、酸化膜を用いる。また、ソース・ドレイン電極１８
の材料としては、例えば、Ｍｏ、Ｗ、Ａｌまたはこの金
属群から選ばれた少なくとも２つの金属を含む合金を用
いる。

【００３７】本実施形態のＴＦＴは、従来のそれとは異
なり、ｄ１＞ｄ２となっている。このような素子構造を
有するＴＦＴによれば、従来のＬＤＤ構造のＴＦＴと同
様な効果が得られる。すなわち、ドレイン領域の高電界
を緩和でき、ドレイン耐圧の向上を図れることができ
る。

【００３８】その理由を図２を用いて説明する。図２
は、図１のＴＦＴがオン状態の場合におけるｎ⁺ 型ソー
ス・ドレイン領域１６およびその近傍を拡大した断面図
である。

【００３９】本実施形態の場合、チャネル１９のピンチ
オフ点Ａとｎ⁺ 型ソース・ドレイン領域１６のチャネル
側端Ｂとは、ｄ１−ｄ２（＝Δｄ）だけ離れている。し
たがって、実効的なチャネル長は、ゲート電極幅にΔｄ
を加えたものとなる。すなわち、従来に比べてΔｄだけ
チャネル長が増加する。この結果、ドレイン領域におけ
る高電界が緩和され、ＬＤＤ構造を用いた場合と同様
に、リーク電流の異常上昇を抑制できるようになる。

【００４０】また、高電界が緩和されることにより、半
導体膜１２として多結晶半導体膜を用いた場合における
多結晶半導体膜内を流れるキャリアによるグレイン間の
結晶性の破壊を抑制できる。これにより、結晶性の破壊
により多結晶半導体膜の電気的性質が変化することによ
る信頼性の低下を防止できる。

【００４１】図３は、本実施形態および従来のＴＦＴの
ゲート電圧Ｖ_gsとドレイン電流Ｉ_dsとの関係を示す特性
図である。図中、ａは本実施形態のＴＦＴの特性曲線、
ｂは従来のＬＤＤ構造を用いないＴＦＴの特性曲線、ｂ
は従来のＬＤＤ構造を用いたＴＦＴの特性曲線を示して
いる。

【００４２】図から、ゲート電圧Ｖ_gsが０Ｖ付近におい
て流れるドレイン電流Ｉ_dsは、従来のＬＤＤ構造を用い
ないＴＦＴでは数μｍＡであるのに対し、本実施形態の
ＴＦＴでは１ｐＡより小さいことが分かる。すなわち、
本実施形態によれば、ドレイン領域の高電界を十分に緩
和でき、これによりリーク電流を非常に小さくできるこ
とが分かる。

【００４３】一方、ゲート電圧Ｖ_gsが高い領域において
流れるドレイン電流Ｉ_dsは、本実施形態のＴＦＴと従来
のＬＤＤ構造を用いたＴＦＴとの間には差がないことが
分かる。すなわち、本実施形態によれば、十分に大きな
ドレイン電流が得られることが分かる。

【００４４】以上の結果をまとめると、本実施形態によ
れば、ＬＤＤ構造を用いずにリーク電流を十分に抑制で
きるとともに、十分なレベルのドレイン電流（オン電
流）を得ることができるようになる。すなわち、ＬＤＤ
構造を用いなくても、ＬＤＤ構造を用いた場合と同等の
素子特性を有するＴＦＴを実現できるようになる。

【００４５】また、本実施形態によれば、ｄ１＞ｄ２な
る素子構造はゲート電極１４をマスクに用いたｎ⁺ 型ソ
ース・ドレイン領域１６のエッチングにより自己整合的
に形成できる。すなわち、上記素子構造は、従来のＴＦ
Ｔプロセスを大きく変更することなく、大面積の基板に
ばらつきなく容易に集積形成できるものである。

【００４６】したがって、液晶表示装置の絶縁性基板
（マトリクスアレイ基板）上に形成するスイッチング素
子として、従来のＬＤＤ構造のＴＦＴの代わりに、本実
施形態のＴＦＴを用いれば、素子特性のばらつきに起因
する画質の劣化を防止できるようになる。

【００４７】また、本実施形態のＴＦＴは、ｄ１＞ｄ２
なる素子構造により、ドレイン耐圧が向上し、大きなド
レイン電流を流すことができるようになるので、本実施
形態のＴＦＴを論理回路素子として用いれば、高速動作
の論理回路を実現できるようになる。（第２の実施形態）本実施形態のＴＦＴは、第１の実施
形態のそれとは異なり、光遮蔽膜を用いたものである。
この光遮蔽膜は、半導体膜に光が照射されることにより
生じるリーク電流を防止するためのものである。液晶表
示装置の場合、ＴＦＴに光が照射される状況で使用され
るので、通常、光遮蔽膜は必要となる。

【００４８】図４は、本発明の第２の実施形態に係るコ
プラナ型のｎ型チャネルＴＦＴの形成方法を示す工程断
面図である。まず、図４（ａ）に示すように、ガラス基
板等の絶縁性基板２１上に光遮蔽膜２２を形成する。次
に同図（ａ）に示すように、光遮蔽膜２２を覆うように
絶縁性基板２１上に半導体膜２３を形成する。

【００４９】ここで、光遮蔽膜２２としては、例えば、
Ｍｏ、Ａｌ、Ｔａ、Ｗまたはこの金属群から選ばれた少
なくとも２つの金属からなる合金からなる薄膜を用い
る。要は光透過率の小さい薄膜であれば良い。

【００５０】また、半導体膜２３としては、例えば、非
晶質シリコン膜または多結晶シリコン膜を用いる。次に
図４（ｂ）に示すように、ゲート絶縁膜２４、ゲート電
極２５を順次形成した後、ゲート電極２５をマスクに用
いてリンイオン等のｎ型不純物イオン２６を半導体膜２
３にイオン注入して、ｎ⁺ 型ソース・ドレイン領域２７
を形成する。

【００５１】ここで、チャネル領域以外のゲート絶縁膜
２４を除去して、イオン注入を行っても良い。また、ゲ
ート絶縁膜２４としては、例えば、シリコン酸化膜また
はシリコン窒化膜を用いる。

【００５２】また、ゲート電極２５の材料としては、例
えば、Ｍｏ、Ｗ、Ａｌまたはこの金属群から選ばれた少
なくとも２つの金属を含む合金を用いる。また、ｐチャ
ネルＴＦＴの場合には、例えば、ボロンイオン等のｐ型
不純物イオンをイオン注入してｐ⁺ 型ソース・ドレイン
領域を形成する。

【００５３】次に図４（ｃ）に示すように、全面に層間
絶縁膜２８を形成し、次いでこの層間絶縁膜２８にｎ⁺
型ソース・ドレイン領域２７に対するコンタクトホール
を開口し、最後に全面に導電膜を形成し、これをパター
ニングしてソース・ドレイン電極２９を形成して完成す
る。

【００５４】ここで、層間絶縁膜２８としては、例え
ば、酸化膜を用いる。また、ソース・ドレイン電極２９
の材料としては、例えば、Ｍｏ、Ｗ、Ａｌまたはこの金
属群から選ばれた少なくとも２つの金属を含む合金を用
いる。

【００５５】本実施形態の場合、チャネル領域の半導体
膜２３の厚さｄ１は、ｎ⁺ 型ソース・ドレイン領域２７
の半導体膜２３の厚さｄ２と同じであるが、チャネル領
域の半導体膜２３下部に光遮蔽膜２２が存在するため、
チャネル領域の中央部の半導体膜２３とゲート絶縁膜２
４の界面と、絶縁性基板２１との間の第１の距離が、チ
ャネル領域側のｎ⁺ 型ソース・ドレイン領域２７とゲー
ト絶縁膜２４との界面と、絶縁性基板２１との間の第２
の距離よりも大きくなる。

【００５６】この結果、半導体膜２３の上面の平坦部端
Ｃとｎ⁺ 型ソース・ドレイン領域１６のチャネル側端Ｂ
との間の距離をＬ_BC、半導体膜２３の上面の平坦部と半
導体膜２３の側面の傾斜部とがなす角度をθとすると、
実効的なチャネル長は、ゲート電極幅にＬ_BC（１−ｃｏ
ｓθ）を加えたものとなる。すなわち、従来に比べてＬ
_BC（１−ｃｏｓθ）だけチャネル長が増加する。

【００５７】したがって、本実施形態でもＬＤＤ構造を
用いずにドレイン領域における高電界が緩和され、第１
の実施形態と同様な効果が得られる。なお、本発明は上
述した実施形態に限定されるものではない。例えば、上
記実施形態では、第１の距離を第２の距離よりも大きく
したが、その逆に第２の距離を第１の距離も大きくして
も良い。この場合も、チャネル長が実効的に長くなるの
で、ＬＤＤ構造を用いずにドレイン領域の電界を緩和で
きるようになる。その他、本発明の要旨を逸脱しない範
囲で、種々変形して実施できる。

【００５８】

【発明の効果】以上詳述したように本発明によれば、ソ
ース・ドレイン間の距離（チャネル長）が実効的に長く
なるため、ＬＤＤ構造を導入しなくても絶縁性基板上に
高耐圧のＴＦＴを実現できるようになる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るＴＦＴの形成方
法を示す工程断面図

【図２】図１のＴＦＴの作用効果を説明するための図

【図３】本実施形態および従来のＴＦＴのゲート電圧Ｖ
_gsとドレイン電流Ｉ_dsとの関係を示す特性図

【図４】本発明の第２の実施形態に係るＴＦＴの形成方
法を示す工程断面図

【図５】従来のＴＦＴを示す断面図

【図６】従来のＬＤＤ構造を採用したＴＦＴを示す断面
図

【図７】図６のＴＦＴの形成方法を示す工程断面図

【符号の説明】

１１…絶縁性基板１２…半導体膜１３…ゲート絶縁膜１４…ゲート電極１５…ｎ型不純物イオン１６…ｎ⁺ 型ソース・ドレイン領域１７…層間絶縁膜１８…ソース・ドレイン電極２１…絶縁性基板２２…光遮蔽膜２３…半導体膜２４…ゲート絶縁膜２５…ゲート電極２６…ｎ型不純物イオン２７…ｎ⁺ 型ソース・ドレイン領域２８…層間絶縁膜２９…ソース・ドレイン電極

Claims

【特許請求の範囲】

【請求項１】絶縁性基板上に形成された半導体膜と、この半導体膜に選択的に形成された１対のソース・ドレ
イン領域と、これらソース・ドレイン領域にそれぞれ設けられたソー
ス・ドレイン電極と、前記１対のソース・ドレイン領域により挟まれたチャネ
ル領域の前記半導体膜上にゲート絶縁膜を介して配設さ
れたゲート電極とを具備してなり、前記チャネル領域の厚さである第１の距離が、前記ソー
ス・ドレイン領域の厚さである第２の距離より大きいこ
とを特徴とする薄膜トランジスタ。
【請求項２】前記半導体膜は光遮蔽膜を介して前記絶縁
性基板上に形成されていることを特徴とする請求項１に
記載の薄膜トランジスタ。