JPH1075168A - 低消費電力型の半導体装置 - Google Patents
低消費電力型の半導体装置Info
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- JPH1075168A JPH1075168A JP8229523A JP22952396A JPH1075168A JP H1075168 A JPH1075168 A JP H1075168A JP 8229523 A JP8229523 A JP 8229523A JP 22952396 A JP22952396 A JP 22952396A JP H1075168 A JPH1075168 A JP H1075168A
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- external terminal
- internal circuit
- power supply
- circuit
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
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Abstract
(57)【要約】
【課題】 内部回路が非動作待機状態（パワーダウン状
態）である場合の消費電力を低減する。 【解決手段】 半導体集積回路１１０の内部回路１１５
内でサブスレッショルド電流が発生した場合でも、半導
体装置の消費電力を低減するために、内部回路１１５と
電源１１４との間にスイッチ手段１１６が設けられてい
る。このスイッチ手段１１６は、内部回路１１５が非動
作モードの場合、外部端子１１３から与えられる制御信
号に応答して、内部回路１１５と電源１１４との間を実
質的に非導通状態とする機能を有している。
態）である場合の消費電力を低減する。 【解決手段】 半導体集積回路１１０の内部回路１１５
内でサブスレッショルド電流が発生した場合でも、半導
体装置の消費電力を低減するために、内部回路１１５と
電源１１４との間にスイッチ手段１１６が設けられてい
る。このスイッチ手段１１６は、内部回路１１５が非動
作モードの場合、外部端子１１３から与えられる制御信
号に応答して、内部回路１１５と電源１１４との間を実
質的に非導通状態とする機能を有している。
Description
【０００１】
【発明の属する技術分野】この発明は、低消費電力型の
半導体装置及び半導体集積回路に関するものである。
半導体装置及び半導体集積回路に関するものである。
【０００２】
【従来の技術】従来、内部回路を有する半導体装置また
は半導体集積回路では、低消費電力を達成するために電
源電圧を下げる、或は、内部回路を構成するＭＯＳトラ
ンジスタのしきい値を下げることにより、内部回路の動
作機能を維持しつつ低消費電力化が実現されていた。
は半導体集積回路では、低消費電力を達成するために電
源電圧を下げる、或は、内部回路を構成するＭＯＳトラ
ンジスタのしきい値を下げることにより、内部回路の動
作機能を維持しつつ低消費電力化が実現されていた。
【０００３】この種の技術に関する提案として、例え
ば、日本国特許出願公開公報特開平７ー３８４１７号に
示された発明がある。
ば、日本国特許出願公開公報特開平７ー３８４１７号に
示された発明がある。
【０００４】
【発明が解決しようとする課題】しかしながら、従来、
考えられていた構成では、内部回路を構成するＭＯＳト
ランジスタのしきい値電圧が低く設定されているので、
ゲート電圧がしきい値電圧より低い場合でも発生するサ
ブスレッショルド電流（リーク電流とも言う）が増加す
る。従って、内部回路が動作待機状態（パワーダウン状
態）である場合であっても、結果的に消費電力が増大し
てしまう。
考えられていた構成では、内部回路を構成するＭＯＳト
ランジスタのしきい値電圧が低く設定されているので、
ゲート電圧がしきい値電圧より低い場合でも発生するサ
ブスレッショルド電流（リーク電流とも言う）が増加す
る。従って、内部回路が動作待機状態（パワーダウン状
態）である場合であっても、結果的に消費電力が増大し
てしまう。
【０００５】
【課題を解決するための手段】本発明では、半導体装置
の内部回路内でサブスレッショルド電流が発生した場合
でも、半導体装置の消費電力を低減するために、内部回
路と電源との間にスイッチ手段が設けられている。この
スイッチ手段は、内部回路が非動作モードの場合、外部
端子から与えられる制御信号に応答して、内部回路と電
源との間を実質的に非導通状態とする機能を有してい
る。
の内部回路内でサブスレッショルド電流が発生した場合
でも、半導体装置の消費電力を低減するために、内部回
路と電源との間にスイッチ手段が設けられている。この
スイッチ手段は、内部回路が非動作モードの場合、外部
端子から与えられる制御信号に応答して、内部回路と電
源との間を実質的に非導通状態とする機能を有してい
る。
【０００６】さらに、このスイッチ手段及び内部回路は
ＭＯＳトランジスタで構成され、スイッチ手段を構成す
るＭＯＳトランジスタのゲート幅は、内部回路を構成す
るＭＯＳトランジスタのゲート幅より十分に大きく形成
されている。
ＭＯＳトランジスタで構成され、スイッチ手段を構成す
るＭＯＳトランジスタのゲート幅は、内部回路を構成す
るＭＯＳトランジスタのゲート幅より十分に大きく形成
されている。
【０００７】また、制御信号が与えられる外部端子とス
イッチ手段との間に制御回路が配置され、さらに、この
制御回路は駆動電源及び基準電源に接続されている。
イッチ手段との間に制御回路が配置され、さらに、この
制御回路は駆動電源及び基準電源に接続されている。
【０００８】
【発明の実施の形態】以下、図面を参照しながらこの出
願に係わる発明の実施の形態が説明される。この説明に
用いられる図面は発明の理解を助けるために概略的に示
されているものである。各図面において同様の構成要素
には同一の番号、符号が付され、重複する説明は省略さ
れることもある。
願に係わる発明の実施の形態が説明される。この説明に
用いられる図面は発明の理解を助けるために概略的に示
されているものである。各図面において同様の構成要素
には同一の番号、符号が付され、重複する説明は省略さ
れることもある。
【０００９】まず、図１を用いながら第１の実施の形態
が示される。この半導体装置１００は、半導体集積回路
１１０及びこの半導体集積回路１１０とは独立して形成
された電源部１２０とから構成されている。この実施の
形態では、電源部１２０が半導体集積回路１１０に外付
けされた例が示されているが、半導体集積回路１１０内
に電源部１２０を内蔵することも可能と考える。
が示される。この半導体装置１００は、半導体集積回路
１１０及びこの半導体集積回路１１０とは独立して形成
された電源部１２０とから構成されている。この実施の
形態では、電源部１２０が半導体集積回路１１０に外付
けされた例が示されているが、半導体集積回路１１０内
に電源部１２０を内蔵することも可能と考える。
【００１０】この半導体集積回路１１０は、電源部１２
０より駆動電位ＶＤＤが与えられる電源端子１１１と、
電源部１２０より容量手段を介して基準電位ＶＳＳが与
えられる仮想接地端子１１２と、外部制御信号が与えら
れる制御端子１１３と、電源部１２０より基準電位が与
えられる接地端子１１４と、電源端子１１１と仮想接地
端子１１２との間に接続される内部回路１１５と、内部
回路１１５と接地端子１１４との間に配置され、制御端
子１１３に与えられる外部制御信号に応答して内部回路
１１５と接地端子１１４との間を実質的に非導通にする
スイッチ手段１１６とから構成される。ここでは、複数
の外部端子の内、本発明に直接係わる前述の４つの端子
についてのみ説明され、他の外部端子についての説明は
省略される。また、内部回路１１５の構成は種々考えら
れるが、図１中では、模式的にそれが示されている。以
下の説明では、この内部回路１１５が機能を発揮する状
態を動作状態、その機能を停止し待機している状態を非
動作状態として説明がされている。
０より駆動電位ＶＤＤが与えられる電源端子１１１と、
電源部１２０より容量手段を介して基準電位ＶＳＳが与
えられる仮想接地端子１１２と、外部制御信号が与えら
れる制御端子１１３と、電源部１２０より基準電位が与
えられる接地端子１１４と、電源端子１１１と仮想接地
端子１１２との間に接続される内部回路１１５と、内部
回路１１５と接地端子１１４との間に配置され、制御端
子１１３に与えられる外部制御信号に応答して内部回路
１１５と接地端子１１４との間を実質的に非導通にする
スイッチ手段１１６とから構成される。ここでは、複数
の外部端子の内、本発明に直接係わる前述の４つの端子
についてのみ説明され、他の外部端子についての説明は
省略される。また、内部回路１１５の構成は種々考えら
れるが、図１中では、模式的にそれが示されている。以
下の説明では、この内部回路１１５が機能を発揮する状
態を動作状態、その機能を停止し待機している状態を非
動作状態として説明がされている。
【００１１】この例では、スイッチ手段１１６はＮ型Ｍ
ＯＳトランジスタ（以下ＮＭＯＳという）１１６により
構成され、そのゲート電極に制御端子１１３より外部制
御信号が与えられる。このＮＭＯＳ１１６のゲート幅
は、内部回路１１５が動作状態の時の消費電流をＮＭＯ
Ｓ１１６に流しても、このＮＭＯＳ１１６のドレイン電
圧が上昇しないように設定される。具体的には、ＮＭＯ
Ｓ１１６のドレイン電圧、すなわち、仮想接地端子１１
２の電圧が０．１Ｖ以内になるように適宜、ゲート幅を
設定すればよい。この例の場合、このゲート幅は内部回
路１１５を構成するＭＯＳトランジスタのいずれのゲー
ト幅よりもはるかに大きく、かつ、内部回路１１５を構
成するＭＯＳトランジスタのゲート幅の合計より十分小
さく設定されている。
ＯＳトランジスタ（以下ＮＭＯＳという）１１６により
構成され、そのゲート電極に制御端子１１３より外部制
御信号が与えられる。このＮＭＯＳ１１６のゲート幅
は、内部回路１１５が動作状態の時の消費電流をＮＭＯ
Ｓ１１６に流しても、このＮＭＯＳ１１６のドレイン電
圧が上昇しないように設定される。具体的には、ＮＭＯ
Ｓ１１６のドレイン電圧、すなわち、仮想接地端子１１
２の電圧が０．１Ｖ以内になるように適宜、ゲート幅を
設定すればよい。この例の場合、このゲート幅は内部回
路１１５を構成するＭＯＳトランジスタのいずれのゲー
ト幅よりもはるかに大きく、かつ、内部回路１１５を構
成するＭＯＳトランジスタのゲート幅の合計より十分小
さく設定されている。
【００１２】電源部１２０は、直流電流を発生し、正極
側は電源端子１１１に接続され、負極側は接地電源１２
４に接続される電源１２１と、電源端子１１と接地電源
１２４との間に電源１２１に並行に接続され、バイパス
コンデンサとして機能する容量手段１２２と、仮想接地
端子１１２と接地電源１２４との間に接続され、バイパ
スコンデンサとして機能する容量手段１２３とから構成
される。これらの容量手段１２２、１２３の容量値は一
般的に大きなものに設定されるが、この値は設計者によ
って適宜選択できる。この場合、電源１２１は電池で構
成される。
側は電源端子１１１に接続され、負極側は接地電源１２
４に接続される電源１２１と、電源端子１１と接地電源
１２４との間に電源１２１に並行に接続され、バイパス
コンデンサとして機能する容量手段１２２と、仮想接地
端子１１２と接地電源１２４との間に接続され、バイパ
スコンデンサとして機能する容量手段１２３とから構成
される。これらの容量手段１２２、１２３の容量値は一
般的に大きなものに設定されるが、この値は設計者によ
って適宜選択できる。この場合、電源１２１は電池で構
成される。
【００１３】次に、この半導体装置１００の動作につい
ての説明が示される。まず、内部回路１１５が動作状態
に入る場合、制御端子１１３にハイレベル（この場合は
駆動電位ＶＤＤと同電位レベル）の外部制御信号が与え
られ、ＮＭＯＳ１１６は導通状態になる。そして、仮想
接地端子１１２の電位は接地端子１１４に与えられる基
準電位ＶＳＳ（この場合はＶＳＳ＝０Ｖ）と同等の電位
（ほぼ０Ｖ）になる。その結果、内部回路１１５に基準
電位が与えられ、内部回路１１５は通常の動作状態にな
る。この場合、電源１２１及び内部回路１１５が動作す
ることにより電源端子１１１上に発生するノイズは容量
手段１２２により除去される。また、内部回路１１５が
動作することにより仮想接地端子１１２上に発生するノ
イズは容量手段１２３により除去される。
ての説明が示される。まず、内部回路１１５が動作状態
に入る場合、制御端子１１３にハイレベル（この場合は
駆動電位ＶＤＤと同電位レベル）の外部制御信号が与え
られ、ＮＭＯＳ１１６は導通状態になる。そして、仮想
接地端子１１２の電位は接地端子１１４に与えられる基
準電位ＶＳＳ（この場合はＶＳＳ＝０Ｖ）と同等の電位
（ほぼ０Ｖ）になる。その結果、内部回路１１５に基準
電位が与えられ、内部回路１１５は通常の動作状態にな
る。この場合、電源１２１及び内部回路１１５が動作す
ることにより電源端子１１１上に発生するノイズは容量
手段１２２により除去される。また、内部回路１１５が
動作することにより仮想接地端子１１２上に発生するノ
イズは容量手段１２３により除去される。
【００１４】次に、内部回路１１５が非動作状態になる
場合、制御端子１１３にロウレベル（この場合は基準電
位Ｖｓｓと同電位レベル）の外部制御信号が与えられ、
ＮＭＯＳ１１６は非導通状態になる。
場合、制御端子１１３にロウレベル（この場合は基準電
位Ｖｓｓと同電位レベル）の外部制御信号が与えられ、
ＮＭＯＳ１１６は非導通状態になる。
【００１５】このようなＮＭＯＳ１１６を設けたので、
内部回路１１５内のＭＯＳトランジスタのしきい値が低
く設定されている（例えば０．２Ｖ程度）ことにより非
動作状態において内部回路１１５内にサブスレッショル
ド電流が発生しても、このＮＭＯＳ１６が非導通である
ためサブスレッショルド電流を防止することが可能とな
る。従って、内部回路１１５が非動作状態の場合の半導
体装置１００の消費電流が十分に小さくすることがで
き、低消費電力型の半導体装置が実現できる。
内部回路１１５内のＭＯＳトランジスタのしきい値が低
く設定されている（例えば０．２Ｖ程度）ことにより非
動作状態において内部回路１１５内にサブスレッショル
ド電流が発生しても、このＮＭＯＳ１６が非導通である
ためサブスレッショルド電流を防止することが可能とな
る。従って、内部回路１１５が非動作状態の場合の半導
体装置１００の消費電流が十分に小さくすることがで
き、低消費電力型の半導体装置が実現できる。
【００１６】ここで、ＮＭＯＳ１１６自体にもサブスレ
ッショルド電流が発生する可能性も考えられるが、この
ＮＭＯＳ１１６のゲート幅は、内部回路１１５内の各ト
ランジスタのゲート幅より十分大きく、かつ、それらの
各トランジスタのゲート幅の合計値より十分小さく設定
されているので、例え、そのようなサブスレッショルド
電流が発生したとしても、その電流は極めて微小なもの
である。
ッショルド電流が発生する可能性も考えられるが、この
ＮＭＯＳ１１６のゲート幅は、内部回路１１５内の各ト
ランジスタのゲート幅より十分大きく、かつ、それらの
各トランジスタのゲート幅の合計値より十分小さく設定
されているので、例え、そのようなサブスレッショルド
電流が発生したとしても、その電流は極めて微小なもの
である。
【００１７】このような本発明の第１の実施の形態によ
れば、しきい値の小さいトランジスタを有する内部回路
を備えた半導体装置の非動作状態における消費電流を十
分小さくできる。また、このような構成を電池等の低電
圧源を電源とする装置へ適用することにより、低消費電
力の効果が著しく反映される。
れば、しきい値の小さいトランジスタを有する内部回路
を備えた半導体装置の非動作状態における消費電流を十
分小さくできる。また、このような構成を電池等の低電
圧源を電源とする装置へ適用することにより、低消費電
力の効果が著しく反映される。
【００１８】次に、図２及び図３を参照しながら、本発
明の第２の実施の形態が説明される。この場合、上述の
第１の実施の形態と同一の構成要素には同一の番号、符
号が付され、重複する説明は省略される。
明の第２の実施の形態が説明される。この場合、上述の
第１の実施の形態と同一の構成要素には同一の番号、符
号が付され、重複する説明は省略される。
【００１９】この第２の実施の形態では、上述の第１の
実施の形態の半導体集積回路１１０の内部が半導体集積
回路２１０へと改良された半導体装置２００が示されて
いる。この半導体集積回路２１０には、ＮＭＯＳ１１６
を内部制御信号により制御するパワーオン制御回路２１
１が設けられている。このパワーオン制御回路２１１は
入力端子２１２、２１３に与えられる外部制御信号によ
り制御される。図２では、入力端子２１２、２１３のみ
が示されているが、パワーオン制御回路２１１の回路構
成により必要とする入力端子の数は異なる。
実施の形態の半導体集積回路１１０の内部が半導体集積
回路２１０へと改良された半導体装置２００が示されて
いる。この半導体集積回路２１０には、ＮＭＯＳ１１６
を内部制御信号により制御するパワーオン制御回路２１
１が設けられている。このパワーオン制御回路２１１は
入力端子２１２、２１３に与えられる外部制御信号によ
り制御される。図２では、入力端子２１２、２１３のみ
が示されているが、パワーオン制御回路２１１の回路構
成により必要とする入力端子の数は異なる。
【００２０】このパワーオン制御回路２１１は電源端子
及び接地端子１１４間に接続され、その入力部は入力端
子２１２、２１３に接続されている。このパワーオン回
路２１１は、フリップフロップ、ＮＡＮＤゲート等を組
み合わせた論理回路により構成される。その論理回路の
具体構成は後述される。
及び接地端子１１４間に接続され、その入力部は入力端
子２１２、２１３に接続されている。このパワーオン回
路２１１は、フリップフロップ、ＮＡＮＤゲート等を組
み合わせた論理回路により構成される。その論理回路の
具体構成は後述される。
【００２１】次に、この半導体装置２００の動作につい
ての説明が簡単に示される。まず、内部回路１１５が動
作状態に入る場合、パワーオン制御回路２１１は、入力
端子２１２、２１３に与えられる外部制御信号に応答し
てハイレベル（この場合は駆動電位ＶＤＤと同電位レベ
ル）の内部制御信号を出力し、ＮＭＯＳ１１６は導通状
態になる。そして、仮想接地端子１１２の電位は接地端
子１１４に与えられる基準電位ＶＳＳ（この場合はＶＳ
Ｓ＝０Ｖ）と同等の電位（ほぼ０Ｖ）になる。その結
果、内部回路１１５に基準電位が与えられ、内部回路１
１５は通常の動作状態になる。
ての説明が簡単に示される。まず、内部回路１１５が動
作状態に入る場合、パワーオン制御回路２１１は、入力
端子２１２、２１３に与えられる外部制御信号に応答し
てハイレベル（この場合は駆動電位ＶＤＤと同電位レベ
ル）の内部制御信号を出力し、ＮＭＯＳ１１６は導通状
態になる。そして、仮想接地端子１１２の電位は接地端
子１１４に与えられる基準電位ＶＳＳ（この場合はＶＳ
Ｓ＝０Ｖ）と同等の電位（ほぼ０Ｖ）になる。その結
果、内部回路１１５に基準電位が与えられ、内部回路１
１５は通常の動作状態になる。
【００２２】次に、内部回路１１５が非動作状態になる
場合、パワーオン制御回路２１１は、入力端子２１２、
２１３に与えられる外部制御信号に応答してロウレベル
（この場合は基準電位Ｖｓｓと同電位レベル）の内部制
御信号を出力し、ＮＭＯＳ１１６は非導通状態になる。
場合、パワーオン制御回路２１１は、入力端子２１２、
２１３に与えられる外部制御信号に応答してロウレベル
（この場合は基準電位Ｖｓｓと同電位レベル）の内部制
御信号を出力し、ＮＭＯＳ１１６は非導通状態になる。
【００２３】ここで、パワーオン制御回路２１１の具体
的な構成例であるパワーオン制御回路３００が図３に示
される。
的な構成例であるパワーオン制御回路３００が図３に示
される。
【００２４】このパワーオン制御回路３００は、入力端
子３０１〜３０４から上述の外部制御信号に相当するデ
ータＤ０〜Ｄ３及び入力端子３０５からクロック信号Ｃ
Ｋがそれぞれ与えられるＤ型フリップフロップ３１１〜
３１４と、それらのフリップフリップ３１１〜３１４の
出力の論理和をとり、内部制御信号を出力端子３３１に
出力するゲート回路３２１とを備える。ここでは、入力
端子３０１〜３０５を用いた例が示されているが、用い
られる端子の数はパワーオン制御回路の構成に依存す
る。
子３０１〜３０４から上述の外部制御信号に相当するデ
ータＤ０〜Ｄ３及び入力端子３０５からクロック信号Ｃ
Ｋがそれぞれ与えられるＤ型フリップフロップ３１１〜
３１４と、それらのフリップフリップ３１１〜３１４の
出力の論理和をとり、内部制御信号を出力端子３３１に
出力するゲート回路３２１とを備える。ここでは、入力
端子３０１〜３０５を用いた例が示されているが、用い
られる端子の数はパワーオン制御回路の構成に依存す
る。
【００２５】このパワーオン制御回路３００の動作は、
以下の説明及び上述のパワーオン制御回路２００の動作
の説明を参酌すれば、容易に理解することができる。
以下の説明及び上述のパワーオン制御回路２００の動作
の説明を参酌すれば、容易に理解することができる。
【００２６】入力端子３０１〜３０４に与えられるデー
タＤ０〜Ｄ３は、入力端子３０５に与えられるクロック
信号ＣＫが立ち上がるタイミングでフリップフロップ４
６〜４９にそれぞれラッチされる。その後、フリップフ
ロップ３１１〜３１４の出力Ｑがゲート回路３２１へ与
えられ、その論理和が内部制御信号として出力端子３３
１へ与えられる。この出力端子３３１はスイッチ手段１
１６（この場合はＮＭＯＳ１１６）に接続される。
タＤ０〜Ｄ３は、入力端子３０５に与えられるクロック
信号ＣＫが立ち上がるタイミングでフリップフロップ４
６〜４９にそれぞれラッチされる。その後、フリップフ
ロップ３１１〜３１４の出力Ｑがゲート回路３２１へ与
えられ、その論理和が内部制御信号として出力端子３３
１へ与えられる。この出力端子３３１はスイッチ手段１
１６（この場合はＮＭＯＳ１１６）に接続される。
【００２７】ここで、内部回路１１５が非動作状態の場
合、ローレベルのデータＤ０〜Ｄ３が入力端子３０１〜
３０４にそれぞれ与えられ、それらのデータがフリップ
フロップ３１１〜３１４にラッチされた後、クロック信
号ＣＫが立ち上がるタイミングでフリップフロップ３１
１〜３１４の出力Ｑからローレベルの信号がそれぞれ出
力される。フリップフロップ３１１〜３１４の出力Ｑが
ローレベルなので、ゲート回路３２１からの出力、すな
わち、内部制御信号もローレベルとなる。このローレベ
ルの内部制御信号に応答してＮＭＯＳ１１６は非導通状
態になる。
合、ローレベルのデータＤ０〜Ｄ３が入力端子３０１〜
３０４にそれぞれ与えられ、それらのデータがフリップ
フロップ３１１〜３１４にラッチされた後、クロック信
号ＣＫが立ち上がるタイミングでフリップフロップ３１
１〜３１４の出力Ｑからローレベルの信号がそれぞれ出
力される。フリップフロップ３１１〜３１４の出力Ｑが
ローレベルなので、ゲート回路３２１からの出力、すな
わち、内部制御信号もローレベルとなる。このローレベ
ルの内部制御信号に応答してＮＭＯＳ１１６は非導通状
態になる。
【００２８】一方、内部回路１１５が動作状態の場合、
全てのレベルがローレベルとなる以外の組み合わせのデ
ータＤ０〜Ｄ３（例えば、Ｄ０がハイレベル、Ｄ１〜Ｄ
３はローレベル等）が入力端子３０１〜３０４にそれぞ
れ与えられ、それらのデータがフリップフロップ３１１
〜３１４にラッチされた後、クロック信号ＣＫが立ち上
がるタイミングでフリップフロップ３１１〜３１４の出
力Ｑからハイレベル及びローレベルの混在する信号（上
述の例の場合、フリップフロップ３１１の出力Ｑはハイ
レベル、フリップフロップ３１２〜３１４の出力はロー
レベル）がそれぞれ出力される。フリップフロップ３１
１〜３１４の出力Ｑがハイレベル及びローレベルの混在
するものなので、ゲート回路３２１からの出力、すなわ
ち、内部制御信号はハイレベルとなる。このハイレベル
の内部制御信号に応答してＮＭＯＳ１１６は導通状態に
なる。
全てのレベルがローレベルとなる以外の組み合わせのデ
ータＤ０〜Ｄ３（例えば、Ｄ０がハイレベル、Ｄ１〜Ｄ
３はローレベル等）が入力端子３０１〜３０４にそれぞ
れ与えられ、それらのデータがフリップフロップ３１１
〜３１４にラッチされた後、クロック信号ＣＫが立ち上
がるタイミングでフリップフロップ３１１〜３１４の出
力Ｑからハイレベル及びローレベルの混在する信号（上
述の例の場合、フリップフロップ３１１の出力Ｑはハイ
レベル、フリップフロップ３１２〜３１４の出力はロー
レベル）がそれぞれ出力される。フリップフロップ３１
１〜３１４の出力Ｑがハイレベル及びローレベルの混在
するものなので、ゲート回路３２１からの出力、すなわ
ち、内部制御信号はハイレベルとなる。このハイレベル
の内部制御信号に応答してＮＭＯＳ１１６は導通状態に
なる。
【００２９】このようなパワーオン制御回路を設けた第
２の実施形態によれば、前述の第１の実施形態により得
られる効果に加え、以下のような効果が期待される。す
なわち、内部回路１１５が非動作状態の場合（スイッチ
手段１１６がオフの時）、内部回路１１５からリーク電
流が発生し、仮想接地端子１１２の電位が上昇したこと
により、内部回路１１５の通常動作が困難な場合であっ
ても、パワーオン制御回路２１１は電源端子１１１と接
地端子１１４との間に直接接続されているので、パワー
オン制御回路２１１はそのリーク電流の影響を全く受け
ず正常動作できる。
２の実施形態によれば、前述の第１の実施形態により得
られる効果に加え、以下のような効果が期待される。す
なわち、内部回路１１５が非動作状態の場合（スイッチ
手段１１６がオフの時）、内部回路１１５からリーク電
流が発生し、仮想接地端子１１２の電位が上昇したこと
により、内部回路１１５の通常動作が困難な場合であっ
ても、パワーオン制御回路２１１は電源端子１１１と接
地端子１１４との間に直接接続されているので、パワー
オン制御回路２１１はそのリーク電流の影響を全く受け
ず正常動作できる。
【００３０】すなわち、、入力端子２１２、２１３に与
えられる外部制御信号によりスイッチ手段１１６が的確
に制御される。従って、内部回路１１５が非動作状態か
ら動作状態へ適切に移行することが可能となる。
えられる外部制御信号によりスイッチ手段１１６が的確
に制御される。従って、内部回路１１５が非動作状態か
ら動作状態へ適切に移行することが可能となる。
【００３１】このようにパワーオン制御回路を設けるこ
とにより、あるモードからあるモードへの移行も確実に
実効でき、安定した半導体装置の実現が可能となる。
とにより、あるモードからあるモードへの移行も確実に
実効でき、安定した半導体装置の実現が可能となる。
【００３２】次に、図４及び図５を参照しながら、第３
及び第４の実施の形態が示される。前述の第１及び第２
の実施の形態においてスイッチ手段１１６はＮＭＯＳに
より構成されるが、以下の第３及び第４の実施の形態で
はスイッチ手段がＰチャンネル型ＭＯＳトランジスタ
（以下ＰＭＯＳと言う）により構成される。これら第３
及び第４の実施の形態は、基本的には、それぞれ第１及
び第２の実施の形態におけるＮＭＯＳをＰＭＯＳに置き
換えたものである。以下の第３及び第４の実施の形態に
ついては、上述の第１及び第２の実施の形態の説明を参
酌すれば理解が容易であるので、ここでは簡単な説明が
示される。
及び第４の実施の形態が示される。前述の第１及び第２
の実施の形態においてスイッチ手段１１６はＮＭＯＳに
より構成されるが、以下の第３及び第４の実施の形態で
はスイッチ手段がＰチャンネル型ＭＯＳトランジスタ
（以下ＰＭＯＳと言う）により構成される。これら第３
及び第４の実施の形態は、基本的には、それぞれ第１及
び第２の実施の形態におけるＮＭＯＳをＰＭＯＳに置き
換えたものである。以下の第３及び第４の実施の形態に
ついては、上述の第１及び第２の実施の形態の説明を参
酌すれば理解が容易であるので、ここでは簡単な説明が
示される。
【００３３】まず、図４を用いながら第３の実施の形態
が示される。この半導体装置４００は、半導体集積回路
４１０及びこの半導体集積回路４１０とは独立して形成
された電源部１２０とから構成されている。
が示される。この半導体装置４００は、半導体集積回路
４１０及びこの半導体集積回路４１０とは独立して形成
された電源部１２０とから構成されている。
【００３４】この半導体集積回路４１０は、電源部１２
０より駆動電位ＶＤＤが与えられる電源端子１１１と、
電源部１２０より容量手段を介して基準電位ＶＳＳが与
えられる仮想電源端子４１１と、外部制御信号が与えら
れる制御端子４１２と、電源部１２０より基準電位が与
えられる接地端子１１４と、接地端子１１４と仮想電源
端子４１１との間に接続される内部回路１１５と、内部
回路１１５と電源端子１１１との間に配置され、制御端
子４１２に与えられる外部制御信号に応答して内部回路
１１５と電源端子１１１との間を実質的に非導通にする
スイッチ手段１１６とから構成される。ここでは、前述
の実施形態と同様に、複数の外部端子の内、本発明に直
接係わる前述の４つの端子についてのみ説明され、他の
外部端子についての説明は省略される。また、内部回路
１１５の構成は種々考えられるが、図４中では、模式的
にそれが示されている。以下の説明では、この内部回路
１１５が機能を発揮する状態を動作状態、その機能を停
止し待機している状態を非動作状態として説明がされて
いる。
０より駆動電位ＶＤＤが与えられる電源端子１１１と、
電源部１２０より容量手段を介して基準電位ＶＳＳが与
えられる仮想電源端子４１１と、外部制御信号が与えら
れる制御端子４１２と、電源部１２０より基準電位が与
えられる接地端子１１４と、接地端子１１４と仮想電源
端子４１１との間に接続される内部回路１１５と、内部
回路１１５と電源端子１１１との間に配置され、制御端
子４１２に与えられる外部制御信号に応答して内部回路
１１５と電源端子１１１との間を実質的に非導通にする
スイッチ手段１１６とから構成される。ここでは、前述
の実施形態と同様に、複数の外部端子の内、本発明に直
接係わる前述の４つの端子についてのみ説明され、他の
外部端子についての説明は省略される。また、内部回路
１１５の構成は種々考えられるが、図４中では、模式的
にそれが示されている。以下の説明では、この内部回路
１１５が機能を発揮する状態を動作状態、その機能を停
止し待機している状態を非動作状態として説明がされて
いる。
【００３５】この例では、スイッチ手段１１６はＰＭＯ
Ｓにより構成され、そのゲート電極に制御端子４１２よ
り外部制御信号が与えられる。このＰＭＯＳ４１３のゲ
ート幅は、前述の第１の実施形態の説明を参考にして、
適宜、設定される。
Ｓにより構成され、そのゲート電極に制御端子４１２よ
り外部制御信号が与えられる。このＰＭＯＳ４１３のゲ
ート幅は、前述の第１の実施形態の説明を参考にして、
適宜、設定される。
【００３６】次に、この半導体装置４００の動作につい
ての説明が示される。まず、内部回路１１５が動作状態
に入る場合、制御端子４１３にローレベル（この場合は
基準電位Ｖｓｓと同電位レベル）の外部制御信号が与え
られ、ＰＭＯＳ４１３は導通状態になる。そして、仮想
電源端子４１１の電位は電源端子１１１に与えられる駆
動電位ＶＤＤと同等の電位になる。その結果、内部回路
１１５に駆動電位が与えられ、内部回路１１５は通常の
動作状態になる。
ての説明が示される。まず、内部回路１１５が動作状態
に入る場合、制御端子４１３にローレベル（この場合は
基準電位Ｖｓｓと同電位レベル）の外部制御信号が与え
られ、ＰＭＯＳ４１３は導通状態になる。そして、仮想
電源端子４１１の電位は電源端子１１１に与えられる駆
動電位ＶＤＤと同等の電位になる。その結果、内部回路
１１５に駆動電位が与えられ、内部回路１１５は通常の
動作状態になる。
【００３７】次に、内部回路１１５が非動作状態になる
場合、制御端子４１２にハイレベル（この場合は駆動電
位ＶＤＤと同電位レベル）の外部制御信号が与えられ、
ＰＭＯＳ４１３は非導通状態になる。
場合、制御端子４１２にハイレベル（この場合は駆動電
位ＶＤＤと同電位レベル）の外部制御信号が与えられ、
ＰＭＯＳ４１３は非導通状態になる。
【００３８】このようなＰＭＯＳ４１３を設けたので、
内部回路１１５内のＭＯＳトランジスタのしきい値が低
く設定されている（例えば０．２Ｖ程度）ことにより非
動作状態において内部回路１１５内にサブスレッショル
ド電流が発生しても、このＰＭＯＳ４１３が非導通であ
るためサブスレッショルド電流を防止することが可能と
なる。従って、内部回路１１５が非動作状態の場合の半
導体装置４００の消費電流が十分に小さくすることがで
き、低消費電力型の半導体装置が実現できる。
内部回路１１５内のＭＯＳトランジスタのしきい値が低
く設定されている（例えば０．２Ｖ程度）ことにより非
動作状態において内部回路１１５内にサブスレッショル
ド電流が発生しても、このＰＭＯＳ４１３が非導通であ
るためサブスレッショルド電流を防止することが可能と
なる。従って、内部回路１１５が非動作状態の場合の半
導体装置４００の消費電流が十分に小さくすることがで
き、低消費電力型の半導体装置が実現できる。
【００３９】このような第３の実施の形態によれば、前
述の第１の実施の形態と同様に、しきい値の小さいトラ
ンジスタを有する内部回路を備えた半導体装置の非動作
状態における消費電流を十分小さくできる。また、この
ような構成を電池等の低電圧源を電源とする装置へ適用
することにより、低消費電力の効果が著しく反映され
る。
述の第１の実施の形態と同様に、しきい値の小さいトラ
ンジスタを有する内部回路を備えた半導体装置の非動作
状態における消費電流を十分小さくできる。また、この
ような構成を電池等の低電圧源を電源とする装置へ適用
することにより、低消費電力の効果が著しく反映され
る。
【００４０】次に、図５を参照しながら、本発明の第４
の実施の形態が説明される。この第４の実施の形態で
は、上述の第３の実施の形態の半導体集積回路４１０の
内部が半導体集積回路５１０へと改良された半導体装置
５００が示されている。この半導体集積回路５１０に
は、ＰＭＯＳ４１３を内部制御信号により制御するパワ
ーダウン制御回路５１１が設けられている。このパワー
ダウン制御回路５１１は入力端子５１２、５１３に与え
られる外部制御信号により制御される。図５では、入力
端子５１２、５１３のみが示されているが、パワーダウ
ン制御回路５１１の回路構成により必要とする入力端子
の数は異なる。
の実施の形態が説明される。この第４の実施の形態で
は、上述の第３の実施の形態の半導体集積回路４１０の
内部が半導体集積回路５１０へと改良された半導体装置
５００が示されている。この半導体集積回路５１０に
は、ＰＭＯＳ４１３を内部制御信号により制御するパワ
ーダウン制御回路５１１が設けられている。このパワー
ダウン制御回路５１１は入力端子５１２、５１３に与え
られる外部制御信号により制御される。図５では、入力
端子５１２、５１３のみが示されているが、パワーダウ
ン制御回路５１１の回路構成により必要とする入力端子
の数は異なる。
【００４１】このパワーダウン制御回路５１１は電源端
子１１１及び接地端子１１４間に接続され、その入力部
は入力端子５１２、５１３に接続されている。このパワ
ーダウン回路５１１は、フリップフロップ、ＮＡＮＤゲ
ート等を組み合わせた論理回路により構成される。
子１１１及び接地端子１１４間に接続され、その入力部
は入力端子５１２、５１３に接続されている。このパワ
ーダウン回路５１１は、フリップフロップ、ＮＡＮＤゲ
ート等を組み合わせた論理回路により構成される。
【００４２】次に、この半導体装置５００の動作につい
ての説明が簡単に示される。まず、内部回路１１５が動
作状態に入る場合、パワーダウン制御回路５１１は、入
力端子５１２、５１３に与えられる外部制御信号に応答
してローレベル（この場合は基準電位Ｖｓｓと同電位レ
ベル）の内部制御信号を出力し、ＰＭＯＳ４１３は導通
状態になる。そして、仮想電源端子４１１の電位は電源
端子１１１に与えられる駆動電位ＶＤＤ（この場合はＶ
ＤＤ＝５Ｖ）と同等の電位（ほぼ５Ｖ）になる。その結
果、内部回路１１５に駆動電位が与えられ、内部回路１
１５は通常の動作状態になる。
ての説明が簡単に示される。まず、内部回路１１５が動
作状態に入る場合、パワーダウン制御回路５１１は、入
力端子５１２、５１３に与えられる外部制御信号に応答
してローレベル（この場合は基準電位Ｖｓｓと同電位レ
ベル）の内部制御信号を出力し、ＰＭＯＳ４１３は導通
状態になる。そして、仮想電源端子４１１の電位は電源
端子１１１に与えられる駆動電位ＶＤＤ（この場合はＶ
ＤＤ＝５Ｖ）と同等の電位（ほぼ５Ｖ）になる。その結
果、内部回路１１５に駆動電位が与えられ、内部回路１
１５は通常の動作状態になる。
【００４３】次に、内部回路１１５が非動作状態になる
場合、パワーダウン制御回路５１１は、入力端子５１
２、５１３に与えられる外部制御信号に応答してハイレ
ベル（この場合は駆動電位ＶＤＤと同電位レベル）の内
部制御信号を出力し、ＰＭＯＳ１１６は非導通状態にな
る。
場合、パワーダウン制御回路５１１は、入力端子５１
２、５１３に与えられる外部制御信号に応答してハイレ
ベル（この場合は駆動電位ＶＤＤと同電位レベル）の内
部制御信号を出力し、ＰＭＯＳ１１６は非導通状態にな
る。
【００４４】この実施形態におけるパワーダウン制御回
路５１１は、例えば、第２の実施形態のパワーオン制御
回路２１１に与えられる制御信号、あるいはパワーオン
制御回路２１１の出力の論理を反転させた構成を用いる
ことにより実現することもできる。
路５１１は、例えば、第２の実施形態のパワーオン制御
回路２１１に与えられる制御信号、あるいはパワーオン
制御回路２１１の出力の論理を反転させた構成を用いる
ことにより実現することもできる。
【００４５】次に、この半導体装置５００の動作につい
ての説明が簡単に示される。まず、内部回路１１５が動
作状態に入る場合、パワーダウン制御回路５１１は、入
力端子５１２、５１３に与えられる外部制御信号に応答
してローレベル（この場合は接地電位ＶＳＳと同電位レ
ベル）の内部制御信号を出力し、ＰＭＯＳ４１３は導通
状態になる。そして、仮想電源端子４１１の電位は電源
端子１１１に与えられる駆動電位ＶＤＤ（この場合はＶ
ＤＤ＝５Ｖ）と同等の電位（ほぼ５Ｖ）になる。その結
果、内部回路１１５に駆動電位が与えられ、内部回路１
１５は通常の動作状態になる。
ての説明が簡単に示される。まず、内部回路１１５が動
作状態に入る場合、パワーダウン制御回路５１１は、入
力端子５１２、５１３に与えられる外部制御信号に応答
してローレベル（この場合は接地電位ＶＳＳと同電位レ
ベル）の内部制御信号を出力し、ＰＭＯＳ４１３は導通
状態になる。そして、仮想電源端子４１１の電位は電源
端子１１１に与えられる駆動電位ＶＤＤ（この場合はＶ
ＤＤ＝５Ｖ）と同等の電位（ほぼ５Ｖ）になる。その結
果、内部回路１１５に駆動電位が与えられ、内部回路１
１５は通常の動作状態になる。
【００４６】次に、内部回路１１５が非動作状態になる
場合、パワーダウン制御回路５１１は、入力端子５１
２、５１３に与えられる外部制御信号に応答してハイレ
ベル（この場合は駆動電位ＶＤＤと同電位レベル）の内
部制御信号を出力し、ＰＭＯＳ４１３は非導通状態にな
る。
場合、パワーダウン制御回路５１１は、入力端子５１
２、５１３に与えられる外部制御信号に応答してハイレ
ベル（この場合は駆動電位ＶＤＤと同電位レベル）の内
部制御信号を出力し、ＰＭＯＳ４１３は非導通状態にな
る。
【００４７】このようなパワーオン制御回路を設けた第
４の実施形態によれば、前述の第２の実施形態により得
られる効果と同様な効果が得られる。
４の実施形態によれば、前述の第２の実施形態により得
られる効果と同様な効果が得られる。
【００４８】以上の実施の形態では、内部回路と、パワ
ーオン制御回路またはパワーダウン制御回路とはそれぞ
れ独立して構成される例が示されたが、パワーオン制御
回路またはパワーダウン制御回路の出力を内部回路へ供
給すること、あるいは、内部回路の出力をパワーオン制
御回路あるいはパワーダウン制御回路へ供給することも
考えられる。
ーオン制御回路またはパワーダウン制御回路とはそれぞ
れ独立して構成される例が示されたが、パワーオン制御
回路またはパワーダウン制御回路の出力を内部回路へ供
給すること、あるいは、内部回路の出力をパワーオン制
御回路あるいはパワーダウン制御回路へ供給することも
考えられる。
【００４９】本発明は、例証的な実施形態を用いて説明
されたが、この説明は限定的な意味に受け取られてはな
らない。この例証的実施態様の様々な変更、並びに本発
明のその他の実施態様が当業者にはこの説明を参考にす
ることによって明らかになるであろう。従って、特許請
求の範囲はそれらのすべての変更または実施態様を本発
明の真の範囲に含むものとしてカバーするであろうと考
えられている。
されたが、この説明は限定的な意味に受け取られてはな
らない。この例証的実施態様の様々な変更、並びに本発
明のその他の実施態様が当業者にはこの説明を参考にす
ることによって明らかになるであろう。従って、特許請
求の範囲はそれらのすべての変更または実施態様を本発
明の真の範囲に含むものとしてカバーするであろうと考
えられている。
【００５０】
【発明の効果】以上説明したように、本願発明によれ
ば、しきい値の小さいトランジスタを有する内部回路を
備えた半導体装置の非動作状態における消費電流を十分
小さくできる。また、このような構成を電池等の低電圧
源を電源とする装置へ適用することにより、低消費電力
の効果が著しく反映される。
ば、しきい値の小さいトランジスタを有する内部回路を
備えた半導体装置の非動作状態における消費電流を十分
小さくできる。また、このような構成を電池等の低電圧
源を電源とする装置へ適用することにより、低消費電力
の効果が著しく反映される。
【００５１】さらに、本願他の発明によれば、スイッチ
手段を制御する制御回路を半導体集積回路内に設けるこ
とにより、あるモードからあるモードへの移行も確実に
実効でき、安定した半導体装置の実現が可能となる。
手段を制御する制御回路を半導体集積回路内に設けるこ
とにより、あるモードからあるモードへの移行も確実に
実効でき、安定した半導体装置の実現が可能となる。
【図１】本発明の第１の実施形態を示す回路図である。
【図２】本発明の第２の実施形態を示す回路図である。
【図３】本発明の第２の実施形態のパワーオン制御回路
の構成例を示す回路図である。
の構成例を示す回路図である。
【図４】本発明の第３の実施形態を示す回路図である。
【図５】本発明の第４の実施形態を示す回路図である。
１１０ 半導体集積回路 １１１ 電源端子 １１２ 仮想接地端子 １１３ 制御端子 １１４ 接地端子 １１５ 内部回路 １１６ スイッチ手段 １２０ 電源部
Claims (11)
- 【請求項１】 駆動電位を供給する駆動電源と、 前記駆動電位より十分低い基準電位を与える基準電源
と、 前記基準電源に接続された容量手段と、 前記駆動電源、前記基準電源及び前記容量手段に接続さ
れた半導体集積回路とから構成される半導体装置におい
て、 前記半導体集積回路は、 前記駆動電源に接続された第１の外部端子と、 前記容量手段に接続された第２の外部端子と、 前記第１の外部端子と前記第２の外部端子との間に接続
され、その内部で機能的な動作が行なわれる動作モード
と実質的に機能が停止される非動作モードとを有する内
部回路と、 前記基準電源に接続された第３の外部端子と、 前記内部回路が前記非動作モードの時、制御信号が与え
られる第４の外部端子と、 前記内部回路と前記第３の外部端子との間に配置され、
前記第４の外部端子に与えられる前記制御信号に応答し
て前記内部回路と前記第３の外部端子との間を実質的に
非導通状態とするスイッチ手段とを備えたことを特徴と
する半導体装置。 - 【請求項２】 前記内部回路及び前記スイッチ手段はＭ
ＯＳトランジスタにより構成され、前記スイッチ手段の
ＭＯＳトランジスタのゲート幅は前記内部回路のＭＯＳ
トランジスタのゲート幅より十分に大きいことを特徴と
する請求項１記載の半導体集積回路。 - 【請求項３】 駆動電位が与えられる第１の外部端子
と、 前記駆動電位より十分低い基準電位が与えられる第２の
外部端子と、 前記第１の外部端子に接続され、その内部で機能的な動
作が行なわれる動作モードと実質的に機能が停止される
非動作モードとを有する内部回路と、 前記内部回路が前記非動作モードの時、制御信号が与え
られる第３の外部端子と、 前記内部回路と前記第２の外部端子との間に配置され、
前記第３の外部端子に与えられる前記制御信号に応答し
て前記内部回路と前記第２の外部端子との間を実質的に
非導通状態とするスイッチ手段とを備えたことを特徴と
する半導体集積回路。 - 【請求項４】 前記内部回路及び前記スイッチ手段はＭ
ＯＳトランジスタにより構成され、前記スイッチ手段の
ＭＯＳトランジスタのゲート幅は前記内部回路のＭＯＳ
トランジスタのゲート幅より十分に大きいことを特徴と
する請求項３記載の半導体集積回路。 - 【請求項５】 駆動電位を供給する駆動電源と、 前記駆動電位より十分低い基準電位を与える基準電源
と、 前記基準電源に接続された容量手段と、 前記駆動電源、前記基準電源及び前記容量手段に接続さ
れた半導体集積回路とから構成される半導体装置におい
て、 前記半導体集積回路は、 前記駆動電源に接続された第１の外部端子と、 前記容量手段に接続された第２の外部端子と、 前記第１の外部端子と前記第２の外部端子との間に接続
され、その内部で機能的な動作が行なわれる動作モード
と実質的に機能が停止される非動作モードとを有する内
部回路と、 前記基準電源に接続された第３の外部端子と、 前記内部回路が前記非動作モードの時、制御信号が与え
られる第４の外部端子と、 前記内部回路と前記第１の外部端子との間に配置され、
前記第４の外部端子に与えられる前記制御信号に応答し
て前記内部回路と前記第１の外部端子との間を実質的に
非導通状態とするスイッチ手段とを備えたことを特徴と
する半導体装置。 - 【請求項６】 前記内部回路及び前記スイッチ手段はＭ
ＯＳトランジスタにより構成され、前記スイッチ手段の
ＭＯＳトランジスタのゲート幅は前記内部回路のＭＯＳ
トランジスタのゲート幅より十分に大きいことを特徴と
する請求項５記載の半導体集積回路。 - 【請求項７】 駆動電位が与えられる第１の外部端子
と、 前記駆動電位より十分低い基準電位が与えられる第２の
外部端子と、 前記第１の外部端子に接続され、その内部で機能的な動
作が行なわれる動作モードと実質的に機能が停止される
非動作モードとを有する内部回路と、 前記内部回路が前記非動作モードの時、制御信号が与え
られる第３の外部端子と、 前記内部回路と前記第１の外部端子との間に配置され、
前記第３の外部端子に与えられる前記制御信号に応答し
て前記内部回路と前記第１の外部端子との間を実質的に
非導通状態とするスイッチ手段とを備えたことを特徴と
する半導体集積回路。 - 【請求項８】 前記内部回路及び前記スイッチ手段はＭ
ＯＳトランジスタにより構成され、前記スイッチ手段の
ＭＯＳトランジスタのゲート幅は前記内部回路のＭＯＳ
トランジスタのゲート幅より十分に大きいことを特徴と
する請求項７記載の半導体集積回路。 - 【請求項９】 駆動電位が与えられる第１の外部端子
と、 その駆動電位より十分低い基準電位が与えられる第２の
外部端子と、 前記第１の外部端子と前記第２の外部端子との間に配置
され、前記駆動電位及び前記基準電位により動作する内
部回路とを備えた半導体集積回路において、 前記第１の外部端子または前記第２の外部端子の一方と
前記内部回路との間に制御信号に応答して導通状態また
は非導通状態となるスイッチ手段を設けたことを特徴と
する半導体集積回路。 - 【請求項１０】 前記内部回路及び前記スイッチ手段は
ＭＯＳトランジスタにより構成され、前記スイッチ手段
のＭＯＳトランジスタのゲート幅は前記内部回路のＭＯ
Ｓトランジスタのゲート幅より十分に大きいことを特徴
とする請求項９記載の半導体集積回路。 - 【請求項１１】 前記第１の外部端子と前記第２の外部
端子との間に接続され、第３の外部端子に与えられた外
部制御信号に応答して前記制御信号を出力する制御回路
を備えたことを特徴とする請求項９記載の半導体集積回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22952396A JP3589805B2 (ja) | 1996-08-30 | 1996-08-30 | 低消費電力型の半導体装置 |
| US08/780,847 US5786686A (en) | 1996-08-30 | 1997-01-09 | Low-power consumption type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22952396A JP3589805B2 (ja) | 1996-08-30 | 1996-08-30 | 低消費電力型の半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1075168A true JPH1075168A (ja) | 1998-03-17 |
| JP3589805B2 JP3589805B2 (ja) | 2004-11-17 |
Family
ID=16893511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|---|---|---|
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