JPH1070269A - Ｍｉｓトランジスタの製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 イオン注入におけるイオン分布のバラツキを
少なくすることで、ソース、ドレイン層をバラツキなく
形成し、安定したトランジスタ特性、歩留まりを得る。 【解決手段】 ゲート電極１７の表面に第１の熱酸化膜
１８を形成したのち、この第１の熱酸化膜１８をマスク
にしてイオン注入を行い、半導体基板１１内に電界緩和
層１９を形成し、さらに第１の熱酸化膜１８の表面に第
２の熱酸化膜２０を形成したのち、この第２の熱酸化膜
２０をマスクにしてイオン注入を行い、半導体基板１１
内にソース、ドレイン層２１を形成し、さらに、ソー
ス、ドレイン層２１及びゲート電極１７の上面に金属シ
リサイド膜２３を形成する。つまり、ゲート電極１７の
表面の熱酸化膜１８、２０は熱酸化法により形成される
ため、バラツキが少なく一定の厚さになり、この熱酸化
膜１８、２０をマスクとしてイオン注入を行っているた
め、イオン分布のバラツキを少なくできる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は高融点金属をシリサ
イド化したシリサイド膜を少なくともソース、ドレイン
層の上面に形成したサイリサイド構造を有するＭＩＳト
ランジスタの製造方法に関し、例えばＭＯＳトランジス
タ等に適用して好適である。

【０００２】

【従来の技術】従来、ＭＯＳトランジスタにおいて、低
抵抗化及び高速化を目的として、ゲート電極及びソー
ス、ドレイン層の表面をシリサイド化するサリサイド構
造が知られている。このサリサイド構造の製造方法とし
て、例えば、特開平６−２１６３２４号公報に示す方法
が用いられる。この製造方法により形成された半導体装
置を図５に示す。

【０００３】まず、シリコン基板１１に形成したウェル
領域１２の上のゲート酸化膜１５を介してゲート電極１
７を形成する。その後、通常のフォトリソグラフィ工程
でリン等のイオン注入を行い、電界緩和層１９を形成す
る。その後、全面にＣＶＤ法により、例えば酸化膜や窒
化膜を堆積し、ＲＩＥ法により異方性エッチングを行
い、ゲート電極１７の側壁３０を残す。その後、この側
壁３０をマスクにしてリン等のイオン注入を行い、ソー
ス、ドレイン層２１を形成する。

【０００４】そして次に、この上面に高融点金属膜を形
成し、熱処理を行ってゲート電極１７及びソース、ドレ
イン層２１の表面に金属シリサイド膜２３ａ、２３ｂを
形成する。

【０００５】

【発明が解決しようとする課題】しかしながら、上記の
ような製造方法を用いた場合、側壁３０の幅Ｓは製造上
２つの大きなバラツキ要因を有している。１つはＣＶＤ
法により酸化膜等を堆積させるときの膜厚バラツキであ
り、もう１つは異方性エッチングのときのエッチングレ
ートのバラツキである。

【０００６】このとき、ＣＶＤ法により酸化膜を形成さ
せるときのバラツキは約１０％程度生じ、また、異方性
エッチングにおいては約２０％程度のバラツキが生じ
る。そして、この側壁３０をマスクにしてイオン注入を
行っている。ここで、側壁３０の厚さが薄い部分におい
ては、この側壁３０を通り抜けてイオン注入される場合
がある。そして、この側壁３０にバラツキが生じるた
め、通り抜けるイオンにバラツキが生じる。このため、
イオン分布のバラツキが大きくなり、ソース、ドレイン
層２１にバラツキが生じる。その結果、ソース、ドレイ
ン層２１の表面における金属シリサイド膜２３ａの端部
からソース、ドレイン層２１の端部までの幅Ａに大きな
バラツキが生じる。これらのバラツキはかなり大きく、
微細構造のトランジスタの製造において許容できない大
きさである。

【０００７】つまり、この幅Ａはソース、ドレイン層２
１からウェル領域１２へ発生するリーク電流特性に密接
に関係し、この特性にバラツキが生じ、安定したトラン
ジスタ特性、歩留まりが得られないという問題が生じ
る。本発明は上記問題に鑑みたもので、上記バラツキを
少なくし、安定したトランジスタ特性、歩留まりを得る
ことを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、以下の技術的手段を採用する。請求項１及び４に記
載の発明においては、半導体基板（１１）にゲート絶縁
膜（１５）を介してゲート電極（１７）を形成する工程
と、ゲート電極（１７）の表面に熱酸化膜（１８、２
０）を形成する工程と、熱酸化膜（１８、２０）をマス
クとして、この上からイオン注入を行い、ソース、ドレ
イン層（２１）を形成する工程と、その後このソース、
ドレイン層（２１）の上面に金属シリサイド膜（２３
ａ）を形成する工程とを備えたことを特徴とする。

【０００９】ゲート電極（１７）の表面の熱酸化膜（１
８、２０）は熱酸化法により形成されるため、その厚さ
はバラツキが少なくほぼ一定になる。そして、一定の厚
さを有する熱酸化膜（１８）をマスクとしてイオン注入
を行っているため、イオン分布のバラツキを少なくで
き、バラツキが少ないソース、ドレイン層（２１）を形
成できる。このため、金属シリサイド膜（２３ａ）の端
部からソース、ドレインの端部までの幅Ａバラツキが少
なくでき、安定したトランジスタ特性、歩留まりを得る
ことができる。

【００１０】請求項２に記載の発明においては、ゲート
電極（１７）の表面に第１の熱酸化膜（１８）を形成し
たのち、この第１の熱酸化膜（１８）をマスクにしてイ
オン注入を行い、半導体基板（１１）内に電界緩和層
（１９）を形成し、さらに第１の熱酸化膜（１８）の表
面に第２の熱酸化膜（２０）を形成したのち、この第２
の熱酸化膜（２０）をマスクにしてイオン注入を行い、
半導体基板（１１）内にソース、ドレイン層（２１）を
形成し、さらに、ソース、ドレイン層（２１）の上面に
金属シリサイド膜（２３ａ）を形成することを特徴とす
る。

【００１１】これにより請求項１と同様の効果が得られ
る。請求項３に記載の発明においては、ゲート電極（１
７）の表面に第１の熱酸化膜（１８）を形成したのち、
この第１の熱酸化膜（１８）をマスクにしてイオン注入
を行い、半導体基板（１１）内に電界緩和層（１９）及
び、ソース、ドレイン層（２１）を形成し、さらに第１
の熱酸化膜（１８）の表面に第２の熱酸化膜（２０）を
形成する。その後、さらに、ソース、ドレイン層（２
１）の上面に金属シリサイド膜（２３ａ）を形成するこ
とを特徴とする。

【００１２】これにより、請求項１と同様の効果が得ら
れると共に、金属シリサイド膜（２３ａ）の端部からソ
ース、ドレイン層（２１）の端部までの幅（Ａ）、つま
り、金属シリサイド膜（２３ａ）とソース、ドレイン層
（２１）におけるＰＮ接合の間隔が、第１実施形態のと
きに比しておよそ熱酸化膜（２０）の厚さ分大きくなる
ためリーク特性等に特に優れたものにすることができ
る。

【００１３】

【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。 （第１実施形態）図１から図３は本発明をＭＯＳトラン
ジスタに適用した場合の製造工程を示しており、以下、
本実施形態における製造方法について説明する。

【００１４】図１（ａ）に示すように、Ｐ型シリコン基
板１１に公知の方法で、上面にシリコン酸化膜１３を形
成し、Ｐウェル領域１２を形成する。さらに図１（ｂ）
に示すように素子分離用のＬＯＣＯＳ領域１４を形成す
る。次に、図１（ｃ）に示すように、ＬＯＣＯＳ領域１
４の間のシリコン酸化膜１３を除去したのち、熱酸化に
よりゲート酸化膜１５を形成する。この後、図１（ｄ）
に示すように、多結晶（ポリ）シリコン膜１６をＣＶＤ
法等で形成し、さらにＰＯＣｌ₃ を用いて多結晶シリコ
ン１６にリンを導入する。

【００１５】次に、図１（ｅ）に示すようにフォトリソ
グラフィ、エッチングにより多結晶シリコン膜１６をパ
ターニングして、ゲート電極１７を形成する。そして、
図２（ｆ）に示すように熱酸化を行いゲート電極１７の
表面に第１の熱酸化膜１８を形成する。このとき、熱酸
化膜１８は約１００Åの膜厚で形成する。この後、図２
（ｇ）に示すようにリンイオンを斜め方向から注入し、
適当な熱処理を施し、注入されたイオンを活性化して比
較的低濃度のＮ^- 型層であるＬＤ層（電界緩和層）１９
を形成する。さらに、熱酸化して図２（ｈ）に示すよう
に熱酸化膜１８の表面に第２の熱酸化膜２０を形成す
る。このとき、熱酸化膜２０は約８００〜９００Åの膜
厚で形成する。従って、熱酸化膜１８の膜厚と熱酸化膜
２０の膜厚をあわせると、幅Ｓが約１０００Å程度にな
る。

【００１６】そして、図２（ｉ）に示すようにシリコン
基板１１に対して垂直に砒素イオンを注入し、適当な熱
処理を施し、注入されたイオンを活性化して高濃度のＮ
⁺ 型層であるソース、ドレイン層２１を形成する。ま
た、図２（ｊ）に示すように異方性ドライエッチングに
より熱酸化膜２０の上面部分及び、ゲート酸化膜１５の
所定部分を除去し、ゲート電極１７及びソース、ドレイ
ン層２１表面を完全に露出させる。

【００１７】次に、図３（ｋ）に示すように半導体基板
１１上面全面にスパッタ法や蒸着法等でチタンＴｉなど
の高融点金属薄膜２２を形成する。そして、図３（ｌ）
に示すように、熱処理をしてこの高融点金属薄膜２２を
シリサイド化させ、熱酸化膜１８、２０及びＬＯＣＯＳ
領域１４上の高融点金属膜を選択的にウェットエッチン
グにより除去する。これにより、ソース、ドレイン層２
１及びゲート電極１７の上面それぞれに金属シリサイド
膜２３ａ、２３ｂが形成される。

【００１８】なお、さらに必要な場合には熱処理を行う
ことにより金属シリサイド膜２３ａ、２３ｂの低抵抗化
を図ることができる。次に、図３（ｍ）に示すように、
ＣＶＤ法により半導体基板１１表面全面にＢＰＳＧ膜等
の層間膜２４を形成する。このとき、層間膜を平坦化す
るために熱処理を施す。そして、図３（ｎ）に示すよう
に、フォトリソグラフィ、エッチングを行い、コンタク
トホール２５を形成する。その後フォトリソグラフィ、
エッチングにより配線２６をパターニング形成する。な
お、必要があれば配線２６を形成する前にＴｉＮ等のバ
リア層を形成してもよい。

【００１９】ここで、本例においては、ゲート電極１７
の表面に形成する熱酸化膜１８、２０を熱酸化法により
形成している。そして、この熱酸化膜１８、２０をマス
クに用いて、ソース、ドレイン層２１を形成している。
この熱酸化膜１８、２０はバラツキが少なく、約１０％
以下に抑えることができる。具体的には、幅Ｓが９００
〜１１００Å程度になる。

【００２０】また、従来においては異方性エッチングを
して側壁３０を形成したのち、ソース、ドレイン層２１
を形成していたため、異方性エッチングによるバラツキ
も影響していた。しかし、本例においては異方性エッチ
ングの前にソース、ドレイン層２１を形成するため、異
方性エッチングのバラツキには依存しない。従って、イ
オン注入の際のイオン分布のバラツキは幅Ｓのバラツキ
のみに抑えることができる。従って、ソース、ドレイン
層２１のバラツキをを抑えることができ、図２（ｌ）に
示すソース、ドレイン層２１の端部から金属シリサイド
膜２３ａの端部までの幅Ａも安定する。その結果、安定
したトランジスタ特性、歩留まりを得ることができる。

【００２１】また、熱酸化膜１８、２０はゲート電極１
７の外周にほぼ一定の厚さで形成されている。従って異
方性エッチングに際して、熱酸化膜１８、２０の上面の
一定部分を除去するため、除去後の熱酸化膜１８、２０
は、図２（ｊ）に示すように断面が四角形状になる。な
お、図示しないがこれらの工程を経たのち、公知の方法
により配線層、層間膜やパッシベーション膜等を形成し
て本例におけるＭＯＳトランジスタは完成する。 （第２実施形態）第１実施形態では図２（ｇ）〜（ｊ）
に示すようにリンイオン注入後、熱酸化して熱酸化膜１
８の表面に熱酸化膜２０を形成し、シリコン基板１１に
対して垂直に砒素イオンを注入してソース、ドレイン層
２１を形成している。第２実施形態ではこれらの工程に
代えて、図４（ｇ）〜（ｊ）に示すように、リンイオン
注入後、砒素イオンを注入し、その後熱酸化膜１８の表
面に熱酸化膜２０を形成する。

【００２２】このようにすると、金属シリサイド膜２３
ａを形成したときに、ソース、ドレイン層２１の端部か
ら金属シリサイド膜２３ａの端部までの幅Ａが、第１実
施形態のときに比しておよそ熱酸化膜２０の厚さ分大き
くできる。つまり、金属シリサイド膜２３ａとソース、
ドレイン層２１におけるＰＮ接合との間隔を大きくでき
る。このため、リーク特性等に特に優れたものにするこ
とができる。 （他の実施形態）第１実施形態、第２実施形態において
は電界緩和層１９を大きく形成する等のために、熱酸化
膜１８、２０を２回の熱酸化により形成しているが、１
回にしても良い。

【００２３】また、第１実施形態、第２実施形態におい
てはＮチャネルトランジスタを用いているが、Ｐチャネ
ルトランジスタを用いても勿論良い。

【図面の簡単な説明】

【図１】本発明の第１実施形態における工程図である。

【図２】本発明の第１実施形態における図１に続く工程
図である。

【図３】本発明の第１実施形態における図２に続く工程
図である。

【図４】他の実施形態における工程図である。

【図５】従来における半導体装置の概略図である。

【符号の説明】

１１…半導体基板、１５…ゲート絶縁膜、１７…ゲート
電極、１８…熱酸化膜、２０…熱酸化膜、２１…ソー
ス、ドレイン層、２３ａ…ソース、ドレイン層上面の金
属シリサイド膜、２３ｂ…ゲート電極上面の金属シリサ
イド膜。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体基板（１１）にゲート絶縁膜（１
   ５）を介してゲート電極（１７）を形成する工程と、 前記ゲート電極（１７）の表面に熱酸化膜（１８、２
   ０）を形成する工程と、 前記熱酸化膜（１８、２０）をマスクにしてイオン注入
   を行い、前記半導体基板（１１）内にソース、ドレイン
   層（２１）を形成する工程と、 前記ソース、ドレイン層（２１）の上面に高融点金属を
   シリサイド化した金属シリサイド膜（２３ａ）を形成す
   る工程とを備えたことを特徴とするＭＩＳトランジスタ
   の製造方法。
2. 【請求項２】 半導体基板（１１）にゲート絶縁膜（１
   ５）を介してゲート電極（１７）を形成する工程と、 前記ゲート電極（１７）の表面に第１の熱酸化膜（１
   ８）を形成する工程と、 前記第１の熱酸化膜（１８）をマスクにしてイオン注入
   を行い、前記半導体基板（１１）内に電界緩和層（１
   ９）を形成する工程と、 前記第１の熱酸化膜（１８）の表面に第２の熱酸化膜
   （２０）を形成する工程と、 前記第２の熱酸化膜（２０）をマスクにして、この上か
   らイオン注入を行い、前記半導体基板（１１）内にソー
   ス、ドレイン層（２１）を形成する工程と、 少なくとも前記ソース、ドレイン層（２１）の上面に、
   高融点金属をシリサイド化した金属シリサイド膜（２３
   ａ）を形成する工程とを備えたことを特徴とするＭＩＳ
   トランジスタの製造方法。
3. 【請求項３】 半導体基板（１１）にゲート絶縁膜（１
   ５）を介してゲート電極（１７）を形成する工程と、 前記ゲート電極（１７）の表面に第１の熱酸化膜（１
   ８）を形成する工程と、 前記第１の熱酸化膜（１８）をマスクにしてイオン注入
   を行い、前記半導体基板（１１）内に電界緩和層（１
   ９）及び、ソース、ドレイン層（２１）を形成する工程
   と、 前記第１の熱酸化膜（１８）の表面に第２の熱酸化膜
   （２０）を形成する工程と、 前記ソース、ドレイン層（２１）の上面に、高融点金属
   をシリサイド化した金属シリサイド膜（２３ａ）を形成
   する工程とを備えたことを特徴とするＭＩＳトランジス
   タの製造方法。
4. 【請求項４】 前記ゲート電極（１７）の上面を露出さ
   せるように、前記第１の熱酸化膜（１８）と第２の熱酸
   化膜（２０）のうち前記ゲート電極（１７）の側面側は
   残して除去する工程と、 前記露出したゲート電極（１７）の上面に、高融点金属
   をシリサイド化した金属シリサイド膜（２３ｂ）を形成
   する工程とを備えたことを特徴とする請求項２又は３に
   記載のＭＩＳトランジスタの製造方法。