JPH1070421A - 増幅回路 - Google Patents
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- JPH1070421A JPH1070421A JP8224816A JP22481696A JPH1070421A JP H1070421 A JPH1070421 A JP H1070421A JP 8224816 A JP8224816 A JP 8224816A JP 22481696 A JP22481696 A JP 22481696A JP H1070421 A JPH1070421 A JP H1070421A
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- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 安定性と高速性との両立が困難。
【解決手段】 第１及び第２差動手段７，８と、第１差
動手段７の出力に基づき、低インピーダンスで出力端子
から低電位電源へ電流を流す方向で駆動する第１駆動手
段９と、第１駆動手段９と並列に接続され、高インピー
ダンスで出力端子から低電位電源へ電流を流す第１定電
流手段Ｉ４と、第２差動手段８の出力に基づき、低イン
ピーダンスで高電位電源から出力端子へ電流を流す方向
で駆動する第２駆動手段１０と、第２駆動手段１０と並
列に接続され、高インピーダンスで高電位電源から出力
端子へ電流を流す第２定電流手段Ｉ３と、を有し、第１
差動手段７は正転入力の方が反転入力より低いオフセッ
ト電圧をもち、第２差動手段８は正転入力の方が反転入
力より高いオフセット電圧をもつように設定した。
動手段７の出力に基づき、低インピーダンスで出力端子
から低電位電源へ電流を流す方向で駆動する第１駆動手
段９と、第１駆動手段９と並列に接続され、高インピー
ダンスで出力端子から低電位電源へ電流を流す第１定電
流手段Ｉ４と、第２差動手段８の出力に基づき、低イン
ピーダンスで高電位電源から出力端子へ電流を流す方向
で駆動する第２駆動手段１０と、第２駆動手段１０と並
列に接続され、高インピーダンスで高電位電源から出力
端子へ電流を流す第２定電流手段Ｉ３と、を有し、第１
差動手段７は正転入力の方が反転入力より低いオフセッ
ト電圧をもち、第２差動手段８は正転入力の方が反転入
力より高いオフセット電圧をもつように設定した。
Description
【０００１】
【発明の属する技術分野】本発明は増幅回路に係わり、
特に負帰還を用いた増幅回路に関するものである。
特に負帰還を用いた増幅回路に関するものである。
【０００２】
【従来の技術】従来の負帰還を用いた増幅回路は、図６
に示すように、バイアスを安定にするため定電流源で駆
動された初段の差動増幅回路１０１と、その初段の差動
増幅回路１０１の出力電流を受けカレントミラー回路な
どを利用して電流−電圧変換を行なうトランスインピー
ダンス回路１０２と、そのトランスインピーダンス回路
の出力を受け低インピーダンス出力を得るためにインピ
ーダンス変換を行なう出力バッファー回路１０３とから
構成される。
に示すように、バイアスを安定にするため定電流源で駆
動された初段の差動増幅回路１０１と、その初段の差動
増幅回路１０１の出力電流を受けカレントミラー回路な
どを利用して電流−電圧変換を行なうトランスインピー
ダンス回路１０２と、そのトランスインピーダンス回路
の出力を受け低インピーダンス出力を得るためにインピ
ーダンス変換を行なう出力バッファー回路１０３とから
構成される。
【０００３】
【発明が解決しようとする課題】上記従来の回路例で
は、その出力から入力へある負帰還をかけた状態で発振
などのない安定した動作を行なわせるために、負帰還を
かけない状態での増幅器ゲイン（以後、オープンループ
ゲインと言う）の大きさと位相の周波数特性は図７
（ａ），（ｂ）のように、負帰還をかけた状態でのゲイ
ン（図７の場合０ｄｂ）において位相回転量は１８０°
以下にしなくてはならず、さらに高い安定性を得るため
には位相回転量は１２０°以下にすることが望ましい。
そのためにオープンループゲインの、低周波数でのゲイ
ンから−３ｄｂ低下する周波数（以後第１のポールとい
う）を位相補償容量Ｃ１を用いて低くする必要がある。
そのため位相補償容量Ｃ１の値は大きくなり、その位相
補償容量Ｃ１を駆動するトランスインピーダンス回路１
０２の電流は初段差動増幅回路１０１のバイアス電流値
から決定されているので、位相補償容量Ｃ１の充・放電
速度は低下してしまう。このように負帰還を用いた増幅
回路では、安定性と高速性はトレードオフの関係にあ
り、基本的には安定性を決定した時点で高速性も決定さ
れてしまうという問題点があった。
は、その出力から入力へある負帰還をかけた状態で発振
などのない安定した動作を行なわせるために、負帰還を
かけない状態での増幅器ゲイン（以後、オープンループ
ゲインと言う）の大きさと位相の周波数特性は図７
（ａ），（ｂ）のように、負帰還をかけた状態でのゲイ
ン（図７の場合０ｄｂ）において位相回転量は１８０°
以下にしなくてはならず、さらに高い安定性を得るため
には位相回転量は１２０°以下にすることが望ましい。
そのためにオープンループゲインの、低周波数でのゲイ
ンから−３ｄｂ低下する周波数（以後第１のポールとい
う）を位相補償容量Ｃ１を用いて低くする必要がある。
そのため位相補償容量Ｃ１の値は大きくなり、その位相
補償容量Ｃ１を駆動するトランスインピーダンス回路１
０２の電流は初段差動増幅回路１０１のバイアス電流値
から決定されているので、位相補償容量Ｃ１の充・放電
速度は低下してしまう。このように負帰還を用いた増幅
回路では、安定性と高速性はトレードオフの関係にあ
り、基本的には安定性を決定した時点で高速性も決定さ
れてしまうという問題点があった。
【０００４】
【課題を解決するための手段】本発明の増幅回路は、正
転入力端子と反転入力端子と出力端子とを有する増幅回
路において、前記正転および反転入力端子がそれぞれ正
転および反転入力端子に接続された第１の差動段と、該
第１の差動段の出力に基づき、低インピーダンスで前記
出力端子から低電位電源へ電流を流す方向で駆動する第
１の駆動段と、該第１の駆動段と並列に接続され、高イ
ンピーダンスで前記出力端子から前記低電位電源へ電流
を流す第１の定電流段と、前記正転および反転入力端子
がそれぞれ正転および反転入力端子に接続された第２の
差動段と、該第２の差動段の出力に基づき、低インピー
ダンスで高電位電源から前記出力端子へ電流を流す方向
で駆動する第２の駆動段と、該第２の駆動段と並列に接
続され、高インピーダンスで前記高電位電源から前記出
力端子へ電流を流す第２の定電流段と、を有し、前記第
１の差動段は正転入力の方が反転入力より低いオフセッ
ト電圧をもち、前記第２の差動段は正転入力の方が反転
入力より高いオフセット電圧をもつように設定したこと
を特徴とするものである。
転入力端子と反転入力端子と出力端子とを有する増幅回
路において、前記正転および反転入力端子がそれぞれ正
転および反転入力端子に接続された第１の差動段と、該
第１の差動段の出力に基づき、低インピーダンスで前記
出力端子から低電位電源へ電流を流す方向で駆動する第
１の駆動段と、該第１の駆動段と並列に接続され、高イ
ンピーダンスで前記出力端子から前記低電位電源へ電流
を流す第１の定電流段と、前記正転および反転入力端子
がそれぞれ正転および反転入力端子に接続された第２の
差動段と、該第２の差動段の出力に基づき、低インピー
ダンスで高電位電源から前記出力端子へ電流を流す方向
で駆動する第２の駆動段と、該第２の駆動段と並列に接
続され、高インピーダンスで前記高電位電源から前記出
力端子へ電流を流す第２の定電流段と、を有し、前記第
１の差動段は正転入力の方が反転入力より低いオフセッ
ト電圧をもち、前記第２の差動段は正転入力の方が反転
入力より高いオフセット電圧をもつように設定したこと
を特徴とするものである。
【０００５】
【発明の実施の形態】本発明は、異なるオフセットを持
たせた初段の差動段の出力を受ける次段として、１つ
は、位相補償容量を充電する素子にローインピーダンス
のものを用い、放電する素子に電流源等のハイインピー
ダンスのものを用いる。さらに別の１つは位相補償容量
を充電する素子にハイインピーダンスのものを用い、放
電する素子にローインピーダンスのものを用い、それぞ
れの次段の出力は共通接続して、位相補償容量は共通に
使用する。
たせた初段の差動段の出力を受ける次段として、１つ
は、位相補償容量を充電する素子にローインピーダンス
のものを用い、放電する素子に電流源等のハイインピー
ダンスのものを用いる。さらに別の１つは位相補償容量
を充電する素子にハイインピーダンスのものを用い、放
電する素子にローインピーダンスのものを用い、それぞ
れの次段の出力は共通接続して、位相補償容量は共通に
使用する。
【０００６】以下、本発明の実施の形態について具体的
に図面を用いて説明する。
に図面を用いて説明する。
【０００７】図１は本発明の増幅回路の一実施形態を示
す回路構成図である。同図において、５，６は増幅回路
の正転入力端子，反転入力端子であり、４は増幅回路の
出力端子である。増幅回路は、第１の差動段７、第２の
差動段８、定電流負荷のエミッターフォロワーの構成を
とっている第１のエミッターフォロワー段９、第１のエ
ミッターフォロワー段９と同様に定電流負荷のエミッタ
ーフォロワーの構成をとっている第２のエミッターフォ
ロワー段１０、位相補償容量Ｃ１、インピーダンス変換
を行なうバッファーアンプ３から構成される。また、１
は各段に電圧を印加するための電源端子、２は各段と接
続されるＧＮＤ端子（接地端子）である。
す回路構成図である。同図において、５，６は増幅回路
の正転入力端子，反転入力端子であり、４は増幅回路の
出力端子である。増幅回路は、第１の差動段７、第２の
差動段８、定電流負荷のエミッターフォロワーの構成を
とっている第１のエミッターフォロワー段９、第１のエ
ミッターフォロワー段９と同様に定電流負荷のエミッタ
ーフォロワーの構成をとっている第２のエミッターフォ
ロワー段１０、位相補償容量Ｃ１、インピーダンス変換
を行なうバッファーアンプ３から構成される。また、１
は各段に電圧を印加するための電源端子、２は各段と接
続されるＧＮＤ端子（接地端子）である。
【０００８】第１の差動段７は、電流源Ｉ１、電流源Ｉ
１とエミッタが接続されるＰＮＰトランジスタＱ１，Ｑ
２、ＰＮＰトランジスタＱ１，Ｑ２のコレクタとコレク
タがそれぞれ接続されるＮＰＮトランジスタＱ３，Ｑ
４、ＮＰＮトランジスタＱ３，Ｑ４のエミッタがそれぞ
れ接続される抵抗Ｒ１，Ｒ２から構成されている。増幅
回路の正転入力端子，反転入力端子５，６は第１の差動
段７の正転入力端子，反転入力端子となるＰＮＰトラン
ジスタＱ１，Ｑ２のベースに接続される。
１とエミッタが接続されるＰＮＰトランジスタＱ１，Ｑ
２、ＰＮＰトランジスタＱ１，Ｑ２のコレクタとコレク
タがそれぞれ接続されるＮＰＮトランジスタＱ３，Ｑ
４、ＮＰＮトランジスタＱ３，Ｑ４のエミッタがそれぞ
れ接続される抵抗Ｒ１，Ｒ２から構成されている。増幅
回路の正転入力端子，反転入力端子５，６は第１の差動
段７の正転入力端子，反転入力端子となるＰＮＰトラン
ジスタＱ１，Ｑ２のベースに接続される。
【０００９】第２の差動段８は、抵抗Ｒ３，Ｒ４、抵抗
Ｒ３，Ｒ４とエミッタがそれぞれ接続されるＰＮＰトラ
ンジスタＱ７，Ｑ８、ＰＮＰトランジスタＱ７，Ｑ８の
コレクタとコレクタがそれぞれ接続されるＮＰＮトラン
ジスタＱ５，Ｑ６、ＮＰＮトランジスタＱ５，Ｑ６のエ
ミッタが共通接続される電流源Ｉ２から構成されてい
る。増幅回路の正転入力端子，反転入力端子５，６は第
１の差動段８の正転入力端子，反転入力端子となるＮＰ
ＮトランジスタＱ５，Ｑ６のベースに接続される。
Ｒ３，Ｒ４とエミッタがそれぞれ接続されるＰＮＰトラ
ンジスタＱ７，Ｑ８、ＰＮＰトランジスタＱ７，Ｑ８の
コレクタとコレクタがそれぞれ接続されるＮＰＮトラン
ジスタＱ５，Ｑ６、ＮＰＮトランジスタＱ５，Ｑ６のエ
ミッタが共通接続される電流源Ｉ２から構成されてい
る。増幅回路の正転入力端子，反転入力端子５，６は第
１の差動段８の正転入力端子，反転入力端子となるＮＰ
ＮトランジスタＱ５，Ｑ６のベースに接続される。
【００１０】第１のエミッターフォロワー段９は、第１
の差動段７のＮＰＮトランジスタＱ４のコレクタとベー
スが接続されるＰＮＰトランジスタＱ９、ＰＮＰトラン
ジスタＱ９のエミッタに接続される電流源Ｉ３とから構
成される。
の差動段７のＮＰＮトランジスタＱ４のコレクタとベー
スが接続されるＰＮＰトランジスタＱ９、ＰＮＰトラン
ジスタＱ９のエミッタに接続される電流源Ｉ３とから構
成される。
【００１１】第２のエミッターフォロワー段１０は、第
２の差動段８のＮＰＮトランジスタＱ６のコレクタとベ
ースが接続されるＮＰＮトランジスタＱ１０、ＮＰＮト
ランジスタＱ１０のエミッタに接続される電流源Ｉ４と
から構成される。
２の差動段８のＮＰＮトランジスタＱ６のコレクタとベ
ースが接続されるＮＰＮトランジスタＱ１０、ＮＰＮト
ランジスタＱ１０のエミッタに接続される電流源Ｉ４と
から構成される。
【００１２】第１のエミッターフォロワー段９の電流源
Ｉ３と第２のエミッターフォロワー段１０のＮＰＮトラ
ンジスタＱ１０とは並列接続されており、第２のエミッ
ターフォロワー段１０の電流源Ｉ４と第１のエミッター
フォロワー段９のＰＮＰトランジスタＱ９とは並列接続
されている。そして、共通接続された電流源Ｉ３，ＰＮ
ＰトランジスタＱ９のエミッタ，ＮＰＮトランジスタＱ
１０のエミッタ，電流源Ｉ４は、位相補償容量Ｃ１及び
バッファーアンプ３の入力側に接続される。バッファー
アンプ３の出力側は増幅回路の出力端子４と接続されて
いる。
Ｉ３と第２のエミッターフォロワー段１０のＮＰＮトラ
ンジスタＱ１０とは並列接続されており、第２のエミッ
ターフォロワー段１０の電流源Ｉ４と第１のエミッター
フォロワー段９のＰＮＰトランジスタＱ９とは並列接続
されている。そして、共通接続された電流源Ｉ３，ＰＮ
ＰトランジスタＱ９のエミッタ，ＮＰＮトランジスタＱ
１０のエミッタ，電流源Ｉ４は、位相補償容量Ｃ１及び
バッファーアンプ３の入力側に接続される。バッファー
アンプ３の出力側は増幅回路の出力端子４と接続されて
いる。
【００１３】上記回路構成の増幅回路において、第１の
差動段７は、入力トランジスタＱ１，Ｑ２のサイズが異
なるものを用いたり、能動負荷トランジスタＱ３，Ｑ４
のサイズが異なるものを用いたり、抵抗Ｒ１，Ｒ２の値
を変えたりして差動回路として故意にアンバランスにし
てオフセット電圧を生じさせ、その極性は、正転入力側
の方が反転入力側より低いように設定する。
差動段７は、入力トランジスタＱ１，Ｑ２のサイズが異
なるものを用いたり、能動負荷トランジスタＱ３，Ｑ４
のサイズが異なるものを用いたり、抵抗Ｒ１，Ｒ２の値
を変えたりして差動回路として故意にアンバランスにし
てオフセット電圧を生じさせ、その極性は、正転入力側
の方が反転入力側より低いように設定する。
【００１４】また、第２の差動段８も第１の差動段７と
同様の手法によって差動回路として故意にアンバランス
させオフセット電圧を生じさせる。その極性は第１の差
動段７のオフセットとは逆に、正転入力側の方が反転入
力側より高いように設定する。
同様の手法によって差動回路として故意にアンバランス
させオフセット電圧を生じさせる。その極性は第１の差
動段７のオフセットとは逆に、正転入力側の方が反転入
力側より高いように設定する。
【００１５】さて、ここで負帰還回路における安定性と
ステップ応答における出力波形の関係について説明す
る。負帰還回路における発振しないことの条件は、帰還
系のループのゲインの大きさが１のときにその位相回転
量が１８０°未満となるようにすることであると既に説
明したが、これは帰還ループ内の回路がすべて線型小信
号動作領域に入っている場合のことであって、たとえば
ステップ応答のような大振幅の過渡的な状態では、帰還
ループ内の回路の一部は線型性を失なっていたり、増幅
素子としての能力が低下したバイアス状態にいたりして
いるので、前記安定条件が守られていなくても発振はし
ない。前記安定条件が守られなくてはいけないのは、ス
テップ応答における、出力が収束する電圧から±数十ｍ
Ｖの範囲に出力電圧が達している時であり、そのときは
帰還ループ内の全回路は線型動作領域に入っている。
ステップ応答における出力波形の関係について説明す
る。負帰還回路における発振しないことの条件は、帰還
系のループのゲインの大きさが１のときにその位相回転
量が１８０°未満となるようにすることであると既に説
明したが、これは帰還ループ内の回路がすべて線型小信
号動作領域に入っている場合のことであって、たとえば
ステップ応答のような大振幅の過渡的な状態では、帰還
ループ内の回路の一部は線型性を失なっていたり、増幅
素子としての能力が低下したバイアス状態にいたりして
いるので、前記安定条件が守られていなくても発振はし
ない。前記安定条件が守られなくてはいけないのは、ス
テップ応答における、出力が収束する電圧から±数十ｍ
Ｖの範囲に出力電圧が達している時であり、そのときは
帰還ループ内の全回路は線型動作領域に入っている。
【００１６】したがって、ステップ応答における出力電
圧の収束値±数十ｍＶまでに至る途中の状態のときに、
回路中のノードのインピーダンスを下げ、より高速に
し、より発振し易い状態にしてもステップ応答は安定の
ままであり、かつ高速にできる。
圧の収束値±数十ｍＶまでに至る途中の状態のときに、
回路中のノードのインピーダンスを下げ、より高速に
し、より発振し易い状態にしてもステップ応答は安定の
ままであり、かつ高速にできる。
【００１７】ここで上記実施形態の回路構成において、
出力端子４と反転入力端子６とを接続して本アンプを電
圧フォロワーの構成にし、大振幅ステップ応答における
回路動作について説明する。一例として立上りの場合に
ついて図２を用いて説明する。
出力端子４と反転入力端子６とを接続して本アンプを電
圧フォロワーの構成にし、大振幅ステップ応答における
回路動作について説明する。一例として立上りの場合に
ついて図２を用いて説明する。
【００１８】正転入力端子５に図２中の入力電圧のよう
な立上りパルスを入力すると、出力端子４に接続された
反転入力端子６の電圧はｖ1 であり、正転入力端子５の
電圧はｖ3 であるので、第１の差動段７の電流源Ｉ１の
電流はほぼ全てＰＮＰトランジスタＱ２を通り第１のエ
ミッターフォロワー段９に出力される。すると、第１の
エミッターフォロワー段９のＰＮＰトランジスタＱ９は
急激にカットオフに近い状態に遷移し、第１のエミッタ
ーフォロワー段９は電流源Ｉ３の電流で位相補正容量Ｃ
１を充電しようとする。
な立上りパルスを入力すると、出力端子４に接続された
反転入力端子６の電圧はｖ1 であり、正転入力端子５の
電圧はｖ3 であるので、第１の差動段７の電流源Ｉ１の
電流はほぼ全てＰＮＰトランジスタＱ２を通り第１のエ
ミッターフォロワー段９に出力される。すると、第１の
エミッターフォロワー段９のＰＮＰトランジスタＱ９は
急激にカットオフに近い状態に遷移し、第１のエミッタ
ーフォロワー段９は電流源Ｉ３の電流で位相補正容量Ｃ
１を充電しようとする。
【００１９】一方、第２の差動段８ではＮＰＮトランジ
スタＱ５のベース電位の方がＮＰＮトランジスタＱ６の
ベース電位より高いので、電流源Ｉ２の電流のほとんど
全てはＮＰＮトランジスタＱ５からＰＮＰトランジスタ
Ｑ７，Ｑ８を通り第２のエミッターフォロワー段１０の
中のＮＰＮトランジスタＱ１０のベースへ供給される。
すると、ＮＰＮトランジスタＱ１０は急激にＯＮ状態に
遷移し、ＮＰＮトランジスタＱ１０のエミッタ電流によ
って位相補正容量Ｃ１を急激に充電しようとする。ＮＰ
ＮトランジスタＱ１０はエミッターフォロワーの構成で
あり、その出力インピーダンスは非常に低いので位相補
正容量Ｃ１の充電速度も非常に速い。ＮＰＮトランジス
タＱ１０がＯＮ状態にいる時間ｔ0 〜ｔ1 （図２）のあ
いだは出力電圧はｖ1 〜ｖ2 へと高速に上昇する。
スタＱ５のベース電位の方がＮＰＮトランジスタＱ６の
ベース電位より高いので、電流源Ｉ２の電流のほとんど
全てはＮＰＮトランジスタＱ５からＰＮＰトランジスタ
Ｑ７，Ｑ８を通り第２のエミッターフォロワー段１０の
中のＮＰＮトランジスタＱ１０のベースへ供給される。
すると、ＮＰＮトランジスタＱ１０は急激にＯＮ状態に
遷移し、ＮＰＮトランジスタＱ１０のエミッタ電流によ
って位相補正容量Ｃ１を急激に充電しようとする。ＮＰ
ＮトランジスタＱ１０はエミッターフォロワーの構成で
あり、その出力インピーダンスは非常に低いので位相補
正容量Ｃ１の充電速度も非常に速い。ＮＰＮトランジス
タＱ１０がＯＮ状態にいる時間ｔ0 〜ｔ1 （図２）のあ
いだは出力電圧はｖ1 〜ｖ2 へと高速に上昇する。
【００２０】前述したように第２の差動段８は、正転入
力端子電圧が反転入力端子電圧よりも高い状態でバラン
スするようにオフセット電圧が与えられているので、そ
の値がΔｖであるとすると、入力電圧（＝正転入力端子
電圧）がｖ3 であるとき、出力電圧（＝反転入力端子電
圧）がｖ3 −Δｖ≡ｖ2 に達すると、第２の差動段８は
バランス状態になり、ＮＰＮトランジスタＱ１０のベー
スへの出力電流も急激に少なくなり、Ｉ４／ｈ
FEQ10 （ｈFEQ10 はＮＰＮトランジスタＱ１０のｈFE）
の電流だけ供給される。
力端子電圧が反転入力端子電圧よりも高い状態でバラン
スするようにオフセット電圧が与えられているので、そ
の値がΔｖであるとすると、入力電圧（＝正転入力端子
電圧）がｖ3 であるとき、出力電圧（＝反転入力端子電
圧）がｖ3 −Δｖ≡ｖ2 に達すると、第２の差動段８は
バランス状態になり、ＮＰＮトランジスタＱ１０のベー
スへの出力電流も急激に少なくなり、Ｉ４／ｈ
FEQ10 （ｈFEQ10 はＮＰＮトランジスタＱ１０のｈFE）
の電流だけ供給される。
【００２１】このとき、第１の差動段７は前述のよう
に、正転入力端子電圧の方が反転入力端子電圧よりも低
い状態でバランスするようにオフセット電圧が与えられ
ているので、出力電圧がｖ2 のときは未だアンバランス
状態であり、第１のエミッターフォロワー段９のＰＮＰ
トランジスタＱ９はオフ状態に近く、電流源Ｉ３で容量
Ｃ１をさらに充電しようとし出力電圧は上昇し始める。
ただしこのときの充電電流はオン状態のＮＰＮトランジ
スタＱ１０のエミッター電流よりかなり小さいので出力
電圧の上昇速度は遅い。このようにして出力がｖ2 から
上昇すると第２の差動段８はＮＰＮトランジスタＱ１０
をカットオフに近くなるよう動作し、ＮＰＮトランジス
タＱ１０のエミッター電流がＩ３，Ｉ４の電流に比べて
ほぼ無視できるレベルになると、電流源Ｉ３と電流源Ｉ
４の電流を等しく設定しておけば出力の上昇は止まる。
に、正転入力端子電圧の方が反転入力端子電圧よりも低
い状態でバランスするようにオフセット電圧が与えられ
ているので、出力電圧がｖ2 のときは未だアンバランス
状態であり、第１のエミッターフォロワー段９のＰＮＰ
トランジスタＱ９はオフ状態に近く、電流源Ｉ３で容量
Ｃ１をさらに充電しようとし出力電圧は上昇し始める。
ただしこのときの充電電流はオン状態のＮＰＮトランジ
スタＱ１０のエミッター電流よりかなり小さいので出力
電圧の上昇速度は遅い。このようにして出力がｖ2 から
上昇すると第２の差動段８はＮＰＮトランジスタＱ１０
をカットオフに近くなるよう動作し、ＮＰＮトランジス
タＱ１０のエミッター電流がＩ３，Ｉ４の電流に比べて
ほぼ無視できるレベルになると、電流源Ｉ３と電流源Ｉ
４の電流を等しく設定しておけば出力の上昇は止まる。
【００２２】前述のオフセット電圧Δｖが数十ｍＶ以上
あり、その値以下の差動入力が差動段７，８に入力され
ているときは回路は全て線型動作領域にいるがＰＮＰト
ランジスタＱ９，ＮＰＮトランジスタＱ１０はほぼカッ
トオフに近い状態であるので、位相補償容量Ｃ１は電流
源Ｉ３，Ｉ４の出力インピーダンスに対して考慮・設定
すればよく、電流源の出力インピーダンスは非常に大き
いので、位相補償容量Ｃ１とで形成されるポールの周波
数は下がり、帰還系は安定する。
あり、その値以下の差動入力が差動段７，８に入力され
ているときは回路は全て線型動作領域にいるがＰＮＰト
ランジスタＱ９，ＮＰＮトランジスタＱ１０はほぼカッ
トオフに近い状態であるので、位相補償容量Ｃ１は電流
源Ｉ３，Ｉ４の出力インピーダンスに対して考慮・設定
すればよく、電流源の出力インピーダンスは非常に大き
いので、位相補償容量Ｃ１とで形成されるポールの周波
数は下がり、帰還系は安定する。
【００２３】正転入力端子５に立下りパルスを入力した
場合も上述した立上りパルスを入力したときと同様の回
路動作によって高速性と高安定性が達成される。この場
合、図２のｖ4 −ｖ1 が第１の差動段７に与えられてい
るオフセット電圧Δｖになる。
場合も上述した立上りパルスを入力したときと同様の回
路動作によって高速性と高安定性が達成される。この場
合、図２のｖ4 −ｖ1 が第１の差動段７に与えられてい
るオフセット電圧Δｖになる。
【００２４】図３は本発明の基本構成図であり、同図に
おいて、５は正転入力端子、６は反転入力端子、７は第
１の差動段、１１は第１の差動段７の出力Ｓ１１を受け
出力Ｓ３１をハイインピーダンスで駆動するハイインピ
ーダンス駆動段、１２は第１の差動段７のもう１つの出
力Ｓ１２を受け、出力Ｓ３１をローインピーダンスで駆
動するローインピーダンス駆動段、４は出力端子、Ｃ１
は出力端子４に付く位相補償容量または負荷容量、１３
は第２の差動段８の出力Ｓ２１を受け、出力Ｓ３１をロ
ーインピーダンスで駆動する駆動段、１４は第２の差動
段８のもう１つの出力Ｓ２２を受け出力Ｓ３１をハイイ
ンピーダンス駆動する駆動段である。第１及び第２の差
動段７，８の正転入力端子どうしは短絡されており、反
転入力端子どうしについても同様に短絡されている。第
１の差動段７のオフセット電圧は正転入力より反転入力
が高い極性となるよう設定されており、第２の差動段８
は正転入力より反転入力が低い極性となるよう設定され
ている。
おいて、５は正転入力端子、６は反転入力端子、７は第
１の差動段、１１は第１の差動段７の出力Ｓ１１を受け
出力Ｓ３１をハイインピーダンスで駆動するハイインピ
ーダンス駆動段、１２は第１の差動段７のもう１つの出
力Ｓ１２を受け、出力Ｓ３１をローインピーダンスで駆
動するローインピーダンス駆動段、４は出力端子、Ｃ１
は出力端子４に付く位相補償容量または負荷容量、１３
は第２の差動段８の出力Ｓ２１を受け、出力Ｓ３１をロ
ーインピーダンスで駆動する駆動段、１４は第２の差動
段８のもう１つの出力Ｓ２２を受け出力Ｓ３１をハイイ
ンピーダンス駆動する駆動段である。第１及び第２の差
動段７，８の正転入力端子どうしは短絡されており、反
転入力端子どうしについても同様に短絡されている。第
１の差動段７のオフセット電圧は正転入力より反転入力
が高い極性となるよう設定されており、第２の差動段８
は正転入力より反転入力が低い極性となるよう設定され
ている。
【００２５】なお、ここで、ハイインピーダンス駆動段
１１は図１の電流源Ｉ３、ローインピーダンス駆動段１
２は図１のＰＮＰトランジスタＱ９、ローインピーダン
ス駆動段１３は図１のＮＰＮトランジスタＱ１０、ハイ
インピーダンス駆動段１４は図１の電流源Ｉ４にそれぞ
れ対応する。
１１は図１の電流源Ｉ３、ローインピーダンス駆動段１
２は図１のＰＮＰトランジスタＱ９、ローインピーダン
ス駆動段１３は図１のＮＰＮトランジスタＱ１０、ハイ
インピーダンス駆動段１４は図１の電流源Ｉ４にそれぞ
れ対応する。
【００２６】図５は本実施形態によるステップ応答のＳ
ＰＩＣＥシミュレーション結果と、従来例として本実施
形態の回路から定電流源Ｉ３，Ｉ４を除き、２つの入力
差動段のオフセットもφにした場合のステップ応答ＳＰ
ＩＣＥシミュレーション結果である。図５に示した結果
から解るように、２つの波形は立上りのスルーレートは
ほぼ等しいが安定性は従来例の方が悪く、本発明の実施
形態ではほとんどオーバーシュート、アンダーシュート
が表われていない。このことからも本発明では高速性と
高安定性を両立できることがわかる。
ＰＩＣＥシミュレーション結果と、従来例として本実施
形態の回路から定電流源Ｉ３，Ｉ４を除き、２つの入力
差動段のオフセットもφにした場合のステップ応答ＳＰ
ＩＣＥシミュレーション結果である。図５に示した結果
から解るように、２つの波形は立上りのスルーレートは
ほぼ等しいが安定性は従来例の方が悪く、本発明の実施
形態ではほとんどオーバーシュート、アンダーシュート
が表われていない。このことからも本発明では高速性と
高安定性を両立できることがわかる。
【００２７】なお、上記実施形態は第１の駆動手段と第
２の定電流手段、第２の駆動手段と第１の定電流手段は
エミッターフォロワー回路で構成したが、ソースフォロ
アー回路で構成することも可能である。図４は本発明の
増幅回路を電界効果型トランジスタで構成した場合の実
施形態を示す回路構成図である。図４に示した回路構成
は第１の駆動手段と第２の定電流手段、第２の駆動手段
と第１の定電流手段をソースフォロアー回路で構成する
とともに、第１及び第２の差動段もバイポーラトランジ
スタを電界効果型トランジスタに変えたものである。
２の定電流手段、第２の駆動手段と第１の定電流手段は
エミッターフォロワー回路で構成したが、ソースフォロ
アー回路で構成することも可能である。図４は本発明の
増幅回路を電界効果型トランジスタで構成した場合の実
施形態を示す回路構成図である。図４に示した回路構成
は第１の駆動手段と第２の定電流手段、第２の駆動手段
と第１の定電流手段をソースフォロアー回路で構成する
とともに、第１及び第２の差動段もバイポーラトランジ
スタを電界効果型トランジスタに変えたものである。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
任意に設定できる、異なった値のオフセット電圧をもつ
複数の入力差動段とその差動段の出力を受けるそれぞれ
の次段を、ローインピーダンス駆動回路とハイインピー
ダンス駆動回路とを組み合わせる構成にすることによっ
て、ステップ応答において、増幅器の出力電圧が入力電
圧に達する前のある電圧までは高速に、それ以降から入
力電圧に等しくなるまでを低速でリンギングのない安定
した波形を出力することが可能となり、高速、高精度、
低ノイズの出力波形が得られる。
任意に設定できる、異なった値のオフセット電圧をもつ
複数の入力差動段とその差動段の出力を受けるそれぞれ
の次段を、ローインピーダンス駆動回路とハイインピー
ダンス駆動回路とを組み合わせる構成にすることによっ
て、ステップ応答において、増幅器の出力電圧が入力電
圧に達する前のある電圧までは高速に、それ以降から入
力電圧に等しくなるまでを低速でリンギングのない安定
した波形を出力することが可能となり、高速、高精度、
低ノイズの出力波形が得られる。
【図１】本発明の増幅回路の一実施形態の回路構成図で
ある。
ある。
【図２】本発明の増幅回路の一実施形態の動作に係るス
テップ応答の説明図である。
テップ応答の説明図である。
【図３】本発明の増幅回路の基本回路構成図である。
【図４】本発明の増幅回路の他の実施形態の回路構成図
である。
である。
【図５】本実施形態によるステップ応答のＳＰＩＣＥシ
ミュレーション結果と、従来例のステップ応答ＳＰＩＣ
Ｅシミュレーション結果とを示す図である。
ミュレーション結果と、従来例のステップ応答ＳＰＩＣ
Ｅシミュレーション結果とを示す図である。
【図６】従来の増幅回路の一例を示す回路構成図であ
る。
る。
【図７】従来の増幅回路における問題点について説明す
る図である。
る図である。
１ 電源端子 ２ ＧＮＤ端子 ３ インピーダンス変換を行なうバッファーアンプ ４ 出力端子 ５ 正転入力端子 ６ 反転入力端子 Ｑ１〜Ｑ１０ トランジスタ Ｉ１〜Ｉ４ 電流源 Ｃ１ 位相補償容量 ７ 第１の差動段 ８ 第２の差動段 ９ 第１のエミッターフォロワー段 １０ 第２のエミッターフォロワー段
Claims (3)
- 【請求項１】 正転入力端子と反転入力端子と出力端子
とを有する増幅回路において、 前記正転および反転入力端子がそれぞれ正転および反転
入力端子に接続された第１の差動段と、 該第１の差動段の出力に基づき、低インピーダンスで前
記出力端子から低電位電源へ電流を流す方向で駆動する
第１の駆動段と、 該第１の駆動段と並列に接続され、高インピーダンスで
前記出力端子から前記低電位電源へ電流を流す第１の定
電流段と、 前記正転および反転入力端子がそれぞれ正転および反転
入力端子に接続された第２の差動段と、 該第２の差動段の出力に基づき、低インピーダンスで高
電位電源から前記出力端子へ電流を流す方向で駆動する
第２の駆動段と、 該第２の駆動段と並列に接続され、高インピーダンスで
前記高電位電源から前記出力端子へ電流を流す第２の定
電流段と、 を有し、 前記第１の差動段は正転入力の方が反転入力より低いオ
フセット電圧をもち、前記第２の差動段は正転入力の方
が反転入力より高いオフセット電圧をもつように設定し
たことを特徴とする増幅回路。 - 【請求項２】 前記第１の駆動段と第２の定電流段、又
は／及び前記第２の駆動段と第１の定電流段はエミッタ
ーフォロワー回路である請求項１に記載の増幅回路。 - 【請求項３】 前記第１の駆動段と第２の定電流段、又
は／及び前記第２の駆動段と第１の定電流段はソースフ
ォロワー回路である請求項１に記載の増幅回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8224816A JPH1070421A (ja) | 1996-08-27 | 1996-08-27 | 増幅回路 |
| US08/907,049 US5880639A (en) | 1996-08-27 | 1997-08-06 | Amplification circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8224816A JPH1070421A (ja) | 1996-08-27 | 1996-08-27 | 増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1070421A true JPH1070421A (ja) | 1998-03-10 |
Family
ID=16819656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8224816A Pending JPH1070421A (ja) | 1996-08-27 | 1996-08-27 | 増幅回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5880639A (ja) |
| JP (1) | JPH1070421A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100776366B1 (ko) | 2006-08-10 | 2007-11-15 | 손상희 | 연산 증폭기의 오프셋 감소 방법 및 회로 |
| JP2013110596A (ja) * | 2011-11-21 | 2013-06-06 | Asahi Kasei Electronics Co Ltd | ダブルソースフォロア回路 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3120763B2 (ja) * | 1997-11-12 | 2000-12-25 | 日本電気株式会社 | 差動増幅器 |
| DE69917822T2 (de) * | 1998-02-23 | 2005-06-16 | Canon K.K. | Operationsverstärker |
| JP3315652B2 (ja) | 1998-09-07 | 2002-08-19 | キヤノン株式会社 | 電流出力回路 |
| US6331804B1 (en) * | 1999-01-19 | 2001-12-18 | Matsushita Electric Industria, Co., Ltd. | Amplifier and radio communication apparatus using the same |
| US6157255A (en) * | 1999-01-28 | 2000-12-05 | Agilent Technologies | High performance operational amplifier |
| JP3478760B2 (ja) | 1999-05-19 | 2003-12-15 | キヤノン株式会社 | 信号処理回路及びそれの駆動方法並びに放射線撮像システム |
| US7643573B2 (en) * | 2006-03-17 | 2010-01-05 | Cirrus Logic, Inc. | Power management in a data acquisition system |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1260080A (en) * | 1986-09-10 | 1989-09-26 | Akira Yukawa | Operational amplifier circuit having wide operating range |
-
1996
- 1996-08-27 JP JP8224816A patent/JPH1070421A/ja active Pending
-
1997
- 1997-08-06 US US08/907,049 patent/US5880639A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100776366B1 (ko) | 2006-08-10 | 2007-11-15 | 손상희 | 연산 증폭기의 오프셋 감소 방법 및 회로 |
| JP2013110596A (ja) * | 2011-11-21 | 2013-06-06 | Asahi Kasei Electronics Co Ltd | ダブルソースフォロア回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5880639A (en) | 1999-03-09 |
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