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JPH1069770A - 内部動作周波数設定可能なｄｒａｍ - Google Patents

内部動作周波数設定可能なｄｒａｍ

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Publication number
JPH1069770A
JPH1069770A JP8228996A JP22899696A JPH1069770A JP H1069770 A JPH1069770 A JP H1069770A JP 8228996 A JP8228996 A JP 8228996A JP 22899696 A JP22899696 A JP 22899696A JP H1069770 A JPH1069770 A JP H1069770A
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JP
Japan
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short
signal
circuit
period
cas latency
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JP8228996A
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Naoharu Shinozaki
直治 篠崎
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Fujitsu Ltd
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Fujitsu Ltd
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Publication date
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Priority to EP97300514A priority patent/EP0827154B1/en
Priority to TW086101348A priority patent/TW376522B/zh
Priority to KR1019970003836A priority patent/KR100266465B1/ko
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    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
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    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【課題】 本発明は、最高速の動作周波数に対応するＣ
ＡＳレイテンシでは動作不可能であっても、それ以下の
ＣＡＳレイテンシに対しては動作可能なＤＲＡＭを提供
することを目的とする。 【解決手段】 内部動作周波数設定可能なＤＲＡＭは、
メモリセルアレイと、該メモリセルアレイにデータを読
み書きするセンスアンプと、該センスアンプに接続され
た一対のデータバスと、該一対のデータバスを互いに短
絡する短絡回路と、該センスアンプを該一対のデータバ
スに導通するアクセス期間及びアクセスタイミング、更
に該短絡回路の短絡期間及び短絡タイミングを定める少
なくとも一つの信号を生成する制御回路を含み、該ＤＲ
ＡＭの内部動作周波数の設定値に応じて該アクセス期間
と該短絡期間との両者を設定する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般にＳＤＲＡＭに
関し、詳しくは内部動作周波数を設定可能なＤＲＡＭに
関する。
【０００２】
【従来の技術】従来のＳＤＲＡＭに於ては、ＳＤＲＡＭ
の動作モードを規定するパラメータとして、ＣＡＳレイ
テンシ、バーストレングス、バーストタイプ等を外部か
ら設定できる。これらのパラメータを設定する場合、Ｓ
ＤＲＡＭのコマンド入力からモード設定動作を指示し、
アドレス入力からパラメータを入力してＳＤＲＡＭ内の
モードレジスタにパラメータを書き込む。
【０００３】図８は、従来の１６ＭＳＤＲＡＭに於ける
モードレジスタセットを説明するための図である。図８
（Ａ）は、ＳＤＲＡＭに供給されるクロック信号、図８
（Ｂ）はコマンド入力、図８（Ｃ）はアドレス入力を示
す。図８（Ｂ）及び（Ｃ）に示されるように、コマンド
入力にモードレジスタセットコマンドＭＲＳを入力し、
アドレス入力にモードレジスタに設定するデータを入力
する。データ入力後、コマンド入力にアクティベイトコ
マンドＡＣＴを入力して、新規設定されたモードを有効
にする。
【０００４】図８（Ｄ）には、モードレジスタに設定さ
れるデータとアドレス入力との関係を示す。図８（Ｄ）
に示されるように、アドレス入力Ａ０からＡ２の３ビッ
トはバーストレングスを設定し、アドレス入力Ａ３はバ
ーストタイプを設定し、アドレス入力Ａ４からＡ６の３
ビットはＣＡＳレイテンシを設定する。なおＡ７以上の
ビットは現時点では用いられない。
【０００５】ＣＡＳレイテンシとは、データ読み出しコ
マンド入力に対して、データ読み出し動作の開始がどれ
くらい遅れるかを設定するパラメータである。図９は、
ＣＡＳレイテンシを異なった値に設定した場合のデータ
読み出し動作を示す。図９（Ａ）はＣＡＳレイテンシ４
の場合、図９（Ｂ）はＣＡＳレイテンシ３の場合、図９
（Ｃ）はＣＡＳレイテンシ２の場合、図９（Ｄ）はＣＡ
Ｓレイテンシ１の場合を示す。各図に於て、上がクロッ
ク入力、下がデータ読み出しを示す。また１番目のクロ
ックパルスの入力で、コマンド入力がなされるものとす
る。
【０００６】図に示されるように、ＣＡＳレイテンシの
値を大きく設定すると、ＳＤＲＡＭのクロック周波数を
大きくして動作を高速にすることが可能になる。それと
同時に、ＣＡＳレイテンシの値が大きいとコマンド入力
に対しての動作開始時の遅れが大きくなる。例えばＣＡ
Ｓレイテンシ４に於ては、クロック周波数167 ＭＨｚと
いう高速な動作でデータ読み出しが可能となるが、デー
タ読み出しの開始タイミングは、コマンド入力から４ク
ロック後となる。また例えばＣＡＳレイテンシ１に於て
は、クロック周波数は従来のＤＲＡＭと同等（56ＭＨｚ
程度）となり、コマンド入力に対する動作開始の遅れは
１クロック以内となりこれも従来のＤＲＡＭと同等にな
る。
【０００７】ここで従来のＳＤＲＡＭに於けるデータ読
み出し及びデータ書き込み動作を以下に説明する。図１
０に、従来のＳＤＲＡＭのメモリコアの一部分を示す。
まずデータ読み出しの場合を以下に説明する。ワード線
選択信号ＷＬがハイになると、トランジスタ２００が導
通されてメモリセルＣＥＬＬに記憶された電位がセンス
アンプ２０４に読み込まれる。コラム線選択信号ＣＬが
ハイになると、トランジスタ２０１及び２０２が導通さ
れて、センスアンプ２０４のデータがローカルデータバ
スＬＤＢ０及びＬＤＢ１に供給される。ここでローカル
データバスＬＤＢ０及びＬＤＢ１は、相補信号を伝送す
るものであり一方がハイの時には他方はローとなる。ロ
ーカルデータバスＬＤＢ０及びＬＤＢ１に供給された相
補信号は、グローバルデータバスＧＤＢ０及びＧＤＢ１
に伝送される。このグローバルデータバスＧＤＢ０及び
ＧＤＢ１のデータが、データ読み出し信号Ｒｅａｄによ
って読み出しアンプ２０５から読み出される。
【０００８】このようにデータ伝送を相補信号で行うこ
とが最も高速なアクセス動作を可能にする。従って、一
対のデータバス線は電源電圧より低い電位にプリチャー
ジされ、同電位になるようにショート信号ＳＳを用いて
トランジスタ２０３によって短絡される。連続読み出し
動作に於ては、一度アクセスされた後、一対のデータバ
ス線の電位をプリチャージ及びショート動作により同電
位に設定して、次のアクセス動作のために準備しておく
必要がある。
【０００９】データ書き込み動作に於ては、まずデータ
書き込み信号Ｗｒｉｔｅによってデータを書き込みアン
プ２０６に書き込んで、グローバルデータバスＧＤＢ０
及びＧＤＢ１にデータを供給する。以降は上述のデータ
読み出し動作の逆であり、グローバルデータバスＧＤＢ
０及びＧＤＢ１上のデータは、ローカルデータバスＬＤ
Ｂ０及びＬＤＢ１を介してセンスアンプ２０４に供給さ
れ、メモリセルＣＥＬＬに記憶される。データ書き込み
動作も相補信号により行われるので、一対のデータバス
線の電位をプリチャージ及びショート動作により同電位
に設定しておく必要がある。
【００１０】この様にデータ読み出し或いはデータ書き
込み動作に於ては、まずプリチャージ及びショート動作
により一対のデータバス線が同電位とされる。その後、
コラム線選択信号ＣＬによりセンスアンプ２０４がアク
セスされるタイミングで、一対のデータバス線のうちの
一方が高電位に変化し、もう一方のデータバスが低電位
に変化する。この電位変化が、データとして読み出され
るか、或いはデータとして書き込まれることになる。そ
の後、次のセンスアンプに対するアクセスに備えて、プ
リチャージ及びショート動作により一対のデータバス線
を同電位とする。
【００１１】従って、データ読み出し動作或いはデータ
書き込み動作を実行する際には、プリチャージ及びショ
ート動作とセンスアンプに対するコラム線選択動作と
を、動作クロックの１サイクル中に行う必要がある。こ
れらの動作は、当然ながら長い時間をかけるほど、動作
の信頼性が向上する。
【００１２】図９に示された上述の例に於ては、最も短
い１サイクルの時間は６ｎｓである（167 ＭＨｚの場
合）。従って、最高周波数の場合には、６ｎｓの期間を
コラム線活性化時間（センスアンプアクセス時間）とシ
ョート動作時間（プリチャージは同時に行われる）に分
割することになる。
【００１３】図１１に、コラム線活性化動作及びショー
ト動作を制御するための従来の回路を示す。図１１の回
路は、ＮＯＲ回路４０、信号生成部１０、コラム線選択
信号制御部４１、ショート信号制御部４２、Ｒｅａｄ信
号制御部４３、及びＷｒｉｔｅ信号制御部４４を含む。
信号生成部１０は、ＲＳフリップフロップを構成するＮ
ＡＮＤ回路１１及び１２、遅延用インバータ２１乃至２
９及びインバータ３０よりなる遅延部１３、インバータ
１４及び１５、ＮＯＲ回路１６を含む。
【００１４】図１２に図１１の回路の動作を説明するた
めのタイムチャートを示す。このタイムチャートは、１
サイクルを６ｎｓとして、コラム線活性化時間を４ｎ
ｓ、ショート時間を２ｎｓに分割した場合を示す。ここ
でＮＯＲ回路４０を介して信号生成部１０に入力される
信号ｉｎｚは、外部クロック信号ＣＬＫに同期して内部
生成される内部パルス信号である。図１２（Ａ）乃至
（Ｉ）に於て、ＣＬＫは外部クロック信号、ｉｎｚは内
部パルス信号、ａｚは遅延部１３の出力信号、ｏｕｔｚ
は信号生成部１０の出力信号、ＣＬｚはコラム線選択信
号制御部４１の出力信号、Ｓｈｏｒｔｘはショート信号
制御部４２の出力信号、ＲｅａｄｚはＲｅａｄ信号制御
部４３の出力信号、及びＷｒｉｔｅｚはＷｒｉｔｅ信号
制御部４４の出力信号である。またＷＥｚはデータ読み
出し動作とデータ書き込み動作とのいずれかを指定する
ための信号である。
【００１５】図１１及び図１２を参照して、内部パルス
信号ｉｎｚがローからハイに変化すると、ＮＡＮＤ回路
１１及び１２からなるフリップフロップの状態が変化し
て、ＮＡＮＤ回路１１の出力がローからハイに変化す
る。この変化は図１２（Ｄ）に示されるように、出力信
号ｏｕｔｚのローからハイへの変化として現われる。ま
たＮＡＮＤ回路１１の出力のローからハイへの変化は遅
延部１３によって遅延され、図１２（Ｃ）に示されるよ
うに出力信号ａｚのローからハイへの立ち上がりとして
現われる。出力信号ａｚはインバータ１４を介してフリ
ップフロップに入力されるので、出力信号ａｚのローか
らハイへの変化によってフリップフロップのＮＡＮＤ回
路１１の出力がハイからローへと変化する。この変化は
図１２（Ｄ）に示されるように、出力信号ｏｕｔｚのハ
イからローへの変化として現われる。このように内部パ
ルス信号ｉｎｚの各パルスの立ち上がりを契機として、
出力信号ｏｕｔｚは、所定時間（４ｎｓ）の間ハイとな
る。この所定時間の間隔は、遅延部１３の遅延時間によ
って決定される。
【００１６】出力信号ｏｕｔｚは、コラム線選択信号制
御部４１、ショート信号制御部４２、Ｒｅａｄ信号制御
部４３、及びＷｒｉｔｅ信号制御部４４に供給される。
コラム線選択信号制御部４１は、遅延用インバータ５１
乃至５３及びインバータ５４によって、出力信号ｏｕｔ
ｚを所定時間遅延させて出力信号ＣＬｚとして出力す
る。出力信号ＣＬｚは図１２（Ｅ）に示されており、図
１０のコラム線選択信号ＣＬに対応する。ショート信号
制御部４２は、遅延用インバータ５５乃至５８及びイン
バータ５９によって、出力信号ｏｕｔｚを所定時間遅延
させた後に反転して出力信号Ｓｈｏｒｔｘとして出力す
る。出力信号Ｓｈｏｒｔｘは図１２（Ｆ）に示されてお
り、図１０のショート信号ＳＳに対応する。
【００１７】またＲｅａｄ信号制御部４３は、遅延用イ
ンバータ６１及び６２及びインバータ６３によって、出
力信号ｏｕｔｚを所定時間遅延させて出力信号Ｒｅａｄ
ｚとして出力する。Ｗｒｉｔｅ信号制御部４４は、遅延
用インバータ６５及びインバータ６６及び６７によっ
て、出力信号ｏｕｔｚを所定時間遅延させて出力信号Ｗ
ｒｉｔｅｚとして出力する。Ｒｅａｄ信号制御部４３の
ＮＯＲ回路６４及びＷｒｉｔｅ信号制御部４４のＮＡＮ
Ｄ回路６８は、信号ＷＥｚを入力として、読み出し動作
と書き込み動作とを判別するために用いられる。ここで
Ｒｅａｄｚ信号は図１０の読み出し信号Ｒｅａｄに対応
し、Ｗｒｉｔｅｚ信号は図１０の書き込み信号Ｗｒｉｔ
ｅに対応する。
【００１８】このように、図１２に示されるコラム線選
択信号ＣＬ（ＣＬｚ）とショート信号ＳＳ（Ｓｈｏｒｔ
ｘ）とは、逆相の信号として供給される。コラム線選択
信号ＣＬのハイ期間は４ｎｓであり、１サイクルは６ｎ
ｓであるから、ショート信号ＳＳのハイ期間は２ｎｓと
なる。つまりコラム線活性化動作とショート動作とで、
１サイクルを４ｎｓと２ｎｓとに分割することになる。
【００１９】図１３（Ａ）乃至（Ｃ）は、ＣＡＳレイテ
ンシが３で１サイクルが７ｎｓの場合を示し、図１４
（Ａ）乃至（Ｃ）は、ＣＡＳレイテンシが２で１サイク
ルが９ｎｓの場合を示す。また図１５（Ａ）乃至（Ｃ）
は、ＣＡＳレイテンシが１で１サイクルが１８ｎｓの場
合を示す。各図に於て、外部クロックＣＬＫ、コラム線
選択信号ＣＬｚ、及びショート信号Ｓｈｏｒｔｘが示さ
れる。
【００２０】図１１に示されるように遅延部１３の信号
遅延時間は一定であるから、ＣＡＳレイテンシが変更さ
れても、コラム線選択信号ＣＬｚのパルス長（信号がハ
イレベルである期間の長さ）は４ｎｓで変化することは
ない。従って、図１３乃至図１５に示されるように、Ｃ
ＡＳレイテンシが３、２、１と短縮されていっても、コ
ラム線活性化動作のための時間は４ｎｓで固定であり、
ショート動作のための時間だけが、３ｎｓ、５ｎｓ、１
４ｎｓと増えていくことになる。
【００２１】
【発明が解決しようとする課題】一般に、ＳＤＲＡＭが
提供されるとき、実際に用いる最も高速なモードはＣＡ
Ｓレイテンシ３であり、それ以上高速なＣＡＳレイテン
シ４は、将来の更なる高速動作のために用意されてい
る。ところが上述のようにコラム線活性化動作期間は、
ＣＡＳレイテンシ４で動作可能である長さ（上述の例で
は４ｎｓ）に設定される。そしてそれ以下のＣＡＳレイ
テンシに対しても、同一のコラム線活性化動作期間（４
ｎｓ）が割り当てられる。
【００２２】このようにＣＡＳレイテンシ４に合わせて
コラム線活性化動作期間を設定することは、最高速のメ
モリ動作に合わせてコラム線活性化動作期間を設定する
ことになる。実際に製造されたメモリチップのうちで
は、最高速のＣＡＳレイテンシ４ではコラム線活性化動
作のマージンが充分でなく、動作不可能な製品が何パー
セントか含まれることは避けられない。ところが全ての
ＣＡＳレイテンシに対して同一のコラム線活性化動作期
間を割り当てているので、このような不良製品は、将来
の高速動作のためのＣＡＳレイテンシ４だけでなく、実
際に用いるＣＡＳレイテンシ３、２、及び１に於ても動
作不可能となってしまう。従って歩留り率が下がるとい
う問題がある。
【００２３】従って本発明は、最高速の動作周波数に対
応するＣＡＳレイテンシでは動作不可能であっても、そ
れ以下のＣＡＳレイテンシに対しては動作可能なＤＲＡ
Ｍを提供することを目的とする。
【００２４】
【課題を解決するための手段】請求項１の発明に於て
は、内部動作周波数設定可能なＤＲＡＭは、メモリセル
アレイと、該メモリセルアレイにデータを読み書きする
センスアンプと、該センスアンプに接続された一対のデ
ータバスと、該一対のデータバスを互いに短絡する短絡
回路と、該センスアンプを該一対のデータバスに導通す
るアクセス期間及びアクセスタイミング、更に該短絡回
路の短絡期間及び短絡タイミングを定める少なくとも一
つの信号を生成する制御回路を含み、該ＤＲＡＭの内部
動作周波数の設定値に応じて該アクセス期間と該短絡期
間との両者を設定することを特徴とする。
【００２５】上記発明に於ては、センスアンプをアクセ
スするアクセス期間と一対のデータバスを短絡する短絡
期間との両方を該ＤＲＡＭの内部動作周波数の設定値に
応じて設定可能であるために、ＤＲＡＭの内部動作周波
数がある周波数に設定された場合にはＤＲＡＭが動作不
可能であったとしても、他の周波数に設定された場合に
はアクセス期間及び短絡期間とに充分なマージンを設け
てＤＲＡＭを動作可能とすることが出来る。
【００２６】請求項２の発明に於ては、請求項１記載の
ＤＲＡＭに於て、前記ＤＲＡＭの動作モードを規定する
パラメータを格納するモードレジスタを更に含み、前記
アクセス期間と前記短絡期間との両者を該パラメータに
応じて設定することを特徴とする。
【００２７】上記発明に於ては、モードレジスタに格納
されたパラメータに応じてアクセス期間と短絡期間との
両方を設定可能であるために、ＤＲＡＭの内部動作周波
数がある周波数に設定された場合にはＤＲＡＭが動作不
可能であったとしても、パラメータを変更して他の周波
数に設定した場合には、アクセス期間及び短絡期間とに
充分なマージンを設けることが出来る。
【００２８】請求項３の発明に於ては、請求項２記載の
ＤＲＡＭに於て、前記パラメータは、前記ＤＲＡＭの最
高動作周波数を規定するＣＡＳレイテンシであることを
特徴とする。上記発明に於ては、モードレジスタに設定
されたＣＡＳレイテンシよってアクセス期間と短絡期間
との両方を設定可能であるために、ＤＲＡＭの内部動作
周波数がある周波数に設定された場合にはＤＲＡＭが動
作不可能であったとしても、ＣＡＳレイテンシを変更し
て他の周波数に設定した場合には、アクセス期間及び短
絡期間とに充分なマージンを設けることが出来る。
【００２９】請求項４の発明に於ては、請求項３記載の
ＤＲＡＭに於て、前記制御回路は、前記少なくとも一つ
の信号を生成し該少なくとも一つの信号のパルス長によ
って前記アクセス期間及び前記短絡期間を定義する信号
生成部と、前記ＣＡＳレイテンシに応じて該パルス長を
調整するパルス長制御部を含むことを特徴とする。
【００３０】上記発明に於ては、パルス長を調整するこ
とによってアクセス期間及び短絡期間を所望の長さに設
定することが出来る。請求項５の発明に於ては、請求項
４記載のＤＲＡＭに於て、前記パルス長制御部は、前記
ＣＡＳレイテンシの各設定値に対して、前記アクセス期
間及び前記短絡期間の比率が一定になるように前記パル
ス長を調整することを特徴とする。
【００３１】上記発明に於ては、ＣＡＳレイテンシが短
くなり動作周波数の１サイクルが長くなったとき、アク
セス期間と短絡期間とが同一の比率を保ったまま長くな
るので、最長のＣＡＳレイテンシではアクセス期間或い
は短絡期間が不十分であっても、それ以下のＣＡＳレイ
テンシではアクセス期間及び短絡期間に充分なマージン
を設けることが出来る。
【００３２】請求項６の発明に於ては、請求項５記載の
ＤＲＡＭに於て、前記パルス長制御部は、前記ＣＡＳレ
イテンシの少なくとも幾つかの設定値に対してのみ前記
アクセス期間及び前記短絡期間の比率が一定になるよう
に前記パルス長を調整し、前記ＣＡＳレイテンシのそれ
以外の設定値に対しては該パルス長を変化させないこと
を特徴とする。
【００３３】上記発明に於ては、アクセス期間及び短絡
期間に充分なマージンが得られるようなＣＡＳレイテン
シに於てはパルス長の調整を行わないことによって、パ
ルス長制御部の不必要な回路規模増大を避けることが出
来る。請求項７の発明に於ては、ＤＲＡＭの内部動作周
波数設定を変更する方法は、メモリセルアレイにデータ
を読み書きするセンスアンプと該センスアンプに接続さ
れた一対のデータバスが設けられ、該センスアンプと該
一対のデータバスとを導通するアクセス期間が第１の信
号のパルス長によって規定され、該一対のデータバスを
互いに短絡する短絡期間が第２の信号のパルス長によっ
て規定されるＤＲＡＭに於て、ａ）該ＤＲＡＭの動作モ
ードを規定するパラメータをモードレジスタに格納し、
ｂ）該パラメータに基づいて、該第１の信号のパルス長
と該第２の信号のパルス長を変更する各段階を含むこと
を特徴とする。
【００３４】上記発明に於ては、センスアンプをアクセ
スするアクセス期間と一対のデータバスを短絡する短絡
期間との両方をモードレジスタ内のパラメータに基づい
て変更可能であるために、ＤＲＡＭの内部動作周波数が
最高周波数に設定された場合にはＤＲＡＭが動作不可能
であったとしても、他の周波数に設定された場合にはア
クセス期間及び短絡期間とに充分なマージンを設けてＤ
ＲＡＭを動作可能とすることが出来る。
【００３５】請求項８の発明に於ては、請求項７記載の
方法に於て、前記パラメータはＣＡＳレイテンシである
ことを特徴とする。上記発明に於ては、モードレジスタ
に設定されたＣＡＳレイテンシよってアクセス期間と短
絡期間との両方を設定可能であるために、ＤＲＡＭの内
部動作周波数が最高周波数に設定された場合にはＤＲＡ
Ｍが動作不可能であったとしても、ＣＡＳレイテンシを
短くしてより低い周波数に設定した場合には、アクセス
期間及び短絡期間とに充分なマージンを設けることが出
来る。
【００３６】請求項９の発明に於ては、請求項８記載の
方法に於て、前記段階ｂ）は、前記第１の信号のパルス
長と前記第２の信号のパルス長の比率が一定であるよう
に、該第１の信号のパルス長と該第２の信号のパルス長
を変更することを特徴とする。
【００３７】上記発明に於ては、ＣＡＳレイテンシが短
くなり動作周波数の１サイクルが長くなったとき、アク
セス期間と短絡期間とが同一の比率を保ったまま長くな
るので、最長のＣＡＳレイテンシではアクセス期間或い
は短絡期間が不十分であっても、それ以下のＣＡＳレイ
テンシではアクセス期間及び短絡期間に充分なマージン
を設けることが出来る。
【００３８】請求項１０の発明に於ては、内部動作周波
数設定可能なＤＲＡＭは、メモリセルアレイと、該メモ
リセルアレイにデータを読み書きするセンスアンプと、
コラムゲートトランジスタを介して該センスアンプに接
続された一対のデータバスと、該センスアンプを該一対
のデータバスに該コラムゲートトランジスタを導通させ
ることにより接続するアクセス期間を定める信号を生成
する制御回路を含み、該ＤＲＡＭの内部動作周波数の設
定値に応じて該アクセス期間を設定することを特徴とす
る。
【００３９】上記発明に於ては、センスアンプをアクセ
スするアクセス期間を該ＤＲＡＭの内部動作周波数の設
定値に応じて設定可能であるために、ＤＲＡＭの内部動
作周波数がある周波数に設定された場合にはＤＲＡＭが
動作不可能であったとしても、他の周波数に設定された
場合にはアクセス期間に充分なマージンを設けてＤＲＡ
Ｍを動作可能とすることが出来る。
【００４０】
【発明の実施の形態】以下に本発明の原理と実施例を添
付の図面を用いて説明する。図１に本発明の原理による
読み出し・書き込み制御部１を示す。図１に於て、図１
１と同一の符号は同一の番号で参照され、その説明は省
略される。図１の読み出し・書き込み制御部１は、信号
生成部１０、コラム線選択信号制御部４１、ショート信
号制御部４２、Ｒｅａｄ信号制御部４３、及びＷｒｉｔ
ｅ信号制御部４４を含み、これらの構成要素は図１１に
示される従来技術のものと同一である。読み出し・書き
込み制御部１は更に、信号生成部１０の動作をＣＡＳレ
イテンシ判別信号によって制御するＣＡＳレイテンシ判
定制御部７０を含む。
【００４１】ＣＡＳレイテンシ判別制御部７０は、ＣＡ
Ｓレイテンシの設定値を示すＣＡＳレイテンシ判別信号
ＣＬ１ｚ乃至ＣＬ４ｚを受け取り、ＣＡＳレイテンシ判
別信号に応じて、信号生成部１０が設定するコラム線活
性化時間及びショート時間を変化させる。具体的には、
例えば、ＣＡＳレイテンシが減少して１サイクルの時間
が増大するに従い、コラム線活性化時間及びショート時
間を同一の割合で増大させる。即ち例えば、ＣＡＳレイ
テンシ４に於てコラム線活性化時間及びショート時間が
２：１の割合で設定されるならば、ＣＡＳレイテンシ
３、２、及び１に於ても、コラム線活性化時間及びショ
ート時間を２：１の割合に保つ。
【００４２】このようにコラム線活性化時間及びショー
ト時間を、最高速クロックに対応するＣＡＳレイテンシ
で設定された動作可能極限に近い値から、低速動作に移
行するにつれて増大させることにより、他のＣＡＳレイ
テンシが設定された場合に、コラム線活性化時間及びシ
ョート時間の両方に対して充分なマージンを確保するこ
とが出来る。従って、仮に最高速クロックに対応するＣ
ＡＳレイテンシで設定されたコラム線活性化時間或いは
ショート時間に於ては動作不可能で不良となった製品で
あっても、それ以下のＣＡＳレイテンシに於ては動作可
能となる可能性が高い。
【００４３】図２は本発明の実施例による読み出し・書
き込み制御部１を示す。図２に於て、図１１と同一の符
号は同一の番号で参照され、その説明は省略される。図
２の読み出し・書き込み制御部１は、信号生成部１０、
コラム線選択信号制御部４１、ショート信号制御部４
２、Ｒｅａｄ信号制御部４３、及びＷｒｉｔｅ信号制御
部４４を含み、これらの構成要素は図１１に示される従
来技術のものと基本的に同一である。読み出し・書き込
み制御部１は更に、ＣＡＳレイテンシ判定制御部７０を
含む。ＣＡＳレイテンシ判定制御部７０が設けられたの
に従って、信号生成部１０のインバータ１４は削除され
ている。
【００４４】ＣＡＳレイテンシ判定制御部７０は、第１
の遅延部７１と、第２の遅延部７２と、ＮＡＮＤ回路７
３とを含む。第１の遅延部７１は、遅延用インバータ８
１乃至８５、インバータ８６、及びＮＡＮＤ回路８７を
含む。第２の遅延部７２は、遅延用インバータ９１乃至
９５、ＮＯＲ回路９６、及びＮＡＮＤ回路９７を含む。
【００４５】図３に図２の回路の動作を説明するための
タイムチャートを示す。このタイムチャートは、ＣＡＳ
レイテンシを４に設定した場合に、１サイクルの長さを
６ｎｓとして、コラム線活性化時間を４ｎｓ、ショート
時間を２ｎｓに分割した場合を示す。
【００４６】図３（Ａ）乃至（Ｈ）に於て、ＣＬＫは外
部クロック信号、ｉｎｚは内部パルス信号、ａｚは遅延
部１３の出力信号、ｂｚはＣＡＳレイテンシ判定制御部
７０の第１の遅延部７１の出力信号、ｃｚはＣＡＳレイ
テンシ判定制御部７０の第２の遅延部７２の出力信号、
ｏｕｔｚは信号生成部１０の出力信号、ＣＬｚはコラム
線選択信号制御部４１の出力信号、Ｓｈｏｒｔｘはショ
ート信号制御部４２の出力信号である。
【００４７】図２及び図３を参照して、内部パルス信号
ｉｎｚがローからハイに変化すると、ＮＡＮＤ回路１１
及び１２からなるフリップフロップの状態が変化して、
ＮＡＮＤ回路１１の出力がローからハイに変化する。こ
の変化は図３（Ｆ）に示されるように、出力信号ｏｕｔ
ｚのローからハイへの変化として現われる。またＮＡＮ
Ｄ回路１１の出力のローからハイへの変化は遅延部１３
によって遅延され、図３（Ｃ）に示されるように出力信
号ａｚのローからハイへの立ち上がりとして現われる。
【００４８】図３はＣＡＳレイテンシが４の場合を示す
ので、ＣＡＳレイテンシ判別信号ＣＬ４ｚ乃至ＣＬ１ｚ
のうちで、ＣＡＳレイテンシ４に対応するＣＬ４ｚのみ
がハイとなっている。この時、インバータ８６及びＮＯ
Ｒ回路９６の出力はローとなるので、第１の遅延部７１
の出力信号ｂｚと第２の遅延部７２の出力信号ｃｚとは
共にハイとなる。従って、出力信号ａｚに対してＮＡＮ
Ｄ回路７３はインバータとして動作することになる。
【００４９】従って、出力信号ａｚはインバータとして
動作するＮＡＮＤ回路７３を介してフリップフロップに
入力されるので、出力信号ａｚのローからハイへの変化
によってフリップフロップのＮＡＮＤ回路１１の出力が
ハイからローへと変化する。この変化は図３（Ｆ）に示
されるように、出力信号ｏｕｔｚのハイからローへの変
化として現われる。このように内部パルス信号ｉｎｚの
各パルスの立ち上がりを契機として、出力信号ｏｕｔｚ
は、所定時間（４ｎｓ）の間ハイとなる。この所定時間
の長さは、遅延部１３の遅延時間によって決定される。
【００５０】コラム線選択信号制御部４１は、出力信号
ｏｕｔｚを所定時間遅延させて出力信号ＣＬｚとして出
力する。出力信号ＣＬｚは図３（Ｇ）に示されており、
図１０のコラム線選択信号ＣＬに対応する。ショート信
号制御部４２は、出力信号ｏｕｔｚを所定時間遅延させ
た後に反転して出力信号Ｓｈｏｒｔｘとして出力する。
出力信号Ｓｈｏｒｔｘは図３（Ｈ）に示されており、図
１０のショート信号ＳＳに対応する。
【００５１】このように、図３に示されるコラム線選択
信号ＣＬ（ＣＬｚ）とショート信号ＳＳ（Ｓｈｏｒｔ
ｘ）とは、逆相の信号として供給される。遅延部１３の
遅延時間によって決定されるコラム線選択信号ＣＬのハ
イ期間は４ｎｓであり、１サイクルは６ｎｓであるか
ら、ショート信号ＳＳのハイ期間は２ｎｓとなる。つま
りコラム線活性化動作とショート動作とで、１サイクル
を４ｎｓと２ｎｓとに２：１の割合に分割することにな
る。
【００５２】図４に図２の回路の動作を説明するための
タイムチャートを示す。このタイムチャートは、ＣＡＳ
レイテンシを３に設定した場合に、１サイクルの長さを
７ｎｓとして、コラム線活性化時間を4.6 ｎｓ、ショー
ト時間を2.4 ｎｓに分割する場合を示す。
【００５３】図２及び図４を参照して、内部パルス信号
ｉｎｚがローからハイに変化すると、ＮＡＮＤ回路１１
及び１２からなるフリップフロップの状態が変化して、
ＮＡＮＤ回路１１の出力がローからハイに変化する。こ
の変化は図４（Ｆ）に示されるように、出力信号ｏｕｔ
ｚのローからハイへの変化として現われる。またＮＡＮ
Ｄ回路１１の出力のローからハイへの変化は遅延部１３
によって遅延され、図４（Ｃ）に示されるように出力信
号ａｚのローからハイへの立ち上がりとして現われる。
【００５４】図４はＣＡＳレイテンシが３の場合を示す
ので、ＣＡＳレイテンシ判別信号ＣＬ４ｚ乃至ＣＬ１ｚ
のうちで、ＣＡＳレイテンシ３に対応するＣＬ３ｚのみ
がハイとなっている。この時、ＣＬ４ｚがローであるか
らインバータ８６の出力はハイとなり、第１の遅延部７
１のＮＡＮＤ回路８７はインバータとして動作する。従
って、第１の遅延部７１に入力された信号ａｚは、第１
の遅延部７１によって所定時間遅延されて、出力信号ｂ
ｚとしてＮＡＮＤ回路７３に入力される。
【００５５】またＣＬ３ｚがハイであるので、ＮＯＲ回
路９６の出力はローとなり、第２の遅延部７２の出力信
号ｃｚはハイとなる。従って、ＮＡＮＤ回路７３に於て
出力信号ｃｚは無視することが出来る。従って、出力信
号ａｚと出力信号ｂｚとのＮＡＮＤがＮＡＮＤ回路７３
を介してフリップフロップに入力されるので、出力信号
ｂｚのローからハイへの変化によってフリップフロップ
のＮＡＮＤ回路１１の出力がハイからローへと変化す
る。この変化は図４（Ｆ）に示されるように、出力信号
ｏｕｔｚのハイからローへの変化として現われる。この
ように内部パルス信号ｉｎｚの各パルスの立ち上がりを
契機として、出力信号ｏｕｔｚは、所定時間（4.6 ｎ
ｓ）の間ハイとなる。この所定時間の長さは、遅延部１
３及び第１の遅延部７１の合計の遅延時間によって決定
される。
【００５６】コラム線選択信号制御部４１は、出力信号
ｏｕｔｚを所定時間遅延させて出力信号ＣＬｚとして出
力する。出力信号ＣＬｚは図４（Ｇ）に示されており、
図１０のコラム線選択信号ＣＬに対応する。ショート信
号制御部４２は、出力信号ｏｕｔｚを所定時間遅延させ
た後に反転して出力信号Ｓｈｏｒｔｘとして出力する。
出力信号Ｓｈｏｒｔｘは図４（Ｈ）に示されており、図
１０のショート信号ＳＳに対応する。
【００５７】このように、図４に示されるコラム線選択
信号ＣＬ（ＣＬｚ）とショート信号ＳＳ（Ｓｈｏｒｔ
ｘ）とは、逆相の信号として供給される。遅延部１３及
び第１の遅延部７１の合計遅延時間によって決定される
コラム線選択信号ＣＬのハイ期間は4.6 ｎｓであり、１
サイクルは７ｎｓであるから、ショート信号ＳＳのハイ
期間は2.4 ｎｓとなる。つまりコラム線活性化動作とシ
ョート動作とで、１サイクルを4.6 ｎｓと2.4 ｎｓとに
約２：１の割合に分割することになる。
【００５８】図５に図２の回路の動作を説明するための
タイムチャートを示す。このタイムチャートは、ＣＡＳ
レイテンシを２に設定した場合に、１サイクルの長さを
９ｎｓとして、コラム線活性化時間を６ｎｓ、ショート
時間を３ｎｓに分割する場合を示す。
【００５９】図２及び図５を参照して、内部パルス信号
ｉｎｚがローからハイに変化すると、ＮＡＮＤ回路１１
及び１２からなるフリップフロップの状態が変化して、
ＮＡＮＤ回路１１の出力がローからハイに変化する。こ
の変化は図５（Ｆ）に示されるように、出力信号ｏｕｔ
ｚのローからハイへの変化として現われる。またＮＡＮ
Ｄ回路１１の出力のローからハイへの変化は遅延部１３
によって遅延され、図５（Ｃ）に示されるように出力信
号ａｚのローからハイへの立ち上がりとして現われる。
【００６０】図５はＣＡＳレイテンシが２の場合を示す
ので、ＣＡＳレイテンシ判別信号ＣＬ４ｚ乃至ＣＬ１ｚ
のうちで、ＣＡＳレイテンシ２に対応するＣＬ２ｚのみ
がハイとなる。この時、ＣＬ４ｚがローであるからイン
バータ８６の出力はハイとなり、第１の遅延部７１のＮ
ＡＮＤ回路８７はインバータとして動作する。従って、
第１の遅延部７１に入力された信号ａｚは、第１の遅延
部７１によって所定時間遅延されて、出力信号ｂｚとし
てＮＡＮＤ回路７３及び第２の遅延回路７２に供給され
る。
【００６１】第２の遅延回路７２に於て、ＣＡＳレイテ
ンシ判別信号ＣＬ４ｚ及びＣＬ３ｚが共にローであるの
で、ＮＯＲ回路９６の出力はハイとなり、ＮＡＮＤ回路
９７はインバータとして動作する。従って、第２の遅延
部７２に入力された信号ｂｚは、第２の遅延部７２によ
って所定時間遅延されて、出力信号ｃｚとしてＮＡＮＤ
回路７３に入力される。
【００６２】従って、出力信号ａｚ、ｂｚ、及びｃｚの
ＮＡＮＤがＮＡＮＤ回路７３を介してフリップフロップ
に入力されるので、出力信号ｃｚのローからハイへの変
化によってフリップフロップのＮＡＮＤ回路１１の出力
がハイからローへと変化する。この変化は図５（Ｆ）に
示されるように、出力信号ｏｕｔｚのハイからローへの
変化として現われる。このように内部パルス信号ｉｎｚ
の各パルスの立ち上がりを契機として、出力信号ｏｕｔ
ｚは、所定時間（６ｎｓ）の間ハイとなる。この所定時
間の長さは、遅延部１３、第１の遅延部７１、及び第２
の遅延部７２の合計の遅延時間によって決定される。
【００６３】コラム線選択信号制御部４１は、出力信号
ｏｕｔｚを所定時間遅延させて出力信号ＣＬｚとして出
力する。出力信号ＣＬｚは図５（Ｇ）に示されており、
図１０のコラム線選択信号ＣＬに対応する。ショート信
号制御部４２は、出力信号ｏｕｔｚを所定時間遅延させ
た後に反転して出力信号Ｓｈｏｒｔｘとして出力する。
出力信号Ｓｈｏｒｔｘは図５（Ｈ）に示されており、図
１０のショート信号ＳＳに対応する。
【００６４】このように、図５に示されるコラム線選択
信号ＣＬ（ＣＬｚ）とショート信号ＳＳ（Ｓｈｏｒｔ
ｘ）とは、逆相の信号として供給される。遅延部１３、
第１の遅延部７１、及び第２の遅延部７２の合計遅延時
間によって決定されるコラム線選択信号ＣＬのハイ期間
は６ｎｓであり、１サイクルは９ｎｓであるから、ショ
ート信号ＳＳのハイ期間は３ｎｓとなる。つまりコラム
線活性化動作とショート動作とで、１サイクルを６ｎｓ
と３ｎｓとに２：１の割合で分割することになる。
【００６５】図６に図２の回路の動作を説明するための
タイムチャートを示す。このタイムチャートは、ＣＡＳ
レイテンシを１に設定した場合に、１サイクルの長さを
１８ｎｓとして、コラム線活性化時間を６ｎｓ、ショー
ト時間を１２ｎｓに分割する場合を示す。
【００６６】図６はＣＡＳレイテンシが１の場合を示す
ので、ＣＡＳレイテンシ判別信号ＣＬ４ｚ乃至ＣＬ１ｚ
のうちで、ＣＡＳレイテンシ１に対応するＣＬ１ｚのみ
がハイとなる。ＣＡＳレイテンシ判別信号ＣＬ４ｚ及び
ＣＬ３ｚは共にローであるので、図２の回路は、図５の
ＣＡＳレイテンシが２の場合と同一の動作をすることに
なる。
【００６７】従って図６（Ｂ）に示されるコラム線選択
信号ＣＬ（ＣＬｚ）と図６（Ｃ）に示されるショート信
号ＳＳ（Ｓｈｏｒｔｘ）とは、図５の場合と同様に逆相
の信号として供給される。但し、図６の場合の１サイク
ルは１８ｎｓであるから、遅延部１３、第１の遅延部７
１、及び第２の遅延部７２の合計遅延時間によって決定
されるコラム線選択信号ＣＬのハイ期間は６ｎｓと同一
であるが、、ショート信号ＳＳのハイ期間は１２ｎｓと
なる。つまりコラム線活性化動作とショート動作とで、
１サイクルを６ｎｓと１２ｎｓとに１：２の割合で分割
することになる。
【００６８】本実施例に於ては、上述のように、ＣＡＳ
レイテンシ１の場合にＣＡＳレイテンシ２の場合と同一
のコラム線活性化時間を用いる。これはＣＡＳレイテン
シ２の場合はＣＡＳレイテンシ４の場合と比較して、コ
ラム線活性化時間に充分なマージンがあると判断できる
ので、ＣＡＳレイテンシ１用の遅延部を特別に設けない
でも、ＣＡＳレイテンシ２と同様の設定を用いれば支障
がないからである。このような構成は、遅延部を配置す
るための回路面積を考慮した場合に好ましい。勿論、Ｃ
ＡＳレイテンシ１用に第３の遅延部を設けて、１サイク
ルを２：１の割合に分割するように、コラム線活性化動
作とショート動作とを設定することは容易である。
【００６９】図７は、本発明によるＳＤＲＡＭのブロッ
ク図を示す。図７のＳＤＲＡＭは、クロック信号入力端
子１０１、コマンド信号入力端子１０２、アドレス信号
入力端子１０３、データ信号入出力端子１０４、内部ク
ロック発生部１０５、コマンド入力バッファ１０６、ア
ドレス入力バッファ１０７、データ出力バッファ１０
８、データ入力バッファ１０９、モードレジスタコント
ロール部１１０、モードレジスタ１１１、コマンドデコ
ード部１１２、アドレスデコード部１１３、パインライ
ン１１４及び１１５、書き込みコントロール部１１６、
書き込みアンプ１１７、センスアンプ１１８、ショート
回路１１９、読み出しアンプ１２０、メモリセルアレイ
１２１、及び図１に示す読み出し・書き込み制御部１を
含む。
【００７０】図７の本発明によるＳＤＲＡＭに於ては、
読み出し・書き込み制御部１として、例えば図２に示す
回路が用いられる。読み出し・書き込み制御部１として
従来の図１１の回路ではなく図２の回路を用いる以外
は、従来のＳＤＲＡＭと同一の構造である。
【００７１】図７のＳＤＲＡＭの動作を簡単に説明す
る。クロック信号入力端子１０１に供給されたクロック
信号は、内部クロック発生部１０５に供給されて、内部
回路を制御するための様々な内部クロック信号が生成さ
れる。内部クロック発生部１０５から供給される内部ク
ロック信号に基づいて、コマンド入力バッファ１０６、
アドレス入力バッファ１０７、及びデータ入力バッファ
１０９は各々、コマンド信号入力端子１０２、アドレス
信号入力端子１０３、データ信号入出力端子１０４に入
力されたコマンド信号、アドレス信号、及びデータ信号
を取り込む。
【００７２】入力されたコマンド信号は、コマンド入力
バッファ１０６からコマンドデコード部１１２に供給さ
れてデコードされる。コマンドのデコード結果に応じ
て、内部回路が制御される。コマンドとしてモードレジ
スタセットコマンドが与えられたときには、モードレジ
スタコントロール部１１０がモードレジスタセットコマ
ンドに応じて、アドレス入力バッファ１０７から供給さ
れたアドレス信号をモードレジスタ１１１に書き込む。
【００７３】入力されたアドレス信号は、アドレス入力
バッファ１０７からアドレスデコード部１１３に供給さ
れてデコードされる。アドレスのデコード結果に応じ
て、メモリセルアレイ１２１の指定されたアドレスがア
クセスされる。入力されたデータ信号は、データ入力バ
ッファ１０９から、書き込みアンプ１１７とセンスアン
プ１１８とを介して、メモリセルアレイ１２１の指定さ
れたアドレスに格納される。逆にメモリセルアレイ１２
１の指定されたアドレスから読み出されたデータは、セ
ンスアンプ１１８、読み出しアンプ１２０、パイプライ
ン１１４及び１１５を介して、データ出力バッファ１０
８に供給される。データ出力バッファ１０８は、内部ク
ロック発生部１０５からの内部クロックに基づいて、デ
ータをデータ入出力端子１０４に出力する。
【００７４】書き込みコントロール部１１６は、コマン
ドデコード部１１２のコマンドデコード結果に応じて、
図１のＲｅａｄ／Ｗｒｉｔｅ識別信号（図２のＷＥｚ）
を読み出し・書き込み制御部１に供給する。またコマン
ドデコード結果に基づいて、データ入力バッファ１０９
を制御する。
【００７５】モードレジスタ１１１は、設定されたＣＡ
Ｓレイテンシを示すＣＡＳレイテンシ判別信号ＣＬ１ｚ
乃至ＣＬ４ｚを出力する（ＣＡＳレイテンシ設定が４以
上可能なときには、更にＣＬ５ｚ・・・を出力する）。
これらのＣＡＳレイテンシ判別信号はＣＬ１ｚ乃至ＣＬ
４ｚ、読み出し・書き込み制御部１に供給される。
【００７６】読み出し・書き込み制御部１は前述のよう
に、コラム線選択信号ＣＬ、ショート信号ＳＳ、書き込
み信号Ｗｒｉｔｅ、及び読み出し信号Ｒｅａｄを生成す
る。コラム線選択信号ＣＬは、複数のセンスアンプを含
むセンスアンプ１１８に供給されて、選択されたセンス
アンプに対するデータ読み出し・データ書き込みを所定
期間（コラム線活性化時間）だけ可能にする。ショート
信号ＳＳは、ショート回路１１９に供給されて、所定期
間（ショート時間）だけグローバルデータバスＧＤＢ０
及びＧＤＢ１を短絡する。書き込み信号Ｗｒｉｔｅは、
書き込みアンプ１１７に供給されて、データ入力バッフ
ァ１０９からの入力データを所定のタイミングでグロー
バルデータバスＧＤＢ０及びＧＤＢ１に供給する。書き
込み信号Ｒｅａｄは、読み出しアンプ１２０に供給され
て、グローバルデータバスＧＤＢ０及びＧＤＢ１上の読
み出しデータを所定のタイミングでパイプライン１１５
に供給する。
【００７７】この読み出し・書き込み制御部１の動作に
於ては、前述のように、コラム線活性化時間及びショー
ト時間を、ＣＡＳレイテンシ４で設定された動作可能極
限に近い値から、低速動作に移行するにつれて増大させ
ることにより、他のＣＡＳレイテンシが設定された場合
に、コラム線活性化時間及びショート時間の両方に対し
て充分なマージンを確保することが出来る。従って、仮
に最高速クロックに対応するＣＡＳレイテンシ（この場
合はＣＡＳレイテンシ４）で設定されたコラム線活性化
時間或いはショート時間に於ては動作不可能で不良とな
ったＳＤＲＡＭであっても、それ以下のＣＡＳレイテン
シに於ては動作可能な製品となる可能性が高い。
【００７８】本発明は上述の実施例に限定されることな
く、特許請求の範囲を逸脱することなく様々な変形・修
正が可能である。
【００７９】
【発明の効果】請求項１の発明に於ては、センスアンプ
をアクセスするアクセス期間と一対のデータバスを短絡
する短絡期間との両方を該ＤＲＡＭの内部動作周波数の
設定値に応じて設定可能であるために、ＤＲＡＭの内部
動作周波数がある周波数に設定された場合にはＤＲＡＭ
が動作不可能であったとしても、他の周波数に設定され
た場合にはアクセス期間及び短絡期間とに充分なマージ
ンを設けてＤＲＡＭを動作可能とすることが出来る。
【００８０】請求項２の発明に於ては、モードレジスタ
に格納されたパラメータに応じてアクセス期間と短絡期
間との両方を設定可能であるために、ＤＲＡＭの内部動
作周波数がある周波数に設定された場合にはＤＲＡＭが
動作不可能であったとしても、パラメータを変更して他
の周波数に設定した場合には、アクセス期間及び短絡期
間とに充分なマージンを設けることが出来る。
【００８１】請求項３の発明に於ては、モードレジスタ
に設定されたＣＡＳレイテンシよってアクセス期間と短
絡期間との両方を設定可能であるために、ＤＲＡＭの内
部動作周波数がある周波数に設定された場合にはＤＲＡ
Ｍが動作不可能であったとしても、ＣＡＳレイテンシを
変更して他の周波数に設定した場合には、アクセス期間
及び短絡期間とに充分なマージンを設けることが出来
る。
【００８２】請求項４の発明に於ては、パルス長を調整
することによってアクセス期間及び短絡期間を所望の長
さに設定することが出来る。請求項５の発明に於ては、
ＣＡＳレイテンシが短くなり動作周波数の１サイクルが
長くなったとき、アクセス期間と短絡期間とが同一の比
率を保ったまま長くなるので、最長のＣＡＳレイテンシ
ではアクセス期間或いは短絡期間が不十分であっても、
それ以下のＣＡＳレイテンシではアクセス期間及び短絡
期間に充分なマージンを設けることが出来る。
【００８３】請求項６の発明に於ては、アクセス期間及
び短絡期間に充分なマージンが得られるようなＣＡＳレ
イテンシに於てはパルス長の調整を行わないことによっ
て、パルス長制御部の不必要な回路規模増大を避けるこ
とが出来る。請求項７の発明に於ては、センスアンプを
アクセスするアクセス期間と一対のデータバスを短絡す
る短絡期間との両方をモードレジスタ内のパラメータに
基づいて変更可能であるために、ＤＲＡＭの内部動作周
波数が最高周波数に設定された場合にはＤＲＡＭが動作
不可能であったとしても、他の周波数に設定された場合
にはアクセス期間及び短絡期間とに充分なマージンを設
けてＤＲＡＭを動作可能とすることが出来る。
【００８４】請求項８の発明に於ては、モードレジスタ
に設定されたＣＡＳレイテンシよってアクセス期間と短
絡期間との両方を設定可能であるために、ＤＲＡＭの内
部動作周波数が最高周波数に設定された場合にはＤＲＡ
Ｍが動作不可能であったとしても、ＣＡＳレイテンシを
短くしてより低い周波数に設定した場合には、アクセス
期間及び短絡期間とに充分なマージンを設けることが出
来る。
【００８５】請求項９の発明に於ては、ＣＡＳレイテン
シが短くなり動作周波数の１サイクルが長くなったと
き、アクセス期間と短絡期間とが同一の比率を保ったま
ま長くなるので、最長のＣＡＳレイテンシではアクセス
期間或いは短絡期間が不十分であっても、それ以下のＣ
ＡＳレイテンシではアクセス期間及び短絡期間に充分な
マージンを設けることが出来る。
【００８６】請求項１０の発明に於ては、センスアンプ
をアクセスするアクセス期間を該ＤＲＡＭの内部動作周
波数の設定値に応じて設定可能であるために、ＤＲＡＭ
の内部動作周波数がある周波数に設定された場合にはＤ
ＲＡＭが動作不可能であったとしても、他の周波数に設
定された場合にはアクセス期間に充分なマージンを設け
てＤＲＡＭを動作可能とすることが出来る。
【図面の簡単な説明】
【図１】本発明の原理による読み出し・書き込み制御部
の構成を示す図である。
【図２】本発明の実施例による読み出し・書き込み制御
部の回路構成を示す図である。
【図３】ＣＡＳレイテンシが４の場合に図２の回路の動
作を示すタイムチャートである。
【図４】ＣＡＳレイテンシが３の場合に図２の回路の動
作を示すタイムチャートである。
【図５】ＣＡＳレイテンシが２の場合に図２の回路の動
作を示すタイムチャートである。
【図６】ＣＡＳレイテンシが１の場合に図２の回路の動
作を示すタイムチャートである。
【図７】本発明によるＳＤＲＡＭの構成を示す図であ
る。
【図８】（Ａ）乃至（Ｄ）は、モードレジスタへのデー
タ設定を説明するための図である。
【図９】ＣＡＳレイテンシを異なった値に設定した場合
のデータ読み出し或いはデータ書き込みの動作を示すタ
イムチャートである。
【図１０】メモリコア周辺でのデータ読み出し及びデー
タ書き込みを説明するための図である。
【図１１】コラム線活性化動作及びショート動作を制御
するための従来の回路の回路構成を示す図である。
【図１２】ＣＡＳレイテンシが４の場合に図１１の回路
の動作を示すタイムチャートである。
【図１３】ＣＡＳレイテンシが３の場合に図１１の回路
の動作を示すタイムチャートである。
【図１４】ＣＡＳレイテンシが２の場合に図１１の回路
の動作を示すタイムチャートである。
【図１５】ＣＡＳレイテンシが１の場合に図１１の回路
の動作を示すタイムチャートである。
【符号の説明】
１ 読み出し・書き込み制御部 １０ 信号生成部 １３ 遅延部 ４１ コラム線選択信号制御部４１ ４２ ショート信号制御部 ４３ Ｒｅａｄ信号制御部 ４４ Ｗｒｉｔｅ信号制御部 ７０ ＣＡＳレイテンシ判定制御部 １０１ クロック信号入力端子１０１ １０２ コマンド信号入力端子 １０３ アドレス信号入力端子 １０４ データ信号入出力端子 １０５ 内部クロック発生部 １０６ コマンド入力バッファ １０７ アドレス入力バッファ １０８ データ出力バッファ １０９ データ入力バッファ １１０ モードレジスタコントロール部 １１１ モードレジスタ １１２ コマンドデコード部 １１３ アドレスデコード部 １１４、１１５ パインライン １１６ 書き込みコントロール部 １１７ 書き込みアンプ １１８ センスアンプ １１９ ショート回路 １２０ 読み出しアンプ １２１ メモリセルアレイ ２００ センスアンプ ２０５ 読み出しアンプ ２０６ 書き込みアンプ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルアレイと、該メモリセルアレ
    イにデータを読み書きするセンスアンプと、 該センスアンプに接続された一対のデータバスと、 該一対のデータバスを互いに短絡する短絡回路と、 該センスアンプを該一対のデータバスに導通するアクセ
    ス期間及びアクセスタイミング、更に該短絡回路の短絡
    期間及び短絡タイミングを定める少なくとも一つの信号
    を生成する制御回路を含み、該ＤＲＡＭの内部動作周波
    数の設定値に応じて該アクセス期間と該短絡期間との両
    者を設定することを特徴とする内部動作周波数設定可能
    なＤＲＡＭ。
  2. 【請求項２】 前記ＤＲＡＭの動作モードを規定するパ
    ラメータを格納するモードレジスタを更に含み、前記ア
    クセス期間と前記短絡期間との両者を該パラメータに応
    じて設定することを特徴とする請求項１記載のＤＲＡ
    Ｍ。
  3. 【請求項３】 前記パラメータは、ＣＡＳレイテンシで
    あることを特徴とする請求項２記載のＤＲＡＭ。
  4. 【請求項４】 前記制御回路は、 前記少なくとも一つの信号を生成し該少なくとも一つの
    信号のパルス長によって前記アクセス期間及び前記短絡
    期間を定義する信号生成部と、 前記ＣＡＳレイテンシに応じて該パルス長を調整するパ
    ルス長制御部を含むことを特徴とする請求項３記載のＤ
    ＲＡＭ。
  5. 【請求項５】 前記パルス長制御部は、前記ＣＡＳレイ
    テンシの各設定値に対して、前記アクセス期間及び前記
    短絡期間の比率が一定になるように前記パルス長を調整
    することを特徴とする請求項４記載のＤＲＡＭ。
  6. 【請求項６】 前記パルス長制御部は、前記ＣＡＳレイ
    テンシの少なくとも幾つかの設定値に対してのみ前記ア
    クセス期間及び前記短絡期間の比率が一定になるように
    前記パルス長を調整し、前記ＣＡＳレイテンシのそれ以
    外の設定値に対しては該パルス長を変化させないことを
    特徴とする請求項５記載のＤＲＡＭ。
  7. 【請求項７】 メモリセルアレイにデータを読み書きす
    るセンスアンプと該センスアンプに接続された一対のデ
    ータバスが設けられ、該センスアンプと該一対のデータ
    バスとを導通するアクセス期間が第１の信号のパルス長
    によって規定され、該一対のデータバスを互いに短絡す
    る短絡期間が第２の信号のパルス長によって規定される
    ＤＲＡＭに於て、 ａ）該ＤＲＡＭの動作モードを規定するパラメータをモ
    ードレジスタに格納し、 ｂ）該パラメータに基づいて、該第１の信号のパルス長
    と該第２の信号のパルス長を変更する各段階を含むこと
    を特徴とするＤＲＡＭの内部動作周波数設定を変更する
    方法。
  8. 【請求項８】 前記パラメータはＣＡＳレイテンシであ
    ることを特徴とする請求項７記載の方法。
  9. 【請求項９】 前記段階ｂ）は、前記第１の信号のパル
    ス長と前記第２の信号のパルス長の比率が一定であるよ
    うに、該第１の信号のパルス長と該第２の信号のパルス
    長を変更することを特徴とする請求項８記載の方法。
  10. 【請求項１０】 メモリセルアレイと、 該メモリセルアレイにデータを読み書きするセンスアン
    プと、 コラムゲートトランジスタを介して該センスアンプに接
    続された一対のデータバスと、 該センスアンプを該一対のデータバスに該コラムゲート
    トランジスタを導通させることにより接続するアクセス
    期間を定める信号を生成する制御回路を含み、該ＤＲＡ
    Ｍの内部動作周波数の設定値に応じて該アクセス期間を
    設定することを特徴とする内部動作周波数設定可能なＤ
    ＲＡＭ。
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