JPH10513294A

JPH10513294A - 同期ｄｍａ転送プロトコル

Info

Publication number: JPH10513294A
Application number: JP9519762A
Authority: JP
Inventors: アペルバウム，ジェフリー・エイチ; ブルックス，ジョン・ダブリュ; マックグラス，ジェイムズ・ピィ; ニューイアン，ハング・シィ
Original assignee: Quantum Corp
Current assignee: Quantum Corp
Priority date: 1995-11-21
Filing date: 1996-11-12
Publication date: 1998-12-15
Also published as: EP0804764A1; EP0804764B1; DE69631327T2; CA2210062A1; EP0804764A4; US5758188A; KR19980701563A; AU7610896A; CN1169193A; DE69631327D1; WO1997019408A1

Abstract

(57)【要約】ＡＴＡバスにより接続されるホスト装置と周辺ドライブ装置との間でデータを転送するための同期ＤＭＡバースト転送方法が提供される。この方法は、一方の装置にストローブ信号およびデータ信号双方を担当させることにより非同期システムにおける同期データ転送能力をもたらす。ホストの読出または書込コマンド（９０１）がドライブ装置に送られると、装置は同期ＤＭＡバーストをいつ開始するかを決定する（９０２）。読出コマンド（Ｂ）に対し、装置は同期ＤＭＡバーストを要求し、次に、ホストがバースト開始の準備ができたと確認した後（９０４および９０６）、データワードをＡＴＡバスに駆動する（９０８）。装置がストローブ信号をトグルした後（９１０）、ホストはデータワードをバスにラッチする（９１２）。さらなるデータワードをバスで駆動し、ストローブ信号を再びトグルしてさらなるデータワードをホストにラッチすることができる（９１４）。すべてのデータワードの転送後、バーストは終了し、別のホストコマンドに対して使用される準備が整う（９１８）。

Description

【発明の詳細な説明】同期ＤＭＡ転送プロトコル発明の分野本発明は、バスを介したホスト装置と周辺ドライブ装置との間のデータ転送に関する。特定的には、本発明は増大したデータ速度で同期直接メモリアクセス（ＤＭＡ）データ転送を行なう方法に関する。背景パーソナルコンピュータ（ＰＣ）システム内のホスト装置および周辺ドライブ装置間のデータ転送速度は、装置を相互接続するバスアーキテクチャにより制限される。周辺ドライブ装置をＰＣのシステムバスに相互接続するまたはインタフェースするのに通常用いられるバスの１つのタイプとしてＡＴＡバスがある。これは当初はＩＢＭＰＣ／ＡＴのＩＳＡバスのために設計されたディスクドライブインタフェースである。ＡＴＡバスは初め、ＬＳ−ＴＴＬ（低電力ショットキートランジスタトランジスタ論理）ゲートを用いて１８インチのケーブルをドライブするように構成された。当時のシステムでは、ＬＳ−ＴＴＬゲートの遅いエッジおよび短いケーブルの長さも十分な働きをしていた。しかしながら、ＰＣシステムが高速化および複雑化するにつれて、ＡＴＡバスの定義は拡張され、より高速のデータ転送速度を実行する動作モードを含むようになり、ハードウェアの設計者らはＡＴＡケーブル長を１８インチをはるかに上回る長さに延長することもある。例として、ＰＩＯ（プログラムＩ／Ｏ）モードは現在ではＰＩＯモード０−４を含む。モード０、１および２は初めの定義どおりのＡＴＡインタフェースに対応し、ＰＩＯモード３は最大データ転送速度として１１．１メガバイト／秒を定義し、ＰＩＯモード４は最大転送速度として１６．７メガバイト／秒を定義する。同様に、新しいＤＭＡモードが定義されている。マルチワードＤＭＡモード０は当初のインタフェースに対応し、ＤＭＡモード１および２はより高速のデータ転送速度をもたらす。マルチワードＤＭＡモード２は新規のＰＩＯモード４と同じ最大転送速度を有する。これら新規の動作モードは、ＡＴＡバスに対し高速の性能を求めるため、サイクルタイムを減少させることによりデータ転送速度を増大させようとする結果をもたらす。サイクルタイムの低減はエッジレートを増大させることによって達成されている。エッジレートの増加はＡＴＡケーブルの長さの増大とともに、当初のＡＴＡケーブル構成の欠陥の発生を招いている。この欠陥はケーブルにおいて伝送される信号の保全性に影響を与える。特に重要なことは、システムの故障および／またはデータ損失につながる可能性のある、信号間の過剰なリンギングおよびクロストーク、ならびにタイミング／伝搬遅延である。エッジレートの増大および長すぎるケーブルがこうした問題を発生させるのである。このように、有効で使用可能なデータのデータ転送速度は、ＡＴＡバスの構造に本来備わっている制限により限定されるのである。エッジレートの増大および長すぎるケーブルは、不適切な終端のバス構造設計であるためＡＴＡバスにとって問題が多いものである。標準の１８インチＡＴＡバスケーブルは通常、典型的な特性インピーダンスが約１１０Ωで典型的な伝搬速度が約６０％ｃである単終段伝送線路として形成される。伝送線路の理論に従うと、リンギングは、終端インピーダンスがケーブルの特性インピーダンスと整合しないときに発生する。リンギングの振幅は、インピーダンスの不整合が増大すると大きくなる。ＡＴＡバスの信号およびデータラインの十分な振幅のリンギングは、システムの故障および／またはデータ損失をもたらす可能性のある誤ったトリガおよび大幅な整定遅延を生じさせる。リンギングの発生が特に問題となるのは、ＰＣシステムにおけるＡＴＡバスでのデータ転送の場合であり、その理由は、ディジタル情報が伝送線路で転送されるからである。伝送線路理論の他の局面に従うと、伝送線路で伝送されるべき情報は波形として入力される。特性インピーダンスおよび伝送線路の長さのため、伝送線路からの波形出力は歪みを有している。入力波形が一般に正弦波であるアナログ伝送では、出力波形は典型的には、比較的容易に修正可能な移相により歪みを受ける。しかしなからディジタル伝送では、エッジ遷移の認識は伝送される情報は１および０の形式であるため重要なものなので、入力波形は一般に何らかのタイプの方形波である。こうした方形波の歪みは、エッジ遷移を明確に認識することのできない波形をもたらすリンギングとして明らかである。このように、上記のような誤ったトリガは、ディジタル伝送に伴われるもので生じやすいものである。最近ではリンギングの増加の問題がさらに波及している。なぜなら、現在のＰＣのバスアーキテクチャは増大したプロセッサおよびドライブ速度に対処するように変更されているからである。プロセッサバスの速度が８ＭＨｚから３３ＭＨＺに増大し、ディスクドライブの速度が増大するにつれて、ＡＴＡ標準を最新のものにしてより高速のデータ転送速度を可能にすることが必要になっている。伝搬遅延を減少させるために、製造業者の中には、ケーブルの容量性負荷で出力信号を高速にスルーするためにホストの出力ドライブを増大させるものがある。これは最初のＡＴＡバスで使用された低速度のＴＴＬ装置の代わりに高速のＣＭＯＳプロセスでＡＴＡインタフェースチップを実現することにより達成されている。結果として、出力インピーダンスは減少し、ＡＴＡバスでのエッジレートは、ＴＴＬ装置の５から６ｎｓという範囲に対し、１から２ｎｓ以下に減少している。こうした十分な終端を伴わない高速のエッジは、バスでのリンギングを、多くのシステム／ドライブの組合せが作動しないほどに悪化させている。クロストークは、ある信号線でのスイッチングが隣接または近接する線における信号を誘導するときに発生する。信号は以下の２つのメカニズムすなわち結合キャパシタンスおよび相互インダクタンスにより近接する線に結合する。スイッチング信号の波面がケーブルを伝搬するにつれて、エネルギを近接する線に結合する。エネルギが第２の線に入ると、２つの方向すなわち受信者に向かっておよびソースに向かって伝搬する。結合された信号の大きさは１次線路での信号の変化率に比例する。さらに、結合された信号の振幅は、結合キャパシタンスおよび相互インダクタンスの合計量に比例するため、ケーブルの長さに比例することになる。こうしたクロストーク特性は、新しいＡＴＡバスドライバのスルーレートおよびケーブルの長さの制御を重要なものにする。なぜなら、高速のエッジレートおよび結果生じるデータラインでのリンギングは、クロストークによって隣接する制御ラインに結合する可能性があり、１８インチを上回るケーブル長はクロストークの可能性を増大させるからである。ＡＴＡバス設計の欠陥のある終端およびケーブル長さに関連するさらなる問題は、ケーブル長さの変化によりさらに悪化する伝搬遅延である。上記のように、ＡＴＡバスは当初最大の長さが１８インチとなるように規定されていた。しかしながら今日では、システムの設計者らには、１８インチ内でホスト装置を周辺ドライブ装置に接続できるシステムの設計が強く求められている。さらに、システムの中には、２つのＡＴＡケーブルを共有するために二重ＡＴＡインタフェースポートで実現されているものがある。これらポートは互いに完全に独立しているわけではなく、二重ポートは、結果として効果的にも３６インチの長さであるＡＴＡケーブルをもたらすことになる。この増大したケーブル長は制御およびデータ信号を互いに送受信するホストおよび周辺ドライブ装置に関連する伝搬遅延を生じさせることになる。この伝搬遅延は最終的に、データ転送速度およびバスの全体としての性能に影響を及ぼす。ＡＴＡバスでのデータ転送に関連するさらなる問題は、データ保全性である。バスで転送されるデータが有効であることは重要であり、したがって信頼性が高く容易に実現できるエラー検出能力を与えることが望ましい。データビットからなるワードがＡＴＡバスで転送されるため、ビット指向エラー検出の方法は、シンボル指向エラー検出方法よりも実際的である。しかしながら、従来のビット指向エラー検出はＡＴＡバスで発生するデータ転送にとっては実際的ではない。なぜなら、従来のビット指向エラー検出はビットシリアル方法だからである。従来のビットエラー検出手順は、以下のジェネレータ整式を用いて入力データビットのストリームを論理的に操作することにり巡回冗長符号（ＣＲＣ）を発生させる。Ｇ（Ｘ）＝Ｘ¹⁶＋Ｘ¹²＋Ｘ⁵＋１データストリームの各ビットは、ビットセルタイミングレートで動作するビットクロックにより、ＣＲＣ論理エンコーダ／デコーダに順次的にシフトされる。ＡＴＡバスで発生するデータ転送は１６ビットワードのデータを転送するため、各ワードはビットクロックの１６倍に等しいクロック周期で転送される。このように、ビットクロックにより動作する既存のビットシリアル方法を用いることには、ビットクロックまたはワードクロックの１６倍の周波数でのクロックを必要とする。ビットシリアル方法のさらなる問題は、データはワード単位で転送されるのでＡＴＡインタフェース回路構造のこの部分で利用できるビットクロックがないことである。このように、既存のビット指向エラー検出手順は、ＡＴＡバスでのデータ転送に対しデータ保全性を与えるための実用的な方法ではない。上記のＡＴＡバス設計の制限は、ホスト装置および周辺ドライブ装置間のデータ転送能力を、上記のような速度に制限している。さらに高速のプロセッサおよび周辺装置の出現に伴い、ホストおよび周辺ドライブ装置間のさらに高速かつ正確なデータ転送速度を獲得することが望ましくなっている。したがって、何らかの動作上の制限を有するバスインタフェースでのホスト装置および周辺ドライブ装置間のデータ転送を、バスインタフェースの動作上の制限を妨害することなく増大したデータ転送速度で行なうための、改良され、簡潔でかつ費用効率の高い方法を必要としているが、この必要は未だに満たされていない。概要本発明の方法は上記の必要性を満たすものである。本発明は、コンピュータシステムにおいて同期ＤＭＡバーストを実行するための方法に関する。このコンピュータシステムはバスによって少なくとも１つの周辺ドライブ装置に接続されるホスト装置を含み、バスは関連の制御信号伝送ストローブレートを有し、ホスト装置の読出しまたは書込みコマンドに応答して周辺ドライブ装置およびホスト装置間でデータ転送を行なうために使用される。各コマンドに対するデータ転送は、バスにおける連続する同期ＤＭＡバーストを通して実行される。ホスト装置の読出コマンドに応答して、周辺ドライブ装置は同期ＤＭＡバーストを開始させるためのＤＭＡ要求信号をアサートし、ホスト装置が同期ＤＭＡバーストの開始の準備ができると、ホスト装置はＤＭＡ要求信号に応答してＤＭＡ確認信号をアサートする。ホスト装置によるＤＭＡ確認信号のアサート後ある予め定められた期間内に、周辺ドライブ装置はバスに第１のデータワードを置き、次にバスにデータワードを置いた後第２の予め定められた時間が経過した後、周辺ドライブ装置はストローブ信号をハイ状態からロー状態にトグルし、第１のデータワードをホスト装置にラッチする。本発明の方法では、周辺ドライブ装置は常に同期ＤＭＡバーストの開始を制御しており、データを送信する装置は、データおよびデータを受信する装置にデータをラッチするストローブ信号双方を制御している。データおよびストローブ信号双方を１つの装置で制御することにより、ＤＭＡバーストに関連する伝搬遅延、ケーブル整定およびセットアップ時間の効果を最小にし、バスでデータを転送できる速度を増大させる。さらなるワードは、周辺ドライブ装置がバスにさらなるワードを置くことによりＤＭＡバースト中に転送可能である。次に、第２の予め定められた期間が経過した後、周辺ドライブ装置はストローブ信号をロー状態からハイ状態へとトグルしてさらなるワードをホスト装置にラッチする。このさらなるワードをバスに置き、ストローブ信号を一方の状態から他方の状態にトグルするステップは、周辺ドライブ装置が転送すべきすべてのデータワードの送信を終了するまで繰返すことが可能である。周辺ドライブ装置がすべてのデータの送信を終了すると、周辺ドライブ装置はＤＭＡ要求信号をデアサートして同期ＤＭＡバーストを終了させる。ストローブ信号が周辺ドライブ装置によるデータ送信の完了後ハイ状態になければ、周辺ドライブ装置はストローブ信号をハイ状態に戻す。この方法はさらに、並列ビット指向エラー検出を行ない、同期ＤＭＡバースト中に転送されるデータが有効であることを確実にする。データ転送中、周辺ドライブ装置およびホスト装置双方は、１６ビットＣＲＣの値を計算する。周辺ドライブ装置がすべてのＤＭＡバーストを送信した後、ホスト装置は計算したＣＲＣの値を周辺ドライブ装置に送り、周辺ドライブ装置は受信したＣＲＣの値を計算したＣＲＣの値と比較してエラーについての検査を行なう。ホスト装置のコマンドが書込コマンドのときも、同期ＤＭＡバーストは、ＤＭＡ要求信号をアサートする周辺ドライブ装置により開始される。ホスト装置の方でバースト開始の準備ができると、ホスト装置はＤＭＡ確認信号をアサートして第１のデータワードをバスに置く。ＤＭＡ確認信号に応答し、周辺ドライブ装置は、ＤＭＡ確認信号のアサート後予め定められた期間内に準備完了信号をアサートする。次にホスト装置は、周辺ドライブ装置による準備完了信号のアサート後予め定められた期間内にストローブ信号をハイ状態からロー状態にトグルする。ストローブ信号のトグルによりデータワードは周辺ドライブ装置にラッチされる。さらなるデータワードはホスト装置によって転送され、ホスト装置はさらなるデータワードをバスに置き、ストローブ信号をトグルしてデータワードを周辺ドライブ装置にラッチする。並列ビット指向エラー検出を書込コマンド同期ＤＭＡバースト中に行なうステップは、読出コマンド同期ＤＭＡバースト中に行なわれるステップと同様である。同期ＤＭＡバーストは、好ましくは、約８．３ＭＨｚの制御信号伝送ストローブレートを有するＡＴＡバスで行なわれ、データ転送速度はおよそ３３．３メガバイト／秒に増大する。本発明の方法は以前の転送プロトコルに対し多くの利点をもたらす。特に、同期ＤＭＡバースト転送プロトコルは、ホスト装置および周辺ドライブ装置間での大幅に増大したデータ転送速度をもたらし、かつ既存のバスシステムアーキテクチャ内で動作できるものである。したがってこの方法は、ホスト装置および周辺ドライブ装置間のデータ転送速度を増大させるのに費用のかからない方法である。さらに、この方法は、バスでの制御信号伝送ストローブレートを増大させることなく増大したデータ転送速度および改良されたデータ保全性をもたらすため、増大した制御信号伝送周波数に関連するシステムの保全性の問題は回避される。この方法のさらなる利点は、既存の転送プロトコルに対する後方互換性がもたらされるため、この方法が、既存のストローブ転送プロトコルを用いる他の周辺ドライブ装置を含むシステムでハードウェアの実質的な修正を行なわなくても動作可能なことである。図面の簡単な説明本発明の上記および他の特徴、局面および利点は、以下の説明、添付のクレームおよび図面を考慮することにより、より明らかに理解されるであろう。図１ａは、本発明を実現できるＰＣアーキテクチャのブロック図を示す。図１ｂは、既存のＡＴＡケーブルについての部分的で概略的な回路図を示す。図２は、先行技術によるデータ転送プロトコルについての簡潔な構成要素およびタイミング図を示す。図３は、本発明に従う同期ＤＭＡバーストについての簡潔な構成要素およびタイミング図を示す。図４ａは、本発明の局面に従い実現される読出コマンドのための同期ＤＭＡバーストのドライブ開始中に交換されるデータおよび制御信号を示す詳細なタイミング図である。図４ｂは、本発明のさらなる局面に従い実現される書込コマンドのための同期ＤＭＡバーストのドライブ開始中に交換されるデータおよび制御信号を示す詳細なタイミング図である。図５は、本発明のさらなる局面に従う持続される同期ＤＭＡバースト中に交換されるデータおよび制御信号を示す詳細なタイミング図である。図６ａは、本発明のさらなる局面に従い実現される読出コマンドのための同期ＤＭＡバーストのドライブ終了中に交換されるデータおよび制御信号を示す詳細なタイミング図である。図６ｂは、本発明のさらなる局面に従い実現される書込コマンドのための同期ＤＭＡバーストのドライブ終了中に交換されるデータおよび制御信号を示す詳細なタイミング図である。図７ａは、本発明のさらなる局面に従い実現される読出コマンドのための同期ＤＭＡバーストのホスト終了中に交換されるデータおよび制御信号を示す詳細なタイミング図である。図７ｂは、本発明のさらなる局面に従い実現される書込コマンドのための同期ＤＭＡバーストのホスト終了中に交換されるデータおよび制御信号を示す詳細なタイミング図である。図８ａは、本発明のある実施例に従うエラー検出を実現するための簡潔な論理回路を示す。図８ｂは、図８ａに示される論理回路のより詳細な図を示す。図９は、本発明を示す簡単なフローチャートである。説明図１ａは、本発明の局面を実施する方法を実現することができる従来のＰＣアーキテクチャの一例を示す。一般的にＰＣシステム１０は、プロセッサバス１８によりＲＡＭ１４およびＲＯＭ１６に接続されるＣＰＵ１２を含む。バスインタフェース２０はプロセッサバス１８を、複数のカードスロット２４を含み得るＩＳＡバス２２に接続する。さらに、ローカルバスインタフェース２６はプロセッサバス１８を、多数のローカルバスカードスロット３０を含み得るローカルバス２８に接続する。周辺ドライブ装置３２は、ＡＴＡバス３４およびＡＴＡインタフェース３６を介してローカルバス２８に接続される。図１ｂは、従来のＡＴＡバス３４ケーブルのある信号経路を部分的に示す概略電気回路図である。ＡＴＡバス３４のライン３３は、ソースすなわち入力インピーダンスＺ_inと、入力インピーダンスＺ_in、ＡＴＡバスライン３３の特性インピーダンスＺ_char、およびＡＴＡバスライン３３の距離ｄの関数である結果としての終端すなわち出力インピーダンスＺ_outとを有する。上記背景のセクションで説明したように、ＡＴＡバス３４は終端するように設計されていなかった。したがって各信号ラインに対するＡＴＡバス３４定義によるこれらインピーダンスの値は、Ｚ_in＜Ｚ_charおよびＺ_cher＜Ｚ_outとなり、その結果リンギングの問題が発生する。以下の説明では簡潔にするために、ＡＴＡバスによりホストに接続されるディスクドライブについて説明する。しかしながら、当業者ならば理解するように、本発明はＡＴＡバスにおける他の周辺装置を有するシステムにおいて実現可能である。さらに、ホスト装置という用語は一般にＡＴＡバスのホスト端部のことを指し、これは当業者が理解するように、たとえばＣＰＵ１２およびＡＴＡブリッジ／インタフェース３６を含む。本発明はまた、ＡＴＡバス３４に接続される複数のドライブ装置（図示せず）を有するシステムにおいて実現可能である。図２を参照して、先行技術によるＤＭＡ転送プロトコルは、ストローブされ非同期の転送プロトコルであり、この場合ＡＴＡホスト３５はイベントが発生するときには常に責任がある。図２は、ホスト３５からのストローブ信号およびディスクドライブ３２からのデータを示している。ＡＴＡホスト３５が取付けられたディスクドライブ３２からデータを読出そうとするとき、ホストは時間ｔ₀でディスクドライブ３２にストローブを送信する。ディスクドライブ３２はストローブの立下がりエッジを見るまではいつデータを転送する必要があるかを知らない。ディスクドライブ３２はストローブ信号を受信する前には、ホスト３５に送信するデータの準備に必要な、「最後の瞬間の」通知を待っているだけである。ストローブがホスト３５からディスクドライブ３２に移動するには時間がかかるため、ディスクドライブ３２は、ホスト３５がデータを要求したときよりも後に要求を受取る。ディスクドライブ３２は最終的には幾分後の時間ｔ₁でストローブを見る。次にある処理上の遅延の後、ディスクドライブ３２は時間ｔ₂でデータを送り出し、データはホスト３５に戻される。他の送信の遅延は、ホスト３５に戻されているデータに関連するため、データは幾分後の時間ｔ₃までホスト３５に到達しない。他の処理上の遅延はデータの受信に関連するため、ホストは最終的にデータを時間ｔ₄でラッチする。ホストはストローブ間隔中にデータをラッチしなければならず、達成できるある最大速度があるため、ストロープ間隔は、ホストがデータを利用できることを確実にするのに十分長くなければならない。したがって、先行技術による非同期転送プロトコルでは、ストローブ間隔は、ホスト３５からディスクドライブ３２への送信時間およびディスクドライブ３２からホスト３５への送信時間双方に関連する送信上の遅延、ならびにホスト３５およびディスクドライブ３２双方に関連する処理上の遅延を考慮する必要がある。こうした遅延を考慮する必要性が、データ転送速度を現在ＤＭＡモード２およびＰＩＯモード４で得られるものに制限する。本発明は、先行技術による転送プロトコルが受けるデータ転送の制限を、ディスクドライブ３２がデータ転送を行なうのに必要な「最後の瞬間の」通知を待つという状況を回避することによって克服する。本発明ではその代わりに、データを送信している装置（ホスト３５またはドライブ３２）がストローブ信号を制御する責任がある。図３はディスクドライブ３２がストローブ信号を管理して読出ＤＭＡバーストのためにデータを転送する本発明の、ディスクドライブ３２から見た簡略化されたタイミング図である。ホスト３５がデータの読出しを求めるコマンドを出し、バーストを開始する準備段階のハンドシェイクが行なわれると、ディスクドライブ３２に責任が課され、データを転送すべき時間を決定する。図３に示すように、ディスクドライブ３２側でデータを送信する準備ができると、時間ｔ₀でバスにデータを置き、次にディスクドライブ３２は、ケーブルにおいてデータが整定されたことがわかるまで待機し、時間ｔ₁でストローブ信号をトグルする。ストローブ信号のトグルは、データが利用できることをホスト３５に示し、データは、時間ｔ₁で発生したストローブがホストに届いたときホスト３５にラッチされる。ディスクドライブ３２がバスにデータを置いた時間と、ディスクドライブがストローブ信号をトグルした時間との間に発生する遅延は必要なものである。なぜなら、データがＡＴＡバスに置かれたとき、バスの欠陥のある終端のために関連するリンギングが発生するので、データ信号をホスト３５にラッチする前に整定させることが必要なためである。しかしながら、ディスクドライブ３２からホスト３５への移行または伝搬時間は、データ信号およびストローブ信号双方に対してほぼ同じであり、スルーレート（信号が「１」から「０」へまたは「０」から「１」へと変化する時間）は、データ信号およびストローブ信号双方に対しほぼ同じである。本発明では、データ信号の整定時間のみが考慮の必要がある。なぜなら、データおよびストローブは１つの装置によって送信され、これら信号のスルーレートおよび伝搬遅延は同様であるためである。ケーブルのホスト端部でのロディングがデータ信号のスルーレートを変化させるならば、ストローブ信号のスルーレートは同じ量だけ変化し、信号の相対的なタイミングもなお同様になるだろう。こうして、ホスト３５がストローブ信号を管理し、ディスクドライブ３２がデータ信号を管理する先行技術による転送プロトコルに対し、時間について大幅な改良がもたらされる。先行技術の状況では、ストローブをディスクドライブ３２に送信する際時間の損失が生じ、データをホスト３５に送信する際時間の損失が生じ、この損失時間はけっして回復することができない。本発明の局面に従うと、双方向の伝搬遅延およびスルーレートを考慮する必要がないため、非常に短いストローブ間隔を設定できる。データ転送を確実にするために、本発明の同期ＤＭＡ転送では、ストローブ信号がホスト３５に到達可能にする前にデータを整定させる遅延が必要になるのみである。このようにして、本発明の同期ＤＭＡバースト方法は、最高速の現在のＰＩＯモードおよびマルチワードＤＭＡモードの２倍である、３３．３メガバイト／秒以下の増大したデータ転送速度をもたらす。図４ａおよび４ｂを参照して、本発明のある実施例に従う同期ＤＭＡ転送の開始についての詳細な説明を以下で行なう。図４ａを参照して、ホスト３５がデータを要求する読出コマンドを送り、ディスクドライブ３２のデータ転送開始準備ができてからある時間が経過した後、ディスクドライブ３２はホスト３５に対し、ＤＭＡ要求信号ＤＭＡＲＱをアサートすることにより（イベント１として示される）同期ＤＭＡバーストを開始する。アサートされたＤＭＡＲＱに応答して、ホスト３５が要求されたデータ受信の準備ができると、ホスト３５は、ＤＭＡ確認信号−ＤＭＡＣＫをアサートすることにより（イベント２として示される）準備ができていることを示し、バーストの終了まで−ＤＭＡＣＫをアサートし続けなければならない。ディスクドライブ３２は、出力ドライバのターンオンを可能にする−ＤＭＡＣＫのアサートから最小の時間の遅延Ｔ_za経過後、データをＡＴＡバス３４に駆動または置くことができる。一般には、出力ドライバのターンオンに必要な最小時間Ｔ_zaはおよそ２０ｎｓである。ディスクドライブ３２が、データをホスト３５にラッチするストローブ信号をトグルできる前に、ディスクドライブはまた、ホスト３５が、ホストが−ＤＭＡＣＫをアサートした後、ストップ信号ＳＴＯＰをデアサートし、準備完了信号−ＤＭＡＲＤＹをアサートするのを待たねばならない。ＳＴＯＰのデアサートおよび−ＤＭＡＲＤＹのアサート（イベント３で示される）は、−ＤＭＡＣＫのアサートから、すべての制御信号の移動に対し、標準の時間範囲内で行なわれる。この時間範囲は好ましくはおよそ２０から７０ｎｓの範囲内である。ホスト３５がＳＴＯＰをデアサートし、−ＤＭＡＲＤＹをアサートした後、ディスクドライブ３２は第１のストローブ信号を送信することができ、これをＳＴＯＰおよび−ＤＭＡＲＤＹ信号を見た後限定された時間Ｔ_li内に行なわねばならない。この限定された時間Ｔ_liは好ましくはおよそ０から１５０ｎｓの範囲内である。さらに、ディスクドライブ３２は、第１のストローブ信号を送信する前に、ディスクドライブ３２がデータワードをＡＴＡバス３４に置いたときから測定した最小の予め定められたセットアップ時間Ｔ_dvs待機しなければならない。この時間は、データがＡＴＡバス３４で有効になるのに要する時間である。好ましくは、最小のセットアップ時間Ｔ_dvsは、選択される速度次第で、約３８から約７５ｎｓの範囲内である。ディスクドライブ３２は、ハイ状態からロー状態へとストローブ信号をトグルすることにより第１のストローブ信号をホスト３５に送る（イベント４で示される）。ストローブ信号をハイ状態からロー状態にトグルすることにより、ストローブ信号の第１のエッジが定められ、この第１のエッジは、有効データがＡＴＡバス３４で利用できることを示すものとしてホスト３５によって認識されるものである。ホスト３５はこのエッジを見ると、ＡＴＡバス３４からデータを取出す。このように、ストローブ信号のトグルは、読出バースト中ホスト３５においてデータをラッチするのに使用される。次に図４ｂを参照して、書込コマンドに対する同期ＤＭＡバーストの開始について、本発明の原理に従い説明する。読出コマンドの場合と同様、同期ＤＭＡバーストは、ディスクドライブ３２が同期ＤＭＡバーストの開始準備ができたときにＤＭＡＲＱをアサートすることによって開始される（イベント１）。アサートされたＤＭＡＲＱに応答し、ホスト３５のデータ書込準備ができると、ホスト３５は、−ＤＭＡＣＫをアサートすることにより（イベント２で示される）準備完了を示し、−ＤＭＡＣＫの標準時間範囲内にＳＴＯＰをデアサートする（イベント３で示される）。さらに、ホスト３５はＡＴＡバス３４でデータを駆動する。次にホスト３５は、ディスクドライブ３２のホスト３５からのデータ受信準備が完了していることを示す−ＤＭＡＲＤＹをディスクドライブ３２がアサートするのを待つ。ディスクドライブ３２は、アサートされた−ＤＭＡＣＫおよびデアサートＳＴＯＰを見た後限定された期間Ｔ_li内に−ＤＭＡＲＤＹをアサートせねばならない（イベント４で示される）。ホスト３５は現在データを送信しているため、現在ストローブ信号を管理しているが、ホスト３５がストローブ信号をトグルできる前に、上記のようにディスクドライブ３２により−ＤＭＡＲＤＹがアサートされるのを待たねばならない。ディスクドライブ３２が−ＤＭＡＲＤＹをアサートすると、ホスト３５は−ＤＭＡＲＤＹを見た後いつでも第１のストローブ信号をトグルできる（イベント５で示される）。しかしながら、ホスト３５は、第１のストローブ信号を送ることができる前に、ホスト３５がデータワードをＡＴＡバス３４に置いたときから測定して最小の予め定められたセットアップ期間Ｔ_dvs待ち、データが有効になるようにしなければならない。読出しの場合と同様、ディスクドライブ３２がストローブ信号の第１のエッジを見たとき、有効データをＡＴＡバス３４から取出すことがわかる。このように、ストローブ信号のトグルを用いて、書込バースト中のディスクドライブ３２におけるデータのラッチが行なわれる。同期ＤＭＡバーストが開始され、第１のデータワードが読出コマンドの場合はホスト３５にラッチされ、または書込コマンドの場合はディスクドライブ３２にラッチされた後、この同期ＤＭＡバースト中にさらなるデータワードを転送できる。図５は、複数のデータワードを転送している持続中の同期ＤＭＡバースト中の制御およびデータ信号のタイミング図を示す。この図は包括的に、ホストおよびディスクドライブではなく送信側および受信側から見た、読出バーストおよび書込バースト両方の場合に適用できるデータバスを示している。上記のように、ある以前の時間ｔ₁（図示せず）でＡＴＡバス３４において駆動された第１のデータワードは、ハイ状態からロー状態へのストローブのトグル（イベント１）により、受信側にラッチされる。その後の第２の時間ｔ₂で、次のデータワードがＡＴＡバス３４において駆動される。この次のデータワードは、ロー状態からハイ状態へとストローブ信号をトグルすることにより受信側にラッチされる（イベント２）。ロー状態からハイ状態へと戻すストローブ信号のトグルが、ストローブ信号の第２のエッジを定める。さらなるワードを送信側によってＡＴＡバス３４で駆動し、ハイおよびロー状態間でストローブ信号をトグルすることにより受信側にラッチできる。受信側からすると、ストローブ信号のエッジが見えるときはいつでも、受信側にはＡＴＡバス３４からデータを取出すことがわかる。このように、ストローブ信号の両エッジが、同期ＤＭＡバーストにおいてデータを転送するのに利用される。図５に示し先に述べたように、同期ＤＭＡバースト中、送信側は常にデータをＡＴＡバス３４に駆動し、ケーブル整定およびセットアップ時間を考慮する最小の予め定められたセットアップ期間Ｔ_dvsが経過した後、送信側はストローブ信号をトグルする。ストローブ信号の両エッジを上記の態様で用いることにより、ストローブ信号の周波数をデータの周波数に整合させることができる。ＡＴＡバスでは、ケーブルにおける最も高い基本的な制御信号周波数は、ほぼ８．３３ＭＨｚ程度であるので、信号の保全性が維持される。さらに、示されたデータは送信側および受信側で異なっており、ケーブル整定時間では、データが送信側で駆動されてから長い時間経過するまでデータが受信側で安定したとみなされないことを強調している。送信側でデータが有効であることが要求される最小の予め定められたセットアップ時間Ｔ_dvs、および送信側がストローブ信号をトグルした後データが無効になる可能性のある最小時間Ｔ_dv _h は、受信側に保証されたデータセットアップ時間Ｔ_dsおよびデータ保持時間Ｔ_d _h よりも広いウインドウを形成する。図６ａ、６ｂ、７ａおよび７ｂを参照して、同期ＤＭＡバーストの終了について説明する。ストローブ信号が初めてトグルされた後、送信側および受信側双方がバーストの終了を行なうことができる。同期ＤＭＡバーストの終了前に、ある条件が初めに満たされなければならない。受信側がバーストを終了させることを望めば、完了していない転送を完全に停止させることを初めに確実にしなければならない。同様、送信側がバーストの終了を望めば、ストップ信号のアサートまたはＤＭＡＲＱのデアサートを行なって完了していない転送を終了させることができる前に、ストローブ信号のトグル後最小期間Ｔ_ss待たねばならない。好ましくは、最小期間Ｔ_ssはおよそ５０ｎｓである。図６ａは、ディスクドライブ３２が読出コマンド中に同期ＤＭＡバーストを終了させるときに交換される制御およびデータ信号を示す。ディスクドライブ３２はＤＭＡＲＱ信号をデアサートすることにより（イベント１）、バーストを終了させたいということを示し、ホスト３５は、限定された期間Ｔ_li内にＳＴＯＰをアサートし−ＤＭＡＲＤＹをデアサートすることにより（イベント２）、このデアサートを確認する。ディスクドライブ３２はホスト３５がＳＴＯＰをアサートしたことがわかると、ストローブ信号を、既にハイ状態にあるのでなければハイ状態に戻さなければならない（イベント３）。ストローブ信号をハイ状態に戻すことは、ＳＴＯＰ信号を見た後限定された期間Ｔ_li内に行なわなければならない。ホスト３５は、ＤＭＡＲＱがデアサートされ、ＳＴＯＰがアサートされ、−ＤＭＡＲＤＹがデアサートされ、ストローブ信号がハイであることを見ると、−ＤＭＡＣＫをデアサートすることかでき（イベント４）、上記の条件がすべて満たされた後最小の限定された予め定められた期間Ｔ_mli内にこれを行なわなければならない。好ましくは、この最小の限定された予め定められた期間Ｔ_mliは、約２０から約１５０ｎｓの範囲である。さらに、ディスクドライブ３２は、ホスト３５による−ＤＭＡＣＫのデアサートから測定して、プルアップ時間Ｔ_irdyz後、ストローブ信号をトライステートにし、制御信号がハイインピーダンスになることを可能にする。プルアップ時間Ｔ_irdyzは典型的にはおよそ２０ｎｓである。同期ＤＭＡバーストの終了の際、ストローブ信号をハイ状態に戻してストローブ信号が次の同期ＤＭＡバーストに対する準備ができるようにしなければならない。この「ストローブクリーンアップ」は、何らかの同期ＤＭＡバーストにおける第１のストローブ信号をハイ状態からロー状態にトグルして第１のデータワードを受信側にラッチしなければならないために、必要である。ストローブのクリーンアップは、この同期ＤＭＡバースト方法では、初期のハイ状態でストローブ信号を用いる既存のホスト−周辺データ転送プロトコルに対する後方互換性が得られることになるので、有利である。図６ｂは、ディスクドライブ３２が書込コマンド中同期ＤＭＡバーストを終了させるときに交換される制御およびデータ信号を示している。ディスクドライブ３２は読出バーストを終了させる場合のように、ＤＭＡＲＱ信号をデアサートすることにより（イベント１）、バーストを終了させたいということを示す。ホスト３５は、限定された期間Ｔ_li内にＳＴＯＰをアサートし（イベント２）、かつ限定された期間Ｔ_li内にストローブ信号をハイ状態に戻すことにより（イベント３）、ＤＭＡＲＱのデアサートを確認する。ホスト３５は、上記のイベントが発生すれば最小の限定された予め定められた時間制限Ｔ_mli内に−ＤＭＡＣＫをデアサートできる（イベント４）。最後に、ディスクドライブ３２はホスト３５による−ＤＭＡＣＫのデアサートから測定して、プルアップ時間Ｔ_irdyz後、−ＤＭＡＲＤＹをトライステートとする（イベント５）。図７ａは、ホスト３５が読出コマンド中同期ＤＭＡバーストを終了させるときに交換される制御およびデータ信号を示す。ホスト３５はＳＴＯＰ信号をアサートすることにより（イベント１）、バーストを終了させたいということを信号で示し、ディスクドライブ３２は、ＳＴＯＰを見た後限定された予め定められた期間Ｔ_li内に、ＤＭＡＲＱをデアサートし（イベント２）、かつストローブ信号をハイ状態に戻すことにより（イベント３）、その要求を確認する。次に、ディスクドライブ３２が同期ＤＭＡバーストを終了させたときのように、ホスト３５は、上記の事象が発生した後最小の予め定められた期間Ｔ_mli内に、−ＤＭＡＣＫをデアサートする（イベント４）。最後に、ディスクドライブ３２は、プルアップ時間Ｔ_irdyz後に、ストローブ信号をトライステートとする。図７ｂは、ホスト３５が書込コマンド中同期ＤＭＡバーストを終了させるときに交換される制御およびデータ信号を示す。ホスト３５は読出バーストを終了させる場合のように、ＳＴＯＰ信号をアサートすることにより（イベント１）、バーストを終了させたいということを信号で示す。ディスクドライブ３２は、ＳＴＯＰを見た後限定された予め定められた期間Ｔ_li内に、ＤＭＡＲＱをデアサートし、−ＤＭＡＲＤＹをデアサートすることにより（イベント２）、その要求を確認する。ホスト３５は、ＤＭＡＲＱがデアサートされたのを見た後限定された予め定められた期間Ｔ_li内に、ストローブ信号をハイ状態に戻さなければならない（イベント３）。ストローブ信号がハイ状態に戻ると、ホスト３５はまた、ストローブ信号をハイ状態に戻した後最小の限定された予め定められた期間Ｔ_mli内に、−ＤＭＡＣＫをデアサートしなければならない（イベント４）。次にディスクドライブ３２は、プルアップ時間Ｔ_irdyz後−ＤＭＡＲＤＹをトライステートとする。本発明の方法はさらに、ＡＴＡバス３４において転送されているデータのデータ保全性のために、エラー検出を行なうステップを含む。好ましい実施例では、ビットエラー検出コードが実現されるが、その理由は、同期ＤＭＡバーストはＡＴＡバス３４でデータワードを転送するので、ビット指向エラー検出方法は、シンボル指向エラー検出方法よりも実用的であるからである。しかしながら背景のセクションで述べたように、従来のビット指向エラー検出は、ビットシリアル方法であるため実用的ではない。新規の１６ビット並列ＣＲＣ方法が、図８ａおよび８ｂに示すように、並列ＣＲＣ論理エンコーダ／デコーダ４０を用いて実現される。並列ＣＲＣ論理エンコーダ／デコーダ４０は、従来のビットシリアル方法と同じジェネレータ整式を用いるが、ビットクロックの代わりとしてワードクロック４４が使用される。１６ビットＣＲＣの値は、各データワードがＡＴＡバス３４で転送されているときに、ホスト３５およびディスクドライブ３２双方によって巡回的に計算される。データ転送の終了時に、ホスト装置３５は自身が発生した１６ビットＣＲＣの値を、ＡＴＡバス３４によってディスクドライブ３２に送り、ディスクドライブ３２は、自身が計算した１６ビットのＣＲＣの値で、受取った１６ビットＣＲＣの値の排他的論理和を取り、エラーの検査を行なう。エラーが検出された場合、ディスクドライブ３２は、エラーレジスタのエラービットをセットし、エラーをコマンドの終了時にホスト３５に報告する。本発明の好ましい方法では、ＣＲＣの値は以下の態様で計算される。図８ａは、本発明に対しエラー検出を行なうＣＲＣ論理エンコーダ／デコーダ４０のための簡潔にした論理回路を示す。ホスト３５もディスクドライブ３２も、ＣＲＣ論理エンコーダ／デコーダ４０のための回路を含む。各同期ＤＭＡバースト転送の開始時に、ＣＲＣ論理エンコーダ／デコーダ４０は予め定められた値にセットされる。好ましくはその値は５１６ｄ_hである。１６ビットデータワードのストリームはＣＲＣ論理エンコーダ／デコーダ４０に入り、ＣＲＣ論理エンコーダ／デコーダ４０は、入力データビットに対し論理演算を行ない、ＣＲＣの値はＣＲＣ論理エンコーダ／デコーダ４０から出力される。「ｄ」がＣＲＣ論理エンコーダ／デコーダ４０に入るデータワードのストリームを表わすとすれば、データビット全体のストリームは以下のように表わされる。ｄ１５₀，ｄ１４₀，ｄ１３₀，…，ｄ１₀，ｄ０₀ ：第１のワードｄ１５₁，ｄ１４₁，ｄ１３₁，…，ｄ１₁，ｄ０₁ ：第２のワード … … ｄ１５_i，ｄ１４_i，ｄ１３_i，…，ｄ１_i，ｄ０_i ：ｉ番目のワード上記においてｄ１５はデータワードの最上位ビットであり、ｄ０はデータワードの最下位ビットである。転送されている各i番目のワードの１６データビットｄ０_i−ｄ１５_i４２は、ワードクロック４４からのクロック信号ＷＣＬＫを用いてＣＲＣ論理エンコーダ／デコーダ４０にシフトされ、ＣＲＣ計算が行なわれ、計算された１６ビットＣＲＣの値はＸ０（ｑ）−Ｘ１５（ｑ）４６として出力される。図８ｂを参照して、より詳細なＣＲＣ論理エンコーダ／デコーダ４０の図が示されている。ＣＲＣ論理エンコーダ／デコーダ４０は、計算されている１６ビットＣＲＣの値のためのプレースホルダの役割を果たす１６の１ビットレジスタＸ０−Ｘ１５４８ａ−４８ｐと、データビットに対し論理演算を行なっている対応する１６の組合せ論理部分Ｙ０−Ｙ１５５０ａ−５０ｐとを含む。図８ｂに示すように、組合せ論理部分Ｙ０−Ｙ１５５０ａ−５０ｐは、対応のレジスタＸ０−Ｘ１５４８ａ−４８ｐからの入力を含む。組合せ論理部分Ｙ０−Ｙ１５５０ａ−５０ｐは、ＣＲＣ論理エンコーダ／デコーダ４０の種々の部分からのさらなる入力を含む。しかしながら、明確かつ簡潔にするために、こうした他の部分との演算上の接続は示されていない。組合せ論理部分５０ａ−５０ｂの出力は次に、入力としてレジスタＸ０−Ｘ１５４８ａ−４８ｐにフィードバックされる。ＣＲＣ論理エンコーダ／デコーダ４０のレジスタへの入力を（ｄ）として表わし、レジスタからの出力を（ｑ）として表わすと、ＣＲＣの値は以下の等式を用いて巡回的に計算される。 X0(d)=f16; X8(d)=f8 xor f13; X1(d)=f15; X9(d)=f7 xor f12; X2(d)=f14; X10(d)=f6 xor f11; X3(d)=f13; X11(d)=f5 xor f10; X4(d)=f12; X12(d)=f4 xor f9 xor f16; X5(d)=f11xor f16; X13(d)=f3 xor f8 xor f15; X6(d)=f10xor f15; X14(d)=f2 xor f7 xor f14; X7(d)=f9 xor f14; X15(d)=f1 xor f6 xor f13; 上記において f1=d0_i xor X15(q); f9=d8_i xor X7(q) xor f5; f2=d1_i xor X14(q); f10=d9_i xor X6(q) xor f6; f3=d2_i xor X13(q); f11=d10_i xor X5(q) xor f7; f4=d3_i xor X12(q); f12=d11_i xor X4(q) xor f1 xor f8; f5=d4_i xor X11(q) xor f1; f13=d12_i xor X3(q) xor f2 xor f9; f6=d5_i xor X10(q) xor f2; f14=d13_i xor X2(q) xor f3 xor f10; f7=d6_i xor X9(q) xor f3; f15=d14_i xor X1(q) xor f4 xor f11; f8=d7_i xor X8(q) xor f4; f16=d15_i xor X0(q) xor f5 xor f12 ホスト３５が各データワードを送る、書込コマンドに対する同期ＤＭＡバースト中、ホストはまた上記の態様で１６ビットＣＲＣの値を算出する。同様に、ディスクドライブ３２は各データワードを受取る際に、１６ビットＣＲＣの値を計算する。ホスト３５は同期ＤＭＡバーストの終了時にデータワードの転送を終えると、ＡＴＡバス３４で自身が算出したＣＲＣの値を送る。ディスクドライブ３２はホストのＣＲＣの値を受取る際に、自身が計算したＣＲＣの値で受取ったＣＲＣの値の排他的論理和を取り、結果が０かどうかを検査する。０の結果が得られれば、エラーは報告されない。しかしながら、非０の結果はエラーを示しており、ディスクドライブ３２におけるエラーレジスタにエラービットをセットすることによりホストに報告される。読出コマンドに対する同期バースト中同様の手順が実行される。ディスクドライブ３２がＡＴＡバス３４でホスト３５に各データワードを送るとき、ディスクドライブ３２はそのＣＲＣの値を計算する。同様に、ホスト３５が各データワードを受取るときには、ＣＲＣの値を計算する。しかしながら、ディスクドライブ３２がデータワードの転送を終えた同期ＤＭＡバーストの終了時には、算出したＣＲＣの値をホスト３５に送らない。その代わりに、書込コマンドの場合のように、ホスト３５はその算出したＣＲＣの値をＡＴＡバス３４でディスクドライブ３２に送り、ディスクドライブは上記のように排他的論理和および０検査を行なう。好ましくは、同期ＤＭＡバースト中に行なわれる並列ＣＲＣ検査は、既存のＡＴＡシステムの周辺ドライブ装置のためのソフトウェアドライバには透明である。同期ＤＭＡバーストビットエラーが並列ＣＲＣ方法を用いて検出されるとき、現在のＡＴＡエラーレジスタのビット２および７がセットされる。ビット７は現在ＡＴＡエラーレジスタの保存されたビットであり、この同期ＤＭＡバーストプロトコルではインタフェースエラービットとして再定義される。ビット２は、アボートされたコマンドビットであり、現在のＡＴＡソフトウェアドライバが検出してこの「新しい」エラーに応答するようにセットされる。このように、本発明の同期ＤＭＡバーストプロトコル中に行なわれる並列ＣＲＣ検査は、既存のソフトウェアドライバに対し後方互換性がある。当業者ならば、他のエラー検出方法を同様の方法で１６ビットレジスタを用いて実現できることを認識するであろう。たとえば、シンボル指向バーストエラーを検出することを望めば、既知の態様で１６ビットシンボルリード−ソロモン（ Reed-Solomon）ＥＣＣを計算できる。データ保全性を検査するための他の方法として、各同期ＤＭＡバーストの終了時にパリティチェックを行なうことができる。図９を参照して、本発明の同期ＤＭＡバースト転送方法の実施例の動作について説明する。図９は、同期ＤＭＡバースト転送を実行するための簡単なフローチャートを示す。図９のフローチャートに示される各ステップは、この方法の個々のステップについて先に詳細に説明したタイミング制限に従い実行される。同期ＤＭＡバーストは、ディスクドライブによるホストの読出または書込コマンドの受取りおよびデコードに応答して開始される９０１。ディスクドライブは常に、バースト開始の準備ができるとＤＭＡＲＱをアサートすることにより９０２同期ＤＭＡバーストを開始する。ホストは、バースト実行の前に同期ＤＭＡバーストを続ける準備ができていなければならないので、ホストが準備完了かどうかという判断が行なわれる９０３。ホストの準備ができていなければ、バーストは開始されず、ディスクはホストの準備ができているかどうかについての検査を続けなければならない。−ＤＭＡＣＫのアサートにより示されるようにホストの準備が整えば、デコードされたのがホストの書込か読出コマンドかにより、経路ＡまたはＢに沿ってこの方法は進行する。書込コマンドに対して、ホストはＳＴＯＰをデアサートし９０５、転送を続行できることを示す。ホストによるＳＴＯＰのデアサートに応答して、ディスクドライブは−ＤＭＡＲＤＹをアサートして９０７、データを受入れる準備ができていることをホストに示す。ホストは−ＤＭＡＲＤＹを見た後、バスにおいてデータワードを駆動し、１６ビットＣＲＣの値を計算する９０９。ホストは次に、データワードをバスで駆動しディスクドライブの準備ができていることを見た後、ストローブ信号をトグルする９１１。ストローブ信号のトグルによりデータがラッチされた後、ディスクドライブはその１６ビットＣＲＣの値を算出する９１３。次に、バーストを終了させるかどうかが決定される９１５。転送すべきデータかまだあれば、この方法はホストによるデータ駆動およびＣＲＣの値の算出９０９のステップにループバックし、ホストはストローブ信号をトグルし９１１、ディスクドライブはそのＣＲＣの値を算出し９１３、バーストを終了させるかどうかが決定される９１５。このループは、バーストを終了させることが決定されるまで繰返される。終了は、図６ａ、６ｂ、７ａおよび７ｂを参照して先に述べた態様で実行される。終了が検出されると、ホストはその計算したＣＲＣの値をディスクドライブに送り９１６、ディスクドライブは受取ったＣＲＣの値を自身が算出したＣＲＣの値と上記の態様で比較する９１７。ＣＲＣの比較の完了は、同期ＤＭＡバーストの終了を示す９１８。ホストが同期ＤＭＡバーストを続行する準備ができていると決定されたとき９０３に戻り、ホストコマンドが読出コマンドならば経路Ｂに従って進む。ホストはＳＴＯＰをデアサートし９０４、転送を続けることを示し、−ＤＭＡＲＤＹをアサートして９０６、データ受入準備ができていることを示す。ディスクドライブはホストからのＳＴＯＰおよび−ＤＭＡＲＤＹを見た後、バスでデータワードを駆動し、１６ビットＣＲＣの値を計算する。次に、ディスクドライブはストローブ信号をトグルする９１０。ストローブ信号のトグルによりホストにデータワードがラッチされた後、ホストはその１６ビットのＣＲＣの値を計算する。ホストによる１６ビットＣＲＣの値の算出後、この方法は書込コマンドの場合と同様の態様で進行し、終了が検出されるまで、バーストを終了させるかどうかが決定され９１４、ディスクドライブはデータのドライブを続け、ＣＲＣの値を算出し９０８、ストローブ信号をトグルし９１０、ホストがＣＲＣの値を計算する。終了が検出されると、書込コマンド終了について説明したのと同じステップが行なわれる。すなわち、ホストは計算したＣＲＣの値をディスクドライブに送り９１６、ディスクドライブはＣＲＣ比較を行ない９１７、ＣＲＣ比較の完了は、同期ＤＭＡバーストの終了を示す９１８。本発明は、１つ以上のデータワードを転送するための単一同期ＤＭＡバーストを実行することについて述べてきた。しかしながら、ホストの読出または書込コマンドは連続する同期ＤＭＡバーストの実行を必要とする可能性があるため、当業者ならば、上記の同期ＤＭＡバーストの実行が、ホスト読出または書込コマンド完了まで繰返されることを理解するであろう。ディスクドライブ３２は、第２の／追加の同期ＤＭＡバーストを開始しなければならず、ホスト３５はバースト開始の準備ができていることを示さねばならず、以降上記のように進行する。上記の本発明は、ＡＴＡインタフェースを備える既存のシステムにおいて、ＡＴＡバスに信号線の追加または電気的な変更を行なわなくとも容易に実現できる。同期ＤＭＡバースト転送は、現在の信号線を用い、現在のＡＴＡ信号線のいくつかを再規定して新しい機能を与えることにより、既存のシステムで実行できる。具体的には、先行技術による転送プロトコルにおけるＰＩＯフロー制御に用いられるＩＯＲＤＹ信号および読出コマンドに対し用いられる−ＤＩＯＲが再定義されている。書込バーストについては、同期ＤＭＡプロトコルにおいて、−ＤＩＯＲがＳＴＲＯＢＥ信号として使用され、ＩＯＲＤＹが−ＤＭＡＲＤＹ信号として用いられる。読出バーストに対し、同期ＤＭＡプロトコルでは、−ＤＩＯＲが −ＤＭＡＲＤＹ信号として用いられ、ＩＯＲＤＹがＳＴＲＯＢＥ信号として用いられる。最後に、この発明による方法では、先行技術による転送プロトコルの− ＤＩＯＷ信号がＳＴＯＰ信号として再定義されている。さらに、ＤＭＡＲＱおよび−ＤＭＡＣＫ信号は、既存の転送プロトコルに対する後方互換性のために変更されていない。さらに、本発明の同期ＤＭＡバースト転送プロトコルの実現を可能にするために、既存のＡＴＡバス構成の適切な終端に対して必要なハードウェア構成要素はほとんどない。典型的には、ＡＴＡバスのディスクドライブ端部は、約４７から約１００Ωの範囲内の直列レジスタを用いて終端とする。好ましくは約８２Ωの直列レジスタが用いられる。さらに、約１０ｐＦ未満のキャパシタを加えてこのラインを接地させる。何らかの双方向ラインおよびデータ駆動ラインに対し、約２２から約４７Ωの範囲の直列レジスタが一般には含まれる。同様に、ＡＴＡケーブルのホスト端部では、約４７から約１００Ωの範囲内の直列レジスタが含まれ、ホストにより駆動されるラインは一般に、約２２から約４７Ωの範囲の直列レジスタで終端とされる。ケーブルのディスクドライブ端部およびホスト端部双方に対し、好ましくはレジスタはできるだけＡＴＡコネクタに近くなるように配置される。さらに、好ましくは終端は、終端回路を通して受取るキャパシタンスが約２５ｐＦ未満で、かつ信号線の立上がりおよび立下がり時間が約５ｎｓ以上であるように選択される。これらの値は、現在ＡＴＡシステムに対し推薦されているものと一致している。さらに、上記の１６ビット並列ＣＲＣエラー検出論理に対し必要とされるハードウェアもまた、従来の回路を用いて容易に実現できる。好ましくは、ＣＲＣの値が計算されているときに保持するために用いられる１６の１ビットレジスタは、並列に差動的に接続される従来の１６のフリップフロップで実現できる。さらに、ＣＲＣ論理エンコーダ／デコーダ４０の組合せ論理部分またはブロックは、上記のように排他的論理和演算を行なう従来の論理ゲートを用いて構成できる。本発明の同期ＤＭＡバースト転送方法は、先行技術による転送方法に対しいくつかの利点をもたらす。この方法はＡＴＡバス３４固有の不十分なケーブル構造および不合理な終端を避けて、およそ３３．３メガバイト／秒の増大したデータ転送速度を得るための費用のかからない方法を提供する。この方法は、少数のゲートを追加して既存のＡＴＡバス３４構成で実現できる。さらに、同期ＤＭＡバースト転送方法は、ＡＴＡバス３４の既存の信号線を用い、既存の信号線を、この方法が既存の転送プロトコルに対し後方互換性を持つように再規定して実現される。この方法のさらなる利点は、同期ＤＭＡバーストプロトコルが、ＡＴＡバス３４の制御信号伝送ストローブレートを増大させずにデータ転送速度を増大させるため、信号の保全性が維持されることである。本発明のさらに他の利点はＡＴＡシステムの既存のソフトウェアドライバにとって透明な並列ビットエラー検出のための手順を含むことであり、このため本発明は、既存のソフトウェアドライバに対し後方互換性を有するが、データ保全性はさらに高い。本発明のある好ましい実施例について詳細に説明してきたので、他の実施例も可能であることが理解されるだろう。当業者ならば、本発明の精神および範疇から逸脱することなく、この発明の構成、回路および応用例における多くの修正が自ずから明らかになることを理解するであろう。したがって、添付の請求の範囲の精神および範疇は、本明細書に含まれる好ましい実施例の説明に限定されるものではない。

───────────────────────────────────────────────────── フロントページの続き (72)発明者マックグラス，ジェイムズ・ピィアメリカ合衆国、94041 カリフォルニア州、マウンテン・ビュー、ハイ・スクール・ウェイ、950、アパートメント・3129 (72)発明者ニューイアン，ハング・シィアメリカ合衆国、95131 カリフォルニア州、サン・ノゼ、ヘイズリット・コート、 1286

Claims

【特許請求の範囲】１．バスにより少なくとも１つの周辺ドライブ装置に接続されるホスト装置を含むコンピュータシステムにおいて、バスは連続する同期ＤＭＡバーストを通してホスト装置の読出および書込コマンドに応答して周辺ドライブ装置とホスト装置との間でデータの転送を行なうためのものであり、バスは関連する制御信号伝送ストローブレートを有し、上記コンピュータシステムにおいて読出コマンドのための同期ＤＭＡバーストを行なうための方法であって、（ａ）周辺ドライブ装置がＤＭＡ要求信号をアサートして同期ＤＭＡバーストを開始するステップと、（ｂ）ホスト装置が同期ＤＭＡバースト開始準備ができたときＤＭＡ要求信号に応答してＤＭＡ確認信号をアサートするステップと、（ｃ）周辺ドライブ装置が、ホスト装置によりＤＭＡ確認信号がアサートされた後第１の予め定められた期間にバスに第１のデータワードを置くステップと、（ｄ）周辺ドライブ装置が、第１のデータワードをバスに置いた後第２の予め定められた期間にストローブ信号をハイ状態からロー状態にトグルし、第１のデータワードをホスト装置にラッチするステップとを含み、ハイ状態からロー状態へのストローブ信号のトグルはストローブ信号の第１のエッジを定め、周辺ドライブ装置は同期ＤＭＡバーストの開始を制御し、周辺ドライブ装置によるデータおよびストローブ信号双方の制御により、ＤＭＡバーストに関連する伝搬遅延、ケーブル整定およびセットアップ時間の効果を最小にし、バスのデータ転送速度を増大させる、同期ＤＭＡバーストを行なうための方法。２．（ｅ）周辺ドライブ装置がさらなるデータワードをバスに置くステップと、（ｆ）周辺ドライブ装置が第２の予め定められた期間が経過した後ストローブ信号をロー状態からハイ状態にトグルし、さらなるデータワードをホスト装置にラッチするステップとをさらに含み、ストローブ信号をロー状態からハイ状態にトグルすることがストローブ信号の第２のエッジを定め、データはストローブ信号の第１および第２のエッジ双方を用いてラッチされるため、バスの制御信号伝送ストローブレートはデータ転送速度が増大する一方で変化しないことを可能にする、請求項１に記載の方法。３．（ｅ）周辺ドライブ装置がストップ信号をアサートして同期ＤＭＡバーストを終了させるステップと、（ｆ）周辺ドライブ装置がデータ転送を完了したときにストローブ信号をハイ状態に戻すステップとをさらに含む、請求項１に記載の方法。４．前記方法は既存のストローブされる転送プロトコルに対する後方互換性を有する、請求項３に記載の方法。５．同期ＤＭＡバーストは、約８．３ＭＨｚの制御信号伝送ストローブレートを有するＡＴＡバスで行なわれ、バスのデータ転送速度は約３３．３メガバイト／秒に増大する、請求項１に記載の方法。６．並列ビットエラー検出をさらに含み、（ｃ）（１）周辺ドライブ装置がバスに置かれたデータワードに対し１６ビットＣＲＣの値を算出するステップと、データワードがホスト装置にラッチされた後、（ｅ）ホスト装置がバスから受取ったデータワードに対し１６ビットＣＲＣの値を算出するステップと、周辺ドライブ装置がデータ転送を終えた後、（ｆ）ホスト装置がその算出した１６ビットＣＲＣの値を周辺ドライブ装置に送るステップと、（ｇ）周辺ドライブ装置が受取った１６ビットＣＲＣの値を算出した１６ビットＣＲＣの値と比較するステップとをさらに含み、バスで転送されているデータの妥当性が検証される、請求項１に記載の方法。７．並列ビットエラー検出は既存のＡＴＡソフトウェアドライバにとって透明であり、データ保全性を高める一方で既存のＡＴＡソフトウェアドライバに対する後方互換性をもたらす、請求項６に記載の方法。８．周辺ドライブ装置およびホスト装置により１６ビットＣＲＣの値を算出するステップは、データワードクロックレートで行なわれる、請求項６に記載の方法。９．バスにより少なくとも１つの周辺ドライブ装置に接続されるホスト装置を含むコンピュータシステムにおいて、バスは連続する同期ＤＭＡバーストを通してホスト装置の読出および書込コマンドに応答してホスト装置と周辺ドライブ装置との間でデータを転送するためのものであり、バスは関連する制御信号伝送ストローブレートを有し、ホスト装置および周辺ドライブ装置はそれぞれコマンドのタイプ次第で送信側または受信側として指定され、上記コンピュータシステムにおいて同期ＤＭＡバーストを実行するための方法であって、（ａ）周辺ドライブ装置がＤＭＡ要求信号をアサートして同期ＤＭＡバーストを開始するステップと、（ｂ）ホスト装置がＤＭＡ要求信号に応答してＤＭＡ確認信号をアサートしホスト装置が同期ＤＭＡバースト開始の準備ができていることを示すステップと、（ｃ）送信側がバスで第１のデータワードを駆動するステップと、（ｄ）送信側がバスで駆動された第１のデータワードに対し１６ビットＣＲＣの値を算出するステップと、（ｅ）受信側がＤＭＡ確認信号に応答して準備完了信号をアサートし、受信側のデータ受信準備が完了していることを示すステップと、（ｆ）準備完了信号が受信側によりアサートされた後第１の予め定められた期間内に、かつ第１のデータワードがバスで駆動されてから第２の予め定められた期間が経過した後、送信側がストローブ信号をハイ状態からロー状態にトグルするステップとを含み、ストローブ信号のトグルは第１のデータワードを受信側にラッチし、ストローブ信号をハイ状態からロー状態にトグルすることはストローブ信号の第１のエッジを定め、ストローブ信号をロー状態からハイ状態にトグルすることはストローブ信号の第２のエッジを定め、さらに、（ｇ）受信側がバスから受取った第１のデータワードに対し１６ビットＣＲＣの値を算出するステップを含み、ビットエラーは算出された１６ビットＣＲＣの値で検出されてデータの保全性がもたらされ、周辺ドライブ装置は同期ＤＭＡバーストの開始を制御し、ストローブ信号の第１および第２のエッジ双方を用いてデータワードを受信側にラッチすることができ、送信側によるデータおよびストローブ信号双方の制御は、ＤＭＡバーストに関連する伝搬遅延、ケーブル整定およびセットアップ時間の効果を最小にするため、バスでのデータ転送速度の増大が可能になる、同期ＤＭＡバーストを実行するための方法。１０．（ｈ）送信側がバスで第２のデータワードを駆動し、第２のデータワードに対し１６ビットＣＲＣの値を算出するステップと、（ｉ）送信側が第２のデータワードがバスで駆動されてから第２の予め定められた期間が経過した後ストローブ信号をロー状態からハイ状態にトグルし、第２のデータワードを受信側にラッチするステップと、（ｊ）受信側がバスから受取った第２のデータワードに対し１６ビットＣＲＣの値を算出するステップと、（ｋ）送信側が、データ送信を終えるまで、データワードをバスで駆動し、データワードに対し１６ビットのＣＲＣの値を算出し、データワードがバスで駆動されてから第２の予め定められた期間が経過した後ストローブ信号をトグルするステップを繰返すステップと、（ｌ）受信側がバスから受取った各データワードに対し１６ビットのＣＲＣの値を算出するステップと、（ｍ）送信側がストップＤＭＡ信号をアサートして送信側がデータ送信を終えたことを示し同期ＤＭＡバーストを終了させるステップと、（ｎ）送信側が、データ送信を終えた後ストローブ信号をハイ状態に戻すステップと、（ｏ）ホスト装置が、ストローブ信号がハイ状態に戻された後、算出した１６ビットＣＲＣの値を周辺ドライブ装置に送るステップと、（ｐ）周辺ドライブ装置が受取った１６ビットＣＲＣの値を計算した１６ビットＣＲＣの値と比較するステップとをさらに含み、バスで転送されているデータの妥当性が検証され、前記方法は既存のストローブされる転送プロトコルに対し後方互換性を有する、請求項９に記載の方法。１１．データは約８．３ＭＨｚの制御信号伝送ストローブレートを有するＡＴＡバスで転送され、ストローブ信号の第１および第２のエッジ双方を用いてデータを受信側にラッチすることにより、ＡＴＡバスの制御信号伝送ストローブレートを増大させなくともデータ転送速度が増大するため、ＡＴＡバスの信号の歪みが最小にされる、請求項９に記載の方法。１２．データ転送速度は約３３．３メガバイト／秒である、請求項９に記載の方法。１３．並列ビットエラー検出をさらに含み、送信側がデータ転送を終えた後、（ｈ）ホスト装置が算出した１６ビットＣＲＣの値を周辺ドライブ装置に送るステップと、（ｇ）周辺ドライブ装置が受取った１６ビットＣＲＣの値を算出した１６ビットＣＲＣの値と比較するステップとをさらに含み、バスで転送されているデータの妥当性が検証される、請求項９に記載の方法。１４．並列ビットエラー検出は既存のＡＴＡソフトウェアドライバにとって透明であり、データ保全性を向上させる一方で既存のＡＴＡソフトウェアドライバに対する後方互換性がもたらされる、請求項１３に記載の方法。１５．周辺ドライブ装置およびホスト装置により１６ビットＣＲＣの値を算出するステップは、データワードクロックレートで行なわれる、請求項９に記載の方法。１６．バスにより少なくとも１つの周辺ドライブ装置に接続されるホスト装置を含むコンピュータシステムにおいて、バスは連続する同期ＤＭＡバーストを通してホスト装置の読出および書込コマンドに応答してホスト装置と周辺ドライブ装置との間でデータの転送を行なうためのものであり、バスは関連する制御信号伝送ストローブレートを有し、前記コンピュータシステムにおいて書込コマンドのための同期ＤＭＡバーストを行なうための方法であって、（ａ）周辺ドライブ装置がＤＭＡ要求信号をアサートして同期ＤＭＡバーストを開始するステップと、（ｂ）ホスト装置が同期ＤＭＡバースト開始準備ができたときＤＭＡ要求信号に応答してＤＭＡ確認信号をアサートし、第１のデータワードをバスに置くステップと、（ｃ）周辺ドライブ装置がホスト装置によりＤＭＡ確認信号がアサートされた後予め定められた期間内に準備完了信号をアサートするステップと、（ｄ）周辺ドライブ装置により準備完了信号がアサートされた後予め定められた期間内に、ホスト装置がストローブ信号をハイ状態からロー状態にトグルし、第１のデータワードを周辺ドライブ装置にラッチするステップとを含み、ハイ状態からロー状態へのストローブ信号のトグルがストローブ信号の第１のエッジを定め、ロー状態からハイ状態へのストローブ信号のトグルがストローブ信号の第２のエッジを定め、周辺ドライブ装置は常に同期ＤＭＡバーストの開始を制御しており、ホスト装置によるデータおよびストローブ信号双方の制御が、ＤＭＡバーストに関連する伝搬遅延、ケーブル整定およびセットアップ時間の効果を最小とし、ストローブ信号の第１および第２のエッジ双方を用いてデータワードを周辺ドライブ装置にラッチすることにより、バスでのデータ転送速度を、バスの制御信号伝送ストローブレートを増大させることなく増大させる、同期ＤＭＡバーストを行なうための方法。１７．（ｅ）ホスト装置がさらなるデータワードをバスに置くステップと、（ｆ）ホスト装置が、さらなるデータワードをバスに置いた後第２の予め定められた期間にロー状態からハイ状態にストローブ信号をトグルし、さらなるデータワードを周辺ドライブ装置にラッチするステップとをさらに含み、さらなるデータワードはバスで転送されストローブ信号の第１および第２のエッジ双方を用いて周辺ドライブ装置にラッチされる、請求項１６に記載の方法。１８．（ｅ）ホスト装置が、ホスト装置のデータ転送終了後ストローブ信号をハイ状態に戻すステップをさらに含む、請求項１６に記載の方法。１９．前記方法は既存のストローブされる転送プロトコルに対し後方互換性を有する、請求項１８に記載の方法。２０．同期ＤＭＡバーストは、約８．３ＭＨｚの制御信号伝送ストローブレートを有するＡＴＡバスで行なわれ、データ転送速度は約３３．３メガバイト／秒に増大する、請求項１６に記載の方法。２１．並列ビットエラー検出をさらに含み、（ｂ）（１）ホスト装置が、バスに置かれたデータワードに対し１６ビットのＣＲＣの値を算出するステップと、データワードが周辺ドライブ装置にラッチされた後、（ｅ）周辺ドライブ装置がバスから受取ったデータワードに対し１６ビットＣＲＣの値を算出するステップと、ホスト装置がデータ転送を終えた後、（ｆ）ホスト装置が算出した１６ビットＣＲＣの値を周辺ドライブ装置に送るステップと、（ｇ）周辺ドライブ装置が受取った１６ビットＣＲＣの値を算出した１６ビットＣＲＣの値と比較するステップとをさらに含み、バスで転送されているデータの妥当性が検証される、請求項１６に記載の方法。２２．ビットエラー検出は既存のＡＴＡソフトウェアドライバにとって透明であり、データの保全性を向上させる一方で既存のＡＴＡソフトウェアドライバに対する後方互換性をもたらす、請求項２１に記載の方法。２３．周辺ドライブ装置およびホスト装置により１６ビットＣＲＣの値を算出するステップは、データワードクロックレートで行なわれる、請求項２１に記載の方法。