JPH1041499A - 高耐圧ｄｍｏｓ ｆｅｔ - Google Patents
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- JPH1041499A JPH1041499A JP8189229A JP18922996A JPH1041499A JP H1041499 A JPH1041499 A JP H1041499A JP 8189229 A JP8189229 A JP 8189229A JP 18922996 A JP18922996 A JP 18922996A JP H1041499 A JPH1041499 A JP H1041499A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
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Abstract
(57)【要約】
【課題】高耐圧のＤＭＯＳ ＦＥＴを実現する。
【解決手段】本発明の高耐圧ＤＭＯＳ ＦＥＴは、半導
体基板の一つの面にソース層とコンタクト層とを含んだ
Ｐベース層と、このＰベース層に隣接し所定の耐電圧が
得られるよう一定の幅をもったドリフトチャンネル層
と、このドリフトチャンネル層に接するよう配置したド
レイン層とからなり、小型化するために帯状に構成す
る。帯状に構成すると折り曲げ部の内側に電界が集中し
て耐圧がさがる。そこで折り曲げ部の外側にあるドリフ
ト・チャンネル層に不純物を注入する領域と注入しない
領域とを交互に配置することにより折り曲げ部の局部的
な電界の集中を防止して耐圧の低下を防ぐことを特徴と
する。
体基板の一つの面にソース層とコンタクト層とを含んだ
Ｐベース層と、このＰベース層に隣接し所定の耐電圧が
得られるよう一定の幅をもったドリフトチャンネル層
と、このドリフトチャンネル層に接するよう配置したド
レイン層とからなり、小型化するために帯状に構成す
る。帯状に構成すると折り曲げ部の内側に電界が集中し
て耐圧がさがる。そこで折り曲げ部の外側にあるドリフ
ト・チャンネル層に不純物を注入する領域と注入しない
領域とを交互に配置することにより折り曲げ部の局部的
な電界の集中を防止して耐圧の低下を防ぐことを特徴と
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体の各層が帯
状に形成された横型高耐圧ＤＭＯＳ ＦＥＴ（以下ＤＭ
ＯＳ ＦＥＴと言う）の端部及び折り曲げ部での耐圧の
向上に関するものである。
状に形成された横型高耐圧ＤＭＯＳ ＦＥＴ（以下ＤＭ
ＯＳ ＦＥＴと言う）の端部及び折り曲げ部での耐圧の
向上に関するものである。
【０００２】
【従来の技術】図４は従来のｎ型ＤＭＯＳ ＦＥＴの基
本的な構造を示す断面図である。ｐ型基板１の中にｐ型
ベース層２が形成されている。この中にソース層３（ｎ
型拡散層）及びコンタクトＰ+層４（ｐ型拡散層）が形
成され、これらソース層３とコンタクトＰ+層４に共通
にソース電極５が接続されている。また、ｐ型基板１の
中にｐ型ベース層２に接してソース層３側にドリフト・
チャンネル６ａ（ｎ型拡散層）が形成されており、この
ドリフト・チャンネル６ａ内にドレイン層７（ｎ型拡散
層）が形成されている。このドレイン層７にはドレイン
電極８が接続されている。一方、ソース層３及びｐ型ベ
ース層２に対向してＬＯＣＯＳ９（絶縁膜）で隔てられ
たゲート電極１０が形成されている。このＬＯＣＯＳ９
はシリコン酸化膜でありＬＯＣＯＳプロセスにより形成
される。上記の加工工程は既に知られたプロセスにより
すすめることができる。
本的な構造を示す断面図である。ｐ型基板１の中にｐ型
ベース層２が形成されている。この中にソース層３（ｎ
型拡散層）及びコンタクトＰ+層４（ｐ型拡散層）が形
成され、これらソース層３とコンタクトＰ+層４に共通
にソース電極５が接続されている。また、ｐ型基板１の
中にｐ型ベース層２に接してソース層３側にドリフト・
チャンネル６ａ（ｎ型拡散層）が形成されており、この
ドリフト・チャンネル６ａ内にドレイン層７（ｎ型拡散
層）が形成されている。このドレイン層７にはドレイン
電極８が接続されている。一方、ソース層３及びｐ型ベ
ース層２に対向してＬＯＣＯＳ９（絶縁膜）で隔てられ
たゲート電極１０が形成されている。このＬＯＣＯＳ９
はシリコン酸化膜でありＬＯＣＯＳプロセスにより形成
される。上記の加工工程は既に知られたプロセスにより
すすめることができる。
【０００３】上記のｎ型ＤＭＯＳ ＦＥＴが通常のＭＯ
Ｓ ＦＥＴと大きく違る点は、ソース電極５とドレイ
ン電極８の間がドリフト・チャンネル６ａの存在により
大きく離れていること（通常のＭＯＳ ＦＥＴにはドリ
フト・チャンネル６ａが無い）、ゲート電極１０に対
向したチャンネルがｐ型ベースでできている点にある。
ここに述べたｎ型ＤＭＯＳ ＦＥＴが高耐圧を吸収でき
るのは、ドリフト・チャンネル長（図４のＬD）を充分
長く取ってあるため、高電圧印加時にｐ形ベース２とド
リフト・チャンネル６ａのｐｎ接合点を起点としてドリ
フト・チャンネル６ａ内に空乏層が広がり、電界の集中
が緩和されるからである。尚、以下の説明の便宜上ソー
ス層とゲート電極のある領域をソース・ゲート領域、ド
レイン層及びドレイン電極のある領域をドレイン領域、
ドレイン層とドリフトチャンネルがある領域をドレイン
・ドリフト領域と大まかに区分して呼ぶ。
Ｓ ＦＥＴと大きく違る点は、ソース電極５とドレイ
ン電極８の間がドリフト・チャンネル６ａの存在により
大きく離れていること（通常のＭＯＳ ＦＥＴにはドリ
フト・チャンネル６ａが無い）、ゲート電極１０に対
向したチャンネルがｐ型ベースでできている点にある。
ここに述べたｎ型ＤＭＯＳ ＦＥＴが高耐圧を吸収でき
るのは、ドリフト・チャンネル長（図４のＬD）を充分
長く取ってあるため、高電圧印加時にｐ形ベース２とド
リフト・チャンネル６ａのｐｎ接合点を起点としてドリ
フト・チャンネル６ａ内に空乏層が広がり、電界の集中
が緩和されるからである。尚、以下の説明の便宜上ソー
ス層とゲート電極のある領域をソース・ゲート領域、ド
レイン層及びドレイン電極のある領域をドレイン領域、
ドレイン層とドリフトチャンネルがある領域をドレイン
・ドリフト領域と大まかに区分して呼ぶ。
【０００４】次に図４を参照して動作の説明をする。ド
レイン電極８とソース電極５の間に高電圧が印加されて
いるときにゲート電極１０に電圧を印加すると、この電
極に対向するｐ型ベース層２の表面が反転してｎ型のチ
ャンネルができる。この状態では、ドレイン電極８−ド
リフト・チャンネル６ａ−ｎ型反転層（ｐ型ベース層２
の表面にできた反転層）−ソース電極５と電流が流れ
る。この状態をＤＭＯＳ ＦＥＴのｏｎ状態と言い、ド
レイン電極８とソース電極５の間の抵抗をｏｎ抵抗と呼
ぶ。消費電力の低減や発熱を抑えるためにこのｏｎ抵抗
を低くする必要がある。そのために、ドリフト．チャ
ンネル長ＬDを短くする、ドリフト・チャンネルの濃
度を濃くする、等の方法がとられる。しかし、ドリフ
ト．チャンネル長ＬDを短くすると高耐圧化の妨げにな
り、ドリフト・チャンネルの濃度を上げるほど空乏層は
伸び難く耐圧が下がる。そこで、高耐圧化とｏｎ抵抗の
低減のためにＤＭＯＳ ＦＥＴの構造を、ドリフト・
チャンネル長ＬDを大きくとって高耐圧吸収構造にす
る、ドリフト・チャンネル幅を広げてｏｎ抵抗を低減
させる、等の方法をとる。次にその形状パターンの例を
示す。
レイン電極８とソース電極５の間に高電圧が印加されて
いるときにゲート電極１０に電圧を印加すると、この電
極に対向するｐ型ベース層２の表面が反転してｎ型のチ
ャンネルができる。この状態では、ドレイン電極８−ド
リフト・チャンネル６ａ−ｎ型反転層（ｐ型ベース層２
の表面にできた反転層）−ソース電極５と電流が流れ
る。この状態をＤＭＯＳ ＦＥＴのｏｎ状態と言い、ド
レイン電極８とソース電極５の間の抵抗をｏｎ抵抗と呼
ぶ。消費電力の低減や発熱を抑えるためにこのｏｎ抵抗
を低くする必要がある。そのために、ドリフト．チャ
ンネル長ＬDを短くする、ドリフト・チャンネルの濃
度を濃くする、等の方法がとられる。しかし、ドリフ
ト．チャンネル長ＬDを短くすると高耐圧化の妨げにな
り、ドリフト・チャンネルの濃度を上げるほど空乏層は
伸び難く耐圧が下がる。そこで、高耐圧化とｏｎ抵抗の
低減のためにＤＭＯＳ ＦＥＴの構造を、ドリフト・
チャンネル長ＬDを大きくとって高耐圧吸収構造にす
る、ドリフト・チャンネル幅を広げてｏｎ抵抗を低減
させる、等の方法をとる。次にその形状パターンの例を
示す。
【０００５】図５は従来のｎ型ＤＭＯＳ ＦＥＴの各層
の配列パターンを円形にした平面図である。Ｘ−Ｙで表
示した部分の断面は図４のＸ、Ｙにそれぞれ一致する。
図４の符号と同じで、ソース・ゲート領域５１にはソー
ス層３、ソース電極５及びゲート電極１０があり、ドレ
イン領域５２にはドレイン層７及びドレイン電極８があ
り、ドレイン・ドリフト領域５３にはドレイン層７とド
リフト・チャンネル６ｂがある。これらはおおよその配
列パターンを示したものであって細部を示したものでは
ない。図６はｎ型ＤＭＯＳ ＦＥＴの各層の配列パター
ンをトラック形にした平面図である。その他は図５の説
明と同じである。図７はｎ型ＤＭＯＳ ＦＥＴの各層の
配列パターンを櫛形にした平面図である。小円で描いた
端部７１、７２を折り曲げ部と呼んでいる。折り曲げ部
７１の外側が図４のソース・ゲート側（Ｙ側）、内側が
ドレイン側（Ｘ側）にそれぞれ対応する。折り曲げ部７
２では内側がソース・ゲート側（Ｙ側）に外側がドレイ
ン側（Ｘ側）にそれぞれ対応する。製品化にあたっては
小さい面積の中で各層を広く確保するために配列パター
ンを櫛形にすることが多い。しかし、図７に示す折り曲
げ部分７１、７２では他の部分より電界が集中しやすく
耐圧低下の原因になるという問題がある。その他は図５
の説明と同じである。
の配列パターンを円形にした平面図である。Ｘ−Ｙで表
示した部分の断面は図４のＸ、Ｙにそれぞれ一致する。
図４の符号と同じで、ソース・ゲート領域５１にはソー
ス層３、ソース電極５及びゲート電極１０があり、ドレ
イン領域５２にはドレイン層７及びドレイン電極８があ
り、ドレイン・ドリフト領域５３にはドレイン層７とド
リフト・チャンネル６ｂがある。これらはおおよその配
列パターンを示したものであって細部を示したものでは
ない。図６はｎ型ＤＭＯＳ ＦＥＴの各層の配列パター
ンをトラック形にした平面図である。その他は図５の説
明と同じである。図７はｎ型ＤＭＯＳ ＦＥＴの各層の
配列パターンを櫛形にした平面図である。小円で描いた
端部７１、７２を折り曲げ部と呼んでいる。折り曲げ部
７１の外側が図４のソース・ゲート側（Ｙ側）、内側が
ドレイン側（Ｘ側）にそれぞれ対応する。折り曲げ部７
２では内側がソース・ゲート側（Ｙ側）に外側がドレイ
ン側（Ｘ側）にそれぞれ対応する。製品化にあたっては
小さい面積の中で各層を広く確保するために配列パター
ンを櫛形にすることが多い。しかし、図７に示す折り曲
げ部分７１、７２では他の部分より電界が集中しやすく
耐圧低下の原因になるという問題がある。その他は図５
の説明と同じである。
【０００６】
【発明が解決しようとする課題】本発明の目的は、上記
のように折り曲げ部分や端部で起きやすい電界の集中を
抑えて高耐圧のＤＭＯＳ ＦＥＴを実現することにあ
る。
のように折り曲げ部分や端部で起きやすい電界の集中を
抑えて高耐圧のＤＭＯＳ ＦＥＴを実現することにあ
る。
【０００７】
【課題を解決するための手段】本発明の高耐圧ＤＭＯＳ
ＦＥＴは、半導体基板の一つの面にソース層とコンタ
クト層とを含んだＰベース層と、このＰベース層に隣接
し所定の耐電圧が得られるよう一定の幅をもったドリフ
トチャンネル層と、このドリフトチャンネル層に接する
よう配置したドレイン層とを含み、帯状に形成した横型
ＤＭＯＳ ＦＥＴにおいて、前記帯状に形成した横型Ｄ
ＭＯＳ ＦＥＴの端部や折り曲げ部にある前記ドリフト
・チャンネル層に不純物を注入する領域と注入しない領
域とを交互に設けることにより端部や折り曲げ部の局部
的な電界の集中を防止して耐圧を大きくすることを特徴
とする。また、小型化するために櫛形に形成すると折り
曲げ部の内側に電界が集中して耐圧がさがる。そこで折
り曲げ部の外側にあるドリフト・チャンネル層に、不純
物を注入する領域と注入しない領域とを交互に配置する
と共に、不純物を注入しない領域の形状を適当に選ぶこ
とにより折り曲げ部の局部的な電界の集中を緩和する。
ＦＥＴは、半導体基板の一つの面にソース層とコンタ
クト層とを含んだＰベース層と、このＰベース層に隣接
し所定の耐電圧が得られるよう一定の幅をもったドリフ
トチャンネル層と、このドリフトチャンネル層に接する
よう配置したドレイン層とを含み、帯状に形成した横型
ＤＭＯＳ ＦＥＴにおいて、前記帯状に形成した横型Ｄ
ＭＯＳ ＦＥＴの端部や折り曲げ部にある前記ドリフト
・チャンネル層に不純物を注入する領域と注入しない領
域とを交互に設けることにより端部や折り曲げ部の局部
的な電界の集中を防止して耐圧を大きくすることを特徴
とする。また、小型化するために櫛形に形成すると折り
曲げ部の内側に電界が集中して耐圧がさがる。そこで折
り曲げ部の外側にあるドリフト・チャンネル層に、不純
物を注入する領域と注入しない領域とを交互に配置する
と共に、不純物を注入しない領域の形状を適当に選ぶこ
とにより折り曲げ部の局部的な電界の集中を緩和する。
【０００８】
【発明の実施の形態】以下図面を用いて本発明を説明す
る。図１は本発明の実施の一形態を示したｎ型ＤＭＯＳ
ＦＥＴの構造断面図である。ｐ型基板１の中にｐ型ベ
ース層２が形成されている。この中にソース層３（ｎ型
拡散層）及びコンタクトＰ+層４（ｐ型拡散層）が形成
され、これらソース層３とコンタクトＰ+層４に共通に
ソース電極５が接続されている。また、ｐ型基板１の中
にｐ型ベース層２に接してソース層３側にｎ型ドリフト
・チャンネル６ｂ〜６ｍ（ｎ型拡散層）が形成されてお
り、このｎ型ドリフト・チャンネル６ｂ〜６ｍ内にドレ
イン層７（ｎ型拡散層）が形成されている。このドレイ
ン層７にはドレイン電極８が接続されている。一方、ソ
ース層３及びｐ型ベース層２に対向してＬＯＣＯＳ９
（絶縁膜）で隔てられたゲート電極１０が形成されてい
る。このＬＯＣＯＳ９はＬＯＣＯＳプロセスにより形成
されたシリコン酸化膜である。上記の加工工程は既に知
られたプロセスによることができる。
る。図１は本発明の実施の一形態を示したｎ型ＤＭＯＳ
ＦＥＴの構造断面図である。ｐ型基板１の中にｐ型ベ
ース層２が形成されている。この中にソース層３（ｎ型
拡散層）及びコンタクトＰ+層４（ｐ型拡散層）が形成
され、これらソース層３とコンタクトＰ+層４に共通に
ソース電極５が接続されている。また、ｐ型基板１の中
にｐ型ベース層２に接してソース層３側にｎ型ドリフト
・チャンネル６ｂ〜６ｍ（ｎ型拡散層）が形成されてお
り、このｎ型ドリフト・チャンネル６ｂ〜６ｍ内にドレ
イン層７（ｎ型拡散層）が形成されている。このドレイ
ン層７にはドレイン電極８が接続されている。一方、ソ
ース層３及びｐ型ベース層２に対向してＬＯＣＯＳ９
（絶縁膜）で隔てられたゲート電極１０が形成されてい
る。このＬＯＣＯＳ９はＬＯＣＯＳプロセスにより形成
されたシリコン酸化膜である。上記の加工工程は既に知
られたプロセスによることができる。
【０００９】本発明の横型高耐圧ＭＯＳ ＦＥＴの特徴
は、図４で示した従来のｎ形ＤＭＯＳ ＦＥＴと比べ
て、ソース・ゲート領域５１とドレイン領域５２の間に
あるｎ型ドリフト・チャンネル６ｂ〜６ｍ（ｎ型拡散
層）の構造が、折り曲げ部のみで異なっている点にあ
る。即ち、ソース・ゲート領域５１とドレイン領域５２
の間の距離がドリフト・チャンネル６ｂ〜６ｍの存在に
より大きく離れていることに加えて、図７の７１、７２
で示したように折り曲げ部で電界が集中するところでは
不純物を注入する領域と注入しない領域を交互に設ける
ことで前記折り曲げ部の平均的な濃度をさげてゆく。こ
うすることにより空乏層がドリフトチャンネル６ｂ〜６
ｍ全体に伸びやすくなり、折り曲げ部内側の電界の集中
を緩和して耐圧の劣化を防ぐことができる。また、不純
物の濃度を折り曲げ部以外の直線部の最適不純物濃度と
同じとして一定とするならば、不純物を注入しない領域
の幅を広げるほど濃度を薄くしたのと同じ効果を得るこ
とができる。つまり不純物を注入しない領域の形状を適
当に選ぶことにより局所的な電界の集中を緩和すること
ができる。このような電界の集中を緩和する効果はシュ
ミレーションにより予め推定することができる。以上の
理由から図１はソース・ゲート領域５１のｐベース層２
側の電界の集中を緩和するようにドリフト・チャンネル
６ｂ〜６ｍはｐベース層２に近づくほど不純物を注入し
ない領域の幅を広げている。図１は図７の折り曲げ部７
２に対応して描いている。
は、図４で示した従来のｎ形ＤＭＯＳ ＦＥＴと比べ
て、ソース・ゲート領域５１とドレイン領域５２の間に
あるｎ型ドリフト・チャンネル６ｂ〜６ｍ（ｎ型拡散
層）の構造が、折り曲げ部のみで異なっている点にあ
る。即ち、ソース・ゲート領域５１とドレイン領域５２
の間の距離がドリフト・チャンネル６ｂ〜６ｍの存在に
より大きく離れていることに加えて、図７の７１、７２
で示したように折り曲げ部で電界が集中するところでは
不純物を注入する領域と注入しない領域を交互に設ける
ことで前記折り曲げ部の平均的な濃度をさげてゆく。こ
うすることにより空乏層がドリフトチャンネル６ｂ〜６
ｍ全体に伸びやすくなり、折り曲げ部内側の電界の集中
を緩和して耐圧の劣化を防ぐことができる。また、不純
物の濃度を折り曲げ部以外の直線部の最適不純物濃度と
同じとして一定とするならば、不純物を注入しない領域
の幅を広げるほど濃度を薄くしたのと同じ効果を得るこ
とができる。つまり不純物を注入しない領域の形状を適
当に選ぶことにより局所的な電界の集中を緩和すること
ができる。このような電界の集中を緩和する効果はシュ
ミレーションにより予め推定することができる。以上の
理由から図１はソース・ゲート領域５１のｐベース層２
側の電界の集中を緩和するようにドリフト・チャンネル
６ｂ〜６ｍはｐベース層２に近づくほど不純物を注入し
ない領域の幅を広げている。図１は図７の折り曲げ部７
２に対応して描いている。
【００１０】図２は本発明のｎ型ＤＭＯＳ ＦＥＴの折
り曲げ部の平面図である。折り曲げ部の加工工程で使用
するホトレジストのマスクパターンを用いてドリフト・
チャンネル６ｂ〜６ｍの形状を分かりやすく示したもの
である。２１は図１のＰベース層２の近傍を包括して示
している。図７であればソース・ゲート領域５１側に対
応する。２２は図１で示したドレイン層７及びドレイン
電極８の近傍を示す。図７であればドレイン領域５２側
に対応する。図２のソース・ゲート領域２１の端部イの
近傍に向かって電界が集中するのでソース・ゲート領域
２１（内側）に向かうほどｐ型基板内の不純物を注入し
ない領域の幅を広げてゆく。上記の不純物を注入しない
領域を作る方法を次に説明する。ドリフト・チャンネル
６ｂ〜６ｍを作るためにｐ型基板の中へｎ型不純物イオ
ンを打ち込む際、ホトレジストにより所定のマスクを設
けてイオンの通過を阻止することにより実現する。本図
はこのマスクパターンを示したものである。図ではイオ
ンを打ち込む部分は点を付してある。（ローハ）〜（オ
−ワ）はドリフト・チャンネル６ｂ〜６ｍ部分（図１）
にイオンを打ち込む幅である。実際にｎ型不純物イオン
を打ち込んでアニールして仕上げるとドリフトチャンネ
ルの幅は図１の６ｂ〜６ｍようにかなり広がったものに
なる。このようにホトレジストのマスクを適宜作成して
直線部と折り曲げ部のドリフトチャンネルの平均濃度を
自由に変えることができる。また、ドリフトチャンネル
のイオン注入工程は１つのマスクを用いて１回で終了さ
せることができるので工程の短縮につながる。
り曲げ部の平面図である。折り曲げ部の加工工程で使用
するホトレジストのマスクパターンを用いてドリフト・
チャンネル６ｂ〜６ｍの形状を分かりやすく示したもの
である。２１は図１のＰベース層２の近傍を包括して示
している。図７であればソース・ゲート領域５１側に対
応する。２２は図１で示したドレイン層７及びドレイン
電極８の近傍を示す。図７であればドレイン領域５２側
に対応する。図２のソース・ゲート領域２１の端部イの
近傍に向かって電界が集中するのでソース・ゲート領域
２１（内側）に向かうほどｐ型基板内の不純物を注入し
ない領域の幅を広げてゆく。上記の不純物を注入しない
領域を作る方法を次に説明する。ドリフト・チャンネル
６ｂ〜６ｍを作るためにｐ型基板の中へｎ型不純物イオ
ンを打ち込む際、ホトレジストにより所定のマスクを設
けてイオンの通過を阻止することにより実現する。本図
はこのマスクパターンを示したものである。図ではイオ
ンを打ち込む部分は点を付してある。（ローハ）〜（オ
−ワ）はドリフト・チャンネル６ｂ〜６ｍ部分（図１）
にイオンを打ち込む幅である。実際にｎ型不純物イオン
を打ち込んでアニールして仕上げるとドリフトチャンネ
ルの幅は図１の６ｂ〜６ｍようにかなり広がったものに
なる。このようにホトレジストのマスクを適宜作成して
直線部と折り曲げ部のドリフトチャンネルの平均濃度を
自由に変えることができる。また、ドリフトチャンネル
のイオン注入工程は１つのマスクを用いて１回で終了さ
せることができるので工程の短縮につながる。
【００１１】以上のようにして折り曲げ部のドリフト・
チャンネルの平均濃度を変えた本発明のｎ型ＤＭＯＳ
ＦＥＴの動作を次に説明する。図１のドレイン電極８と
ソース電極５の間に高電圧が印加されているときにゲー
ト電極１０に電圧を印加すると、この電極に対向するｐ
型ベース層２の表面が反転してｎ型のチャンネルができ
る。この状態では、ドレイン電極８−ドリフト・チャン
ネル６ｍ→６ａ−ｎ型反転層（ｐ型ベース層２の表面に
できた反転層）−ソース電極５の経路でゲート電圧に制
御された電流が流れる。これを図２で説明すると、ドレ
イン領域２２から流れ出た電流はドリフト・チャンネル
６ｍ→６ｂ−ソースゲート領域２１の方向に流れる。ド
リフト・チャンネルの平均濃度を半円形のように適宜変
えることにより、電流はソースゲート領域２１のイなど
端部の一点にだけ集中して流れ込むことがなく端部へ分
散して流れ込むようになる。これは電界が端部の一点に
にだけ集中することを防止することであり局部的な耐圧
の低下を防止することになる。尚、図７の７１部分では
図２のソース・ゲート領域２１とドレイン領域２２が入
れ代わった構造となっているが、端部の内側で電界が集
中しないようドリフト・チャンネルの平均濃度を変える
ことは先に説明した７２部分と全く同様にすることがで
きる。図３は電界の局部的な集中を防止したことにより
ＤＭＯＳ ＦＥＴが高耐圧化したことを示している。一
例を見ると、ドリフト・チャンネルの長さＬDを５０μ
ｍとした場合に、ドレイン電極とソース電極の間の耐圧
が従来は４００Ｖであったのに比べて、本願発明のドリ
フト・チャンネル構造にすることで５９０Ｖまで上げる
ことができたことを示している。
チャンネルの平均濃度を変えた本発明のｎ型ＤＭＯＳ
ＦＥＴの動作を次に説明する。図１のドレイン電極８と
ソース電極５の間に高電圧が印加されているときにゲー
ト電極１０に電圧を印加すると、この電極に対向するｐ
型ベース層２の表面が反転してｎ型のチャンネルができ
る。この状態では、ドレイン電極８−ドリフト・チャン
ネル６ｍ→６ａ−ｎ型反転層（ｐ型ベース層２の表面に
できた反転層）−ソース電極５の経路でゲート電圧に制
御された電流が流れる。これを図２で説明すると、ドレ
イン領域２２から流れ出た電流はドリフト・チャンネル
６ｍ→６ｂ−ソースゲート領域２１の方向に流れる。ド
リフト・チャンネルの平均濃度を半円形のように適宜変
えることにより、電流はソースゲート領域２１のイなど
端部の一点にだけ集中して流れ込むことがなく端部へ分
散して流れ込むようになる。これは電界が端部の一点に
にだけ集中することを防止することであり局部的な耐圧
の低下を防止することになる。尚、図７の７１部分では
図２のソース・ゲート領域２１とドレイン領域２２が入
れ代わった構造となっているが、端部の内側で電界が集
中しないようドリフト・チャンネルの平均濃度を変える
ことは先に説明した７２部分と全く同様にすることがで
きる。図３は電界の局部的な集中を防止したことにより
ＤＭＯＳ ＦＥＴが高耐圧化したことを示している。一
例を見ると、ドリフト・チャンネルの長さＬDを５０μ
ｍとした場合に、ドレイン電極とソース電極の間の耐圧
が従来は４００Ｖであったのに比べて、本願発明のドリ
フト・チャンネル構造にすることで５９０Ｖまで上げる
ことができたことを示している。
【００１２】
【発明の効果】高耐圧ＤＭＯＳ ＦＥＴの製品化にあた
って小型化するために、半導体の各層の配列パターンを
櫛形にすることが多い。このため折り曲げ部分では他の
部分より電界が集中しやすく耐圧低下の原因になってい
たが、本発明の方法により電界の集中を抑えて高耐圧の
ＤＭＯＳ ＦＥＴを実現することができた。
って小型化するために、半導体の各層の配列パターンを
櫛形にすることが多い。このため折り曲げ部分では他の
部分より電界が集中しやすく耐圧低下の原因になってい
たが、本発明の方法により電界の集中を抑えて高耐圧の
ＤＭＯＳ ＦＥＴを実現することができた。
【図面の簡単な説明】
【図１】本発明の実施の一形態を示したｎ型ＤＭＯＳ
ＦＥＴの構造断面図である。
ＦＥＴの構造断面図である。
【図２】本発明のｎ型ＤＭＯＳ ＦＥＴの折り曲げ部を
含む平面図である。
含む平面図である。
【図３】本発明の構造と従来の構造との耐圧比較図であ
る。
る。
【図４】従来のｎ型ＤＭＯＳ ＦＥＴの構造断面図であ
る。
る。
【図５】従来のｎ型ＤＭＯＳ ＦＥＴの平面図である。
【図６】各層の配列パターンがトラック形のｎ型ＤＭＯ
Ｓ ＦＥＴの平面図である。
Ｓ ＦＥＴの平面図である。
【図７】各層の配列パターンが櫛形のｎ型ＤＭＯＳ Ｆ
ＥＴの平面図である。
ＥＴの平面図である。
１ 半導体基板 ２ ｐベース層 ３ ソース層 ４ コンタクト層 ５ ソース電極 ６ａ、６ｂ〜６ｍ ドリフト・チャンネル ７ ドレイン層 ８ ドレイン電極 ９ 酸化膜 １０ ゲート電極 ２１ ソース・ゲート領域 ２２ ドレイン領域 ７１、７２ 電極のコーナ部分
Claims (1)
- 【請求項１】半導体基板の一つの面にソース層とコンタ
クト層とを含んだＰベース層と、このＰベース層に隣接
し所定の耐電圧が得られるよう一定の幅をもったドリフ
トチャンネル層と、このドリフトチャンネル層に接する
よう配置したドレイン層と、前記ソース層からＰベース
層にわたって絶縁膜を介して対向させたゲート電極とを
帯状に形成した横型ＤＭＯＳ ＦＥＴにおいて、 前記帯状に形成した横型ＤＭＯＳ ＦＥＴの端部や折り
曲げ部の外側にある前記ドリフト・チャンネル層に不純
物を注入する領域と注入しない領域とを交互に設けるこ
とにより端部や折り曲げ部の局部的な電界の集中を防止
して耐圧を大きくしたことを特徴とする高耐圧ＤＭＯＳ
ＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8189229A JPH1041499A (ja) | 1996-07-18 | 1996-07-18 | 高耐圧ｄｍｏｓ ｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8189229A JPH1041499A (ja) | 1996-07-18 | 1996-07-18 | 高耐圧ｄｍｏｓ ｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1041499A true JPH1041499A (ja) | 1998-02-13 |
Family
ID=16237758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8189229A Pending JPH1041499A (ja) | 1996-07-18 | 1996-07-18 | 高耐圧ｄｍｏｓ ｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1041499A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001102569A (ja) * | 1999-09-28 | 2001-04-13 | Fuji Electric Co Ltd | 半導体デバイス |
| KR100393201B1 (ko) * | 2001-04-16 | 2003-07-31 | 페어차일드코리아반도체 주식회사 | 낮은 온 저항과 높은 브레이크다운 전압을 갖는 고전압수평형 디모스 트랜지스터 |
| KR100425435B1 (ko) * | 2002-02-08 | 2004-03-30 | 페어차일드코리아반도체 주식회사 | 감소된 표면 전계 구조를 갖는 수평형 디모스 트랜지스터및 그 제조방법 |
| JP2007294872A (ja) * | 2006-03-29 | 2007-11-08 | Fuji Electric Device Technology Co Ltd | 高耐圧横型ｍｏｓｆｅｔ |
| JP2010016041A (ja) * | 2008-07-01 | 2010-01-21 | Sharp Corp | 半導体装置 |
| JP2010109344A (ja) * | 2008-09-30 | 2010-05-13 | Sanken Electric Co Ltd | 半導体装置 |
| JP2010109343A (ja) * | 2008-09-30 | 2010-05-13 | Sanken Electric Co Ltd | 半導体装置 |
| CN102694008A (zh) * | 2011-03-22 | 2012-09-26 | 立锜科技股份有限公司 | 高压元件及其制造方法 |
| CN116799040A (zh) * | 2023-08-28 | 2023-09-22 | 合肥晶合集成电路股份有限公司 | 降低表面电场型半导体器件及其制造方法 |
-
1996
- 1996-07-18 JP JP8189229A patent/JPH1041499A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001102569A (ja) * | 1999-09-28 | 2001-04-13 | Fuji Electric Co Ltd | 半導体デバイス |
| KR100393201B1 (ko) * | 2001-04-16 | 2003-07-31 | 페어차일드코리아반도체 주식회사 | 낮은 온 저항과 높은 브레이크다운 전압을 갖는 고전압수평형 디모스 트랜지스터 |
| KR100425435B1 (ko) * | 2002-02-08 | 2004-03-30 | 페어차일드코리아반도체 주식회사 | 감소된 표면 전계 구조를 갖는 수평형 디모스 트랜지스터및 그 제조방법 |
| JP2007294872A (ja) * | 2006-03-29 | 2007-11-08 | Fuji Electric Device Technology Co Ltd | 高耐圧横型ｍｏｓｆｅｔ |
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| CN102694008A (zh) * | 2011-03-22 | 2012-09-26 | 立锜科技股份有限公司 | 高压元件及其制造方法 |
| CN116799040A (zh) * | 2023-08-28 | 2023-09-22 | 合肥晶合集成电路股份有限公司 | 降低表面电场型半导体器件及其制造方法 |
| CN116799040B (zh) * | 2023-08-28 | 2023-11-03 | 合肥晶合集成电路股份有限公司 | 降低表面电场型半导体器件及其制造方法 |
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