JPH10340952A - 集積回路の多層配線形成方法 - Google Patents
集積回路の多層配線形成方法Info
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- JPH10340952A JPH10340952A JP14554997A JP14554997A JPH10340952A JP H10340952 A JPH10340952 A JP H10340952A JP 14554997 A JP14554997 A JP 14554997A JP 14554997 A JP14554997 A JP 14554997A JP H10340952 A JPH10340952 A JP H10340952A
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- forming
- metal
- film
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Abstract
(57)【要約】
【課題】 理想的なステップカバレッジが実現でき、か
つ量産性に優れた金属配線および金属プラグを形成する
集積回路の多層配線形成方法を提供する。 【解決手段】 レジスト浸食技術により誘電膜上に浅い
溝ならびに段差付の深い溝を形成し、ＣＶＤ（化学的気
相成長法）により金属膜を浅い溝ならびに段差付の深い
溝に埋め込むものであって、段差付の深い溝によって理
想的なステップカバレッジが実現し、プラズマエッチバ
ックまたはＣＭＰ（化学的機械的研磨法）により浅い溝
ならびに段差付の深い溝以外の領域にある金属膜を除去
して、浅い溝の内部に金属配線を形成し、段差付の深い
溝の内部に金属プラグを形成する構成により、多層配線
集積回路の大量生産に応用することができる。
つ量産性に優れた金属配線および金属プラグを形成する
集積回路の多層配線形成方法を提供する。 【解決手段】 レジスト浸食技術により誘電膜上に浅い
溝ならびに段差付の深い溝を形成し、ＣＶＤ（化学的気
相成長法）により金属膜を浅い溝ならびに段差付の深い
溝に埋め込むものであって、段差付の深い溝によって理
想的なステップカバレッジが実現し、プラズマエッチバ
ックまたはＣＭＰ（化学的機械的研磨法）により浅い溝
ならびに段差付の深い溝以外の領域にある金属膜を除去
して、浅い溝の内部に金属配線を形成し、段差付の深い
溝の内部に金属プラグを形成する構成により、多層配線
集積回路の大量生産に応用することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路の金属配
線(Metal Interconnectin)および金属プラグ(Metal Plu
g)の形成方法に係り、特に、化学的気相成長法(Chemica
l Vapor Deposition＝ CVD）を利用して形成される金属
膜により金属配線および金属プラグを形成する集積回路
の多層配線形成方法に関する。
線(Metal Interconnectin)および金属プラグ(Metal Plu
g)の形成方法に係り、特に、化学的気相成長法(Chemica
l Vapor Deposition＝ CVD）を利用して形成される金属
膜により金属配線および金属プラグを形成する集積回路
の多層配線形成方法に関する。
【０００２】
【従来の技術】集積回路デバイスの絶えざる縮小化にと
もない、サブミクロン技術の時代に入ると、集積密度を
向上させるため、配線(Interconnectin)技術もそれに応
じて絶えずスケールダウンしているので、微細な金属配
線の形成がますます困難なものとなると同時に、コンタ
クトホール(Contact Hole)およびスルーホール(Via Hol
e)のステップカバレッジ問題(Step Coverage Problem)
もますます深刻なものとなってきている。例えば、フォ
トレジストの金属に対するエッチング選択比が大きすぎ
るため、フォトリソグラフィならびにプラズマエッチン
グ(Photolithography and Plasma-Etching）により０．
１５μｍから０．３５μｍの金属配線を形成することは
非常に困難なものとなっている。また、金属配線がます
ます細くなっても金属配線の厚さはそれほど減少しない
ので、幅に対する厚さの比率がますます大きくなって(H
igh Aspect Ratio) 、相当に起伏の激しい形態(Severe
Topography) となり、後続の薄膜堆積およびフォトリソ
グラフィやエッチング工程にとってたいへん不利なもの
となっていた。
もない、サブミクロン技術の時代に入ると、集積密度を
向上させるため、配線(Interconnectin)技術もそれに応
じて絶えずスケールダウンしているので、微細な金属配
線の形成がますます困難なものとなると同時に、コンタ
クトホール(Contact Hole)およびスルーホール(Via Hol
e)のステップカバレッジ問題(Step Coverage Problem)
もますます深刻なものとなってきている。例えば、フォ
トレジストの金属に対するエッチング選択比が大きすぎ
るため、フォトリソグラフィならびにプラズマエッチン
グ(Photolithography and Plasma-Etching）により０．
１５μｍから０．３５μｍの金属配線を形成することは
非常に困難なものとなっている。また、金属配線がます
ます細くなっても金属配線の厚さはそれほど減少しない
ので、幅に対する厚さの比率がますます大きくなって(H
igh Aspect Ratio) 、相当に起伏の激しい形態(Severe
Topography) となり、後続の薄膜堆積およびフォトリソ
グラフィやエッチング工程にとってたいへん不利なもの
となっていた。
【０００３】そこで、金属配線の幅に対する厚さの比率
がますます大きくなるという問題を解決するために、日
本ＮＥＣ社のエンジニアが１９９５年の『ＶＬＳＩ Ｓ
ＹＭＰＯＳＩＵＭ』第２７〜２８ページにおいて提案し
た化学的気相成長法により形成された埋込金属(Recesse
d Metal)を利用して金属配線および金属プラグを形成す
る方法がある。ここに、その方法を簡単に述べてみる
と、まず、シリコン半導体ウェハの表面に誘電膜ならび
にハードマスクを形成して、そのハードマスクをエッチ
ストップ(Etch Stop) 膜とする。次に、フォトリソグラ
フィによって第１フォトレジストパターンを形成してか
ら、プラズマエッチングにより前記誘電膜ならびに前記
ハードマスクを部分的にエッチアウトして、前記誘電膜
の表面に第１の浅い溝を形成する。さらに、別なフォト
リソグラフィマスクにより第２フォトレジストパターン
を形成し、この第２フォトレジストパターンで前記第１
の浅い溝を部分的に覆うとともに、前記第１の浅い溝を
部分的に露出させる。前記ハードマスクのエッチング速
度が前記誘電膜のそれよりもはるかに小さく、従って、
フォトリソグラフィ工程においてミスアライメント(Mis
alignment)が発生しても前記ハードマスクがエッチスト
ップ膜となって前記ハードマスクの下にある前記誘電膜
がエッチングされることを防止できる。そして、プラズ
マエッチング技術により露出された第１の浅い溝を引き
続きエッチングして、その下層にある金属膜を露出さ
せ、前記第１の浅い溝を第２の深い溝とする。次に、前
記第２フォトレジストパターンおよび前記ハードマスク
を除去してから、化学的気相成長法により金属膜を形成
すれば、この金属膜が第１の浅い溝ならびに第２の深い
溝に埋め込まれる。そして、プラズマエッチバック技術
(Plasma Etchback) または化学的機械的研磨(Chemical
Mechanical Polishing=CMP）技術により前記第１の浅い
溝および第２の深い溝以外の前記金属膜を除去して、前
記第１の浅い溝内部に金属配線を形成し、前記第２の深
い溝内部に金属プラグを形成するというものであった。
がますます大きくなるという問題を解決するために、日
本ＮＥＣ社のエンジニアが１９９５年の『ＶＬＳＩ Ｓ
ＹＭＰＯＳＩＵＭ』第２７〜２８ページにおいて提案し
た化学的気相成長法により形成された埋込金属(Recesse
d Metal)を利用して金属配線および金属プラグを形成す
る方法がある。ここに、その方法を簡単に述べてみる
と、まず、シリコン半導体ウェハの表面に誘電膜ならび
にハードマスクを形成して、そのハードマスクをエッチ
ストップ(Etch Stop) 膜とする。次に、フォトリソグラ
フィによって第１フォトレジストパターンを形成してか
ら、プラズマエッチングにより前記誘電膜ならびに前記
ハードマスクを部分的にエッチアウトして、前記誘電膜
の表面に第１の浅い溝を形成する。さらに、別なフォト
リソグラフィマスクにより第２フォトレジストパターン
を形成し、この第２フォトレジストパターンで前記第１
の浅い溝を部分的に覆うとともに、前記第１の浅い溝を
部分的に露出させる。前記ハードマスクのエッチング速
度が前記誘電膜のそれよりもはるかに小さく、従って、
フォトリソグラフィ工程においてミスアライメント(Mis
alignment)が発生しても前記ハードマスクがエッチスト
ップ膜となって前記ハードマスクの下にある前記誘電膜
がエッチングされることを防止できる。そして、プラズ
マエッチング技術により露出された第１の浅い溝を引き
続きエッチングして、その下層にある金属膜を露出さ
せ、前記第１の浅い溝を第２の深い溝とする。次に、前
記第２フォトレジストパターンおよび前記ハードマスク
を除去してから、化学的気相成長法により金属膜を形成
すれば、この金属膜が第１の浅い溝ならびに第２の深い
溝に埋め込まれる。そして、プラズマエッチバック技術
(Plasma Etchback) または化学的機械的研磨(Chemical
Mechanical Polishing=CMP）技術により前記第１の浅い
溝および第２の深い溝以外の前記金属膜を除去して、前
記第１の浅い溝内部に金属配線を形成し、前記第２の深
い溝内部に金属プラグを形成するというものであった。
【０００４】
【発明が解決しようとする課題】本発明が解決しようと
する課題は、上記したＮＥＣの提案がステップカバレッ
ジならびに量産性において十分に改善されたものとなっ
ていなかった点である。そこで、化学的気相成長法を利
用して形成される金属膜によって金属配線および金属プ
ラグを形成するという目的を、良好なステップカバレッ
ジを損なうことなく、かつ量産性を向上させる形で、以
下の手段により実現するものである。
する課題は、上記したＮＥＣの提案がステップカバレッ
ジならびに量産性において十分に改善されたものとなっ
ていなかった点である。そこで、化学的気相成長法を利
用して形成される金属膜によって金属配線および金属プ
ラグを形成するという目的を、良好なステップカバレッ
ジを損なうことなく、かつ量産性を向上させる形で、以
下の手段により実現するものである。
【０００５】
【課題を解決するための手段】前記課題を解決するため
に、本発明にかかる製造方法は、以下のように構成され
る。先ず、シリコン半導体ウェハの表面に第１誘電膜を
形成する。このシリコン半導体ウェハにはフィールド酸
化膜、金属酸化膜半導体電界効果トランジスタ(MOS-FE
T) またはキャパシタおよび電気抵抗などの電気素子が
含まれているとともに、この金属酸化膜半導体電界効果
トランジスタにはゲート酸化膜、ゲート電極ならびにソ
ース／ドレインが含まれている。前記第１誘電膜につい
ては、通常は、減圧ＣＶＤ(Low Pressure Chemical Vap
or Deposition = LPCVD)を利用してドープされた二酸化
シリコン膜が形成され、その反応ガスとしてはモノシラ
ン(Monosilane = SiH4）またはテトラエチオキシシラン
(Tetra-Eth-Oxy-Silane = TEOS）があり、その厚さは３
０００Åから８０００Åの間である。多くは、化学的機
械的研磨(Chemical Mechanical Polishing＝CMP)を併用
して第１誘電膜を平坦化する。
に、本発明にかかる製造方法は、以下のように構成され
る。先ず、シリコン半導体ウェハの表面に第１誘電膜を
形成する。このシリコン半導体ウェハにはフィールド酸
化膜、金属酸化膜半導体電界効果トランジスタ(MOS-FE
T) またはキャパシタおよび電気抵抗などの電気素子が
含まれているとともに、この金属酸化膜半導体電界効果
トランジスタにはゲート酸化膜、ゲート電極ならびにソ
ース／ドレインが含まれている。前記第１誘電膜につい
ては、通常は、減圧ＣＶＤ(Low Pressure Chemical Vap
or Deposition = LPCVD)を利用してドープされた二酸化
シリコン膜が形成され、その反応ガスとしてはモノシラ
ン(Monosilane = SiH4）またはテトラエチオキシシラン
(Tetra-Eth-Oxy-Silane = TEOS）があり、その厚さは３
０００Åから８０００Åの間である。多くは、化学的機
械的研磨(Chemical Mechanical Polishing＝CMP)を併用
して第１誘電膜を平坦化する。
【０００６】次に、第２誘電膜を形成してから、フォト
リソグラフィにより第１フォトレジストパターンを形成
するが、この第１フォトレジストパターンをエッチマス
クとして、プラズマエッチングにより前記第２誘電膜お
よび一定厚さの第１誘電膜をエッチアウトすることによ
って、第１誘電膜の表面に第１の浅い溝を形成する。そ
して、レジスト浸食技術(Resist Erosion)によりサイド
から前記第１フォトレジストパターンを部分的に除去し
て前記第２誘電膜を部分的に露出させ、プラズマエッチ
ングにより露出した第２誘電膜をエッチアウトするが、
プラズマエッチングを第１誘電膜の表面まで行って、エ
ッチング終了とするとともに第１フォトレジストパター
ンを除去する。
リソグラフィにより第１フォトレジストパターンを形成
するが、この第１フォトレジストパターンをエッチマス
クとして、プラズマエッチングにより前記第２誘電膜お
よび一定厚さの第１誘電膜をエッチアウトすることによ
って、第１誘電膜の表面に第１の浅い溝を形成する。そ
して、レジスト浸食技術(Resist Erosion)によりサイド
から前記第１フォトレジストパターンを部分的に除去し
て前記第２誘電膜を部分的に露出させ、プラズマエッチ
ングにより露出した第２誘電膜をエッチアウトするが、
プラズマエッチングを第１誘電膜の表面まで行って、エ
ッチング終了とするとともに第１フォトレジストパター
ンを除去する。
【０００７】引き続き、フォトリソグラフィ技術によっ
て第２フォトレジストパターンを形成するが、この第２
フォトレジストパターンが第１の浅い溝の一部分ならび
に第２誘電膜の一部分を被覆し、第１の浅い溝の一部分
ならびに第２誘電膜の一部分を露出させている。そし
て、これら第２フォトレジストパターンおよび一部分が
露出した第２誘電膜をエッチマスクとして、プラズマエ
ッチングにより露出した第１誘電膜をエッチング除去す
るが、このプラズマエッチングを第１誘電膜の下層にあ
る金属膜まで行うことで、第１の浅い溝を第１の深い溝
とする。そして、第２フォトレジストパターンおよび第
２誘電膜を除去する。この時、第１誘電膜の表面には、
第１の浅い溝ならびに第１の深い溝が形成されている。
て第２フォトレジストパターンを形成するが、この第２
フォトレジストパターンが第１の浅い溝の一部分ならび
に第２誘電膜の一部分を被覆し、第１の浅い溝の一部分
ならびに第２誘電膜の一部分を露出させている。そし
て、これら第２フォトレジストパターンおよび一部分が
露出した第２誘電膜をエッチマスクとして、プラズマエ
ッチングにより露出した第１誘電膜をエッチング除去す
るが、このプラズマエッチングを第１誘電膜の下層にあ
る金属膜まで行うことで、第１の浅い溝を第１の深い溝
とする。そして、第２フォトレジストパターンおよび第
２誘電膜を除去する。この時、第１誘電膜の表面には、
第１の浅い溝ならびに第１の深い溝が形成されている。
【０００８】次に、化学的気相成長法を利用して金属膜
を形成するが、この金属膜としては銅、チタン、タング
ステン、アルミニウムおよび窒化チタンなどの金属が含
まれ、この金属膜が前記第１の浅い溝および第１の深い
溝に埋め込まれる。最後に、プラズマエッチバックまた
は化学的機械的研磨により第１の浅い溝および第１の深
い溝以外の領域の金属膜を除去して、前記第１の浅い溝
内部に第１金属配線を形成し、第１の深い溝内部には第
１金属プラグを形成するが、第１金属プラグは第１の深
い溝（コンタクトホールに相当）を介してシリコン半導
体ウェハ上の電極と電気接続している。
を形成するが、この金属膜としては銅、チタン、タング
ステン、アルミニウムおよび窒化チタンなどの金属が含
まれ、この金属膜が前記第１の浅い溝および第１の深い
溝に埋め込まれる。最後に、プラズマエッチバックまた
は化学的機械的研磨により第１の浅い溝および第１の深
い溝以外の領域の金属膜を除去して、前記第１の浅い溝
内部に第１金属配線を形成し、第１の深い溝内部には第
１金属プラグを形成するが、第１金属プラグは第１の深
い溝（コンタクトホールに相当）を介してシリコン半導
体ウェハ上の電極と電気接続している。
【０００９】さらに、第３誘電膜および第４誘電膜を形
成し、上記した手順を繰り返すと、第２の浅い溝ならび
に第２の深い溝が形成されるとともに、第２の浅い溝に
第２金属配線を形成し、第２の深い溝に第２金属プラグ
を形成できるが、第２金属プラグは第２の深い溝（スル
ーホールに相当）を介して前記第１金属配線と電気接続
することができる。
成し、上記した手順を繰り返すと、第２の浅い溝ならび
に第２の深い溝が形成されるとともに、第２の浅い溝に
第２金属配線を形成し、第２の深い溝に第２金属プラグ
を形成できるが、第２金属プラグは第２の深い溝（スル
ーホールに相当）を介して前記第１金属配線と電気接続
することができる。
【００１０】本発明は、フォトレジスト浸食技術により
誘電膜上に浅い溝ならびに段差付の深い溝を形成し、Ｃ
ＶＤ（化学的気相成長法）により浅い溝ならびに段差付
の深い溝を金属膜で埋め込むものであって、段差付の深
い溝により理想的なステップカバレッジが実現するとと
もに、プラズマエッチバックまたはＣＭＰ（化学的機械
的研磨法）により浅い溝ならびに段差付の深い溝以外の
領域にある金属膜を除去して、浅い溝の内部に金属配線
を形成し、段差付の深い溝の内部に金属プラグを形成す
る多層配線形成方法により、多層配線集積回路の大量生
産に応用することができる。
誘電膜上に浅い溝ならびに段差付の深い溝を形成し、Ｃ
ＶＤ（化学的気相成長法）により浅い溝ならびに段差付
の深い溝を金属膜で埋め込むものであって、段差付の深
い溝により理想的なステップカバレッジが実現するとと
もに、プラズマエッチバックまたはＣＭＰ（化学的機械
的研磨法）により浅い溝ならびに段差付の深い溝以外の
領域にある金属膜を除去して、浅い溝の内部に金属配線
を形成し、段差付の深い溝の内部に金属プラグを形成す
る多層配線形成方法により、多層配線集積回路の大量生
産に応用することができる。
【００１１】
【発明の実施の形態】以下、本発明の好適な実施の形態
を図面に基づいて説明する。また、集積回路の２層金属
配線技術(Double-Level Metal Interconnection)のスル
ーホールに基づいて、本発明の方法を説明しているが、
本発明の方法は多層金属配線(Multi-Level Metal Inter
connection) 技術による集積回路の製造にも応用できる
ものである。
を図面に基づいて説明する。また、集積回路の２層金属
配線技術(Double-Level Metal Interconnection)のスル
ーホールに基づいて、本発明の方法を説明しているが、
本発明の方法は多層金属配線(Multi-Level Metal Inter
connection) 技術による集積回路の製造にも応用できる
ものである。
【００１２】先ず、図１において、電気抵抗値が約３．
５ohm-cmで結晶方位(100) のＰ型シリコン半導体ウェハ
２０の表面にフィールド酸化膜（図示せず）を形成する
が、このフィールド酸化膜の厚さを３０００Åから６０
００Åの間として、電気素子分離用とする。そして、Ｐ
型シリコン半導体ウェハ２０上に金属酸化膜半導体電界
効果トランジスタ（ＭＯＳ−ＦＥＴ 図示せず）を形成
するが、この金属酸化膜半導体電界効果トランジスタに
はゲート酸化膜、ゲート電極およびソース／ドレインが
形成されている（いずれも図示せず）。また、フィール
ド酸化膜上にポリシリコンあるいはポリサイドが形成さ
れていて、金属酸化膜半導体電界効果トランジスタの局
部配線(Local Interconnection) となっている（いずれ
も図示せず）。
５ohm-cmで結晶方位(100) のＰ型シリコン半導体ウェハ
２０の表面にフィールド酸化膜（図示せず）を形成する
が、このフィールド酸化膜の厚さを３０００Åから６０
００Åの間として、電気素子分離用とする。そして、Ｐ
型シリコン半導体ウェハ２０上に金属酸化膜半導体電界
効果トランジスタ（ＭＯＳ−ＦＥＴ 図示せず）を形成
するが、この金属酸化膜半導体電界効果トランジスタに
はゲート酸化膜、ゲート電極およびソース／ドレインが
形成されている（いずれも図示せず）。また、フィール
ド酸化膜上にポリシリコンあるいはポリサイドが形成さ
れていて、金属酸化膜半導体電界効果トランジスタの局
部配線(Local Interconnection) となっている（いずれ
も図示せず）。
【００１３】次に、図１において、絶縁膜２２を形成す
るとともに、この絶縁膜２２上に第１金属配線２４を形
成する。絶縁膜２２は、通常、化学的気相成長法によっ
てホウ素・リン・シリケート・ガラス(Boro-Phospho-Si
licate-Glass＝BPSG) 膜またはリン・シリケート・ガラ
ス(Phospho-Silicate-Glass ＝PSG)膜を形成し、その厚
さを３０００Åから８０００Åの間とする。この絶縁膜
２２を堆積してから、公知の熱フロー(Thermal Flow)技
術により絶縁膜２２を平坦なものとするが、この熱フロ
ー温度を８５０℃から９５０℃の間とし、その熱フロー
時間を１０分から４０分の間とする。なお、公知の化学
的機械的研磨技術により絶縁膜２２を平坦化してもよ
い。そして、フォトリソグラフィならびにプラズマエッ
チングにより絶縁膜２２を部分的にエッチアウトしてコ
ンタクトホールを形成する。このコンタクトホールの底
部が、前記Ｐ型シリコン半導体ウェハ２０のソース／ド
レインまたは局部配線であり、後に形成される金属プラ
グにより電気接続されるものとなる（いずれも図示せ
ず）。第１金属配線２４は、チタン、窒化チタンならび
にアルミニウム合金から構成されるものであり、チタン
金属が窒化チタンの下方に位置するとともに、前記金属
酸化膜半導体電界効果トランジスタのソース／ドレイン
領域と電気接続している（いずれも図示せず）。
るとともに、この絶縁膜２２上に第１金属配線２４を形
成する。絶縁膜２２は、通常、化学的気相成長法によっ
てホウ素・リン・シリケート・ガラス(Boro-Phospho-Si
licate-Glass＝BPSG) 膜またはリン・シリケート・ガラ
ス(Phospho-Silicate-Glass ＝PSG)膜を形成し、その厚
さを３０００Åから８０００Åの間とする。この絶縁膜
２２を堆積してから、公知の熱フロー(Thermal Flow)技
術により絶縁膜２２を平坦なものとするが、この熱フロ
ー温度を８５０℃から９５０℃の間とし、その熱フロー
時間を１０分から４０分の間とする。なお、公知の化学
的機械的研磨技術により絶縁膜２２を平坦化してもよ
い。そして、フォトリソグラフィならびにプラズマエッ
チングにより絶縁膜２２を部分的にエッチアウトしてコ
ンタクトホールを形成する。このコンタクトホールの底
部が、前記Ｐ型シリコン半導体ウェハ２０のソース／ド
レインまたは局部配線であり、後に形成される金属プラ
グにより電気接続されるものとなる（いずれも図示せ
ず）。第１金属配線２４は、チタン、窒化チタンならび
にアルミニウム合金から構成されるものであり、チタン
金属が窒化チタンの下方に位置するとともに、前記金属
酸化膜半導体電界効果トランジスタのソース／ドレイン
領域と電気接続している（いずれも図示せず）。
【００１４】図２および図３において、第１誘電膜２６
に続いて、第２誘電膜２８を形成するが、公知技術であ
る化学的機械的研磨により第１誘電膜２６を平坦化す
る。そして、フォトリソグラフィにより第１フォトレジ
ストパターン３０を形成する。第１誘電膜２６は、通
常、プラズマ増強式化学的気相成長法(Plasma Enhanced
Chemical Vapor Deposition = PECVD) により二酸化シ
リコンを形成するが、その堆積温度を３００℃から４０
０℃の間とし、その厚さを３０００Åから６０００Åの
間とする。第２誘電膜２８は、通常、プラズマ増強式化
学的気相成長法により窒化シリコンを堆積するもので、
その堆積温度を３００℃から４００℃の間とし、その厚
さを５００Åから２０００Åの間とする。この第２誘電
膜２８として、プラズマＣＶＤによりアモルファス・シ
リコンを堆積することもできる。
に続いて、第２誘電膜２８を形成するが、公知技術であ
る化学的機械的研磨により第１誘電膜２６を平坦化す
る。そして、フォトリソグラフィにより第１フォトレジ
ストパターン３０を形成する。第１誘電膜２６は、通
常、プラズマ増強式化学的気相成長法(Plasma Enhanced
Chemical Vapor Deposition = PECVD) により二酸化シ
リコンを形成するが、その堆積温度を３００℃から４０
０℃の間とし、その厚さを３０００Åから６０００Åの
間とする。第２誘電膜２８は、通常、プラズマ増強式化
学的気相成長法により窒化シリコンを堆積するもので、
その堆積温度を３００℃から４００℃の間とし、その厚
さを５００Åから２０００Åの間とする。この第２誘電
膜２８として、プラズマＣＶＤによりアモルファス・シ
リコンを堆積することもできる。
【００１５】図４において、第１フォトレジストパター
ン３０をエッチマスクとして、プラズマエッチングによ
り一定厚さの第１誘電膜２６と第２誘電膜２８とをエッ
チング除去し、第１誘電膜２６の表面に第１の浅い溝３
１を形成する。第１誘電膜２６および第２誘電膜２８に
対する異方性エッチングは、マグネトロン型反応性イオ
ンエッチングまたは電子サイクロトロン共鳴あるいは従
来の反応性イオンエッチングを利用することができる
が、サブミクロンの半導体技術においては、通常、マグ
ネトロン型反応性イオンエッチングを使用し、そのプラ
ズマ反応ガスを一般にＣＨ4 ，ＣＨＦ3 ，Ａｒなどのガ
スとする。
ン３０をエッチマスクとして、プラズマエッチングによ
り一定厚さの第１誘電膜２６と第２誘電膜２８とをエッ
チング除去し、第１誘電膜２６の表面に第１の浅い溝３
１を形成する。第１誘電膜２６および第２誘電膜２８に
対する異方性エッチングは、マグネトロン型反応性イオ
ンエッチングまたは電子サイクロトロン共鳴あるいは従
来の反応性イオンエッチングを利用することができる
が、サブミクロンの半導体技術においては、通常、マグ
ネトロン型反応性イオンエッチングを使用し、そのプラ
ズマ反応ガスを一般にＣＨ4 ，ＣＨＦ3 ，Ａｒなどのガ
スとする。
【００１６】図５と図６とにおいて、レジスト浸食技術
により第１フォトレジストパターン３０を酸素プラズマ
雰囲気のもとにサイドから部分的に除去して前記第２誘
電膜２８を部分的に露出させ（図示せず）、異方性プラ
ズマエッチング技術により露出した第２誘電膜２８をエ
ッチアウトするが、プラズマエッチングを第１誘電膜２
６の表面まで行ってエッチング終了とする（図５を参
照）とともに、第１フォトレジストパターン３０を除去
する（図６を参照）。第２誘電膜２８に対する異方性エ
ッチングは、マグネトロン型反応性イオンエッチングを
使用し、そのプラズマ反応ガスをＣＨ4 ，ＣＨＦ3 ，Ａ
ｒなどのガスとする。
により第１フォトレジストパターン３０を酸素プラズマ
雰囲気のもとにサイドから部分的に除去して前記第２誘
電膜２８を部分的に露出させ（図示せず）、異方性プラ
ズマエッチング技術により露出した第２誘電膜２８をエ
ッチアウトするが、プラズマエッチングを第１誘電膜２
６の表面まで行ってエッチング終了とする（図５を参
照）とともに、第１フォトレジストパターン３０を除去
する（図６を参照）。第２誘電膜２８に対する異方性エ
ッチングは、マグネトロン型反応性イオンエッチングを
使用し、そのプラズマ反応ガスをＣＨ4 ，ＣＨＦ3 ，Ａ
ｒなどのガスとする。
【００１７】図７から図９において、フォトリソグラフ
ィ技術により第２フォトレジストパターン３４を形成す
るが、この第２フォトレジストパターン３４は、第２誘
電膜２８の一部分と第１の浅い溝３１の一部分とを被覆
し、第２誘電膜２８の一部分と第１の浅い溝３１の一部
分とを露出させている（図７を参照）。そして、一部分
が露出した第２誘電膜２８および第２フォトレジストパ
ターン３４をエッチマスクとして、異方性プラズマエッ
チングにより第１誘電膜２６をエッチアウトするが、プ
ラズマエッチングを第１誘電膜２６の下層にある第１金
属配線２４でストップさせて、第１の浅い溝３１を第１
の深い溝３５とする（図８を参照）。この第１の深い溝
３５が段差付形状(Ladder Shape)を呈して、ほぼ理想的
なステップカバレッジを提供するものとなる。次に、第
２誘電膜２８および第２フォトレジストパターン３４を
除去すれば、図９に示すように、第１誘電膜２６の表面
に第１の浅い溝３１ならびに第１の深い溝３５を形成す
ることができる。露出した第２誘電膜２８に対する異方
性エッチングも、やはりマグネトロン型反応性イオンエ
ッチングにより、そのプラズマ反応ガスをＣＨ4 ，ＣＨ
Ｆ3 ，Ａｒなどのガスとすることができる。
ィ技術により第２フォトレジストパターン３４を形成す
るが、この第２フォトレジストパターン３４は、第２誘
電膜２８の一部分と第１の浅い溝３１の一部分とを被覆
し、第２誘電膜２８の一部分と第１の浅い溝３１の一部
分とを露出させている（図７を参照）。そして、一部分
が露出した第２誘電膜２８および第２フォトレジストパ
ターン３４をエッチマスクとして、異方性プラズマエッ
チングにより第１誘電膜２６をエッチアウトするが、プ
ラズマエッチングを第１誘電膜２６の下層にある第１金
属配線２４でストップさせて、第１の浅い溝３１を第１
の深い溝３５とする（図８を参照）。この第１の深い溝
３５が段差付形状(Ladder Shape)を呈して、ほぼ理想的
なステップカバレッジを提供するものとなる。次に、第
２誘電膜２８および第２フォトレジストパターン３４を
除去すれば、図９に示すように、第１誘電膜２６の表面
に第１の浅い溝３１ならびに第１の深い溝３５を形成す
ることができる。露出した第２誘電膜２８に対する異方
性エッチングも、やはりマグネトロン型反応性イオンエ
ッチングにより、そのプラズマ反応ガスをＣＨ4 ，ＣＨ
Ｆ3 ，Ａｒなどのガスとすることができる。
【００１８】図１０と図１１とにおいて、化学的気相成
長法により金属膜３８を堆積するが、この金属膜には
銅、チタン、タングステン、アルミニウム、窒化チタン
などの金属が含まれるとともに、金属膜３８が第１の浅
い溝３１および第１の深い溝３５に埋め込まれる（図１
０を参照）。最後に、プラズマエッチバックまたは化学
的機械的研磨により第１の浅い溝３１および第１の深い
溝３５以外の金属膜３８を除去して、第１の浅い溝３１
内部に第２金属配線３８Ａを形成し、第１の深い溝内部
３５に第１金属プラグ３８Ｂを形成する（図１１を参
照）。この図１１に示すように、第１金属プラグ３８Ｂ
は第１の深い溝３５を介して第１金属配線２４と電気接
続している。この際の第１の深い溝３５が一般のコンタ
クトホールに相当するものである。
長法により金属膜３８を堆積するが、この金属膜には
銅、チタン、タングステン、アルミニウム、窒化チタン
などの金属が含まれるとともに、金属膜３８が第１の浅
い溝３１および第１の深い溝３５に埋め込まれる（図１
０を参照）。最後に、プラズマエッチバックまたは化学
的機械的研磨により第１の浅い溝３１および第１の深い
溝３５以外の金属膜３８を除去して、第１の浅い溝３１
内部に第２金属配線３８Ａを形成し、第１の深い溝内部
３５に第１金属プラグ３８Ｂを形成する（図１１を参
照）。この図１１に示すように、第１金属プラグ３８Ｂ
は第１の深い溝３５を介して第１金属配線２４と電気接
続している。この際の第１の深い溝３５が一般のコンタ
クトホールに相当するものである。
【００１９】図１１に示した構造を完成させた後、上記
した方法を繰り返すと、さらに上層の金属配線および金
属プラグを形成することができ、この際の第２の深い溝
が一般のスルーホールに相当するものである（いずれも
図示せず）。すなわち、本発明にかかる集積回路の多層
配線形成方法は、多層金属配線技術による集積回路の製
造に適用できるものである。
した方法を繰り返すと、さらに上層の金属配線および金
属プラグを形成することができ、この際の第２の深い溝
が一般のスルーホールに相当するものである（いずれも
図示せず）。すなわち、本発明にかかる集積回路の多層
配線形成方法は、多層金属配線技術による集積回路の製
造に適用できるものである。
【００２０】以上は、好適な実施の形態により本発明を
説明したものであって、本発明を限定しようとするもの
ではない。また、半導体技術に詳しい当業者であれば明
白であるように、いずれも適度で微細な変更ならびに調
整が可能であるから、それによって、本発明の技術思想
が有効性を喪失するものではなく、やはり、本発明の技
術思想の範囲に含まれるものとしなければならない。
説明したものであって、本発明を限定しようとするもの
ではない。また、半導体技術に詳しい当業者であれば明
白であるように、いずれも適度で微細な変更ならびに調
整が可能であるから、それによって、本発明の技術思想
が有効性を喪失するものではなく、やはり、本発明の技
術思想の範囲に含まれるものとしなければならない。
【００２１】
【発明の効果】本発明は、誘電膜上に浅い溝ならびに段
差付の深い溝を形成し、浅い溝ならびに段差付の深い溝
を金属膜で埋め込むものであって、段差付の深い溝によ
り理想的なステップカバレッジが実現するとともに、浅
い溝の内部に金属配線を形成し、段差付の深い溝の内部
に金属プラグを形成する多層配線形成方法により、多層
配線集積回路の大量生産に応用することができるので、
産業上の利用価値が極めて高いものである。
差付の深い溝を形成し、浅い溝ならびに段差付の深い溝
を金属膜で埋め込むものであって、段差付の深い溝によ
り理想的なステップカバレッジが実現するとともに、浅
い溝の内部に金属配線を形成し、段差付の深い溝の内部
に金属プラグを形成する多層配線形成方法により、多層
配線集積回路の大量生産に応用することができるので、
産業上の利用価値が極めて高いものである。
【図１】本発明の実施の形態において形成される第１金
属配線を示す断面図である。
属配線を示す断面図である。
【図２】本発明の実施の形態において形成される２つの
誘電膜を示す断面図である。
誘電膜を示す断面図である。
【図３】本発明の実施の形態において形成される第１フ
ォトレジストパターンを示す断面図である。
ォトレジストパターンを示す断面図である。
【図４】本発明の実施の形態におけるエッチング工程を
示す断面図である。
示す断面図である。
【図５】本発明の実施の形態におけるエッチング工程を
示す断面図である。
示す断面図である。
【図６】本発明の実施の形態における第１フォトレジス
トパターンの除去を示す断面図である。
トパターンの除去を示す断面図である。
【図７】本発明により形成される第２フォトレジストパ
ターン３４を示す断面図である。
ターン３４を示す断面図である。
【図８】本発明の実施の形態におけるエッチング工程を
示す断面図である。
示す断面図である。
【図９】本発明の実施の形態における第２誘電膜と第２
フォトレジストパターンとの除去を示す断面図である。
フォトレジストパターンとの除去を示す断面図である。
【図１０】本発明の実施の形態において形成される金属
膜を示す断面図である。
膜を示す断面図である。
【図１１】本発明における金属膜のエッチング工程が完
了した状態を示す断面図である。
了した状態を示す断面図である。
２０ Ｐ型シリコン半導体ウェハ ２２ 絶縁膜 ２４ 第１金属配線 ２６ 第１誘電膜 ２８ 第２誘電膜 ３０ 第１フォトレジストパターン ３１ 第１の浅い溝 ３４ 第２フォトレジストパターン ３５ 第１の深い溝 ３８ 金属膜 ３８Ａ 第２金属配線 ３８Ｂ 第１金属プラグ
Claims (10)
- 【請求項１】 シリコン半導体ウェハの表面に第１誘電
膜を形成し、かつ前記シリコン半導体ウェハの表面に第
１導電材料を設けるステップと、 第２誘電膜を形成するステップと、 リソグラフィにより第１レジストパターンを形成し、こ
の第１レジストパターンをエッチマスクとして、エッチ
ングにより前記第１誘電膜の一定厚さならびに前記第２
誘電膜をエッチアウトすることによって、前記第１誘電
膜の表面に浅い溝を形成するステップと、 前記第１レジストパターンの一部分をサイドからエッチ
アウトし、前記第２誘電膜の一部分を露出させ、さらに
エッチングにより露出された前記第２誘電膜をエッチア
ウトするとともに、エッチングを前記第１誘電膜の表面
でストップさせるステップと、 前記第１レジストパターンを除去するステップと、 リソグラフィにより第２レジストパターンを形成して、
前記浅い溝の一部分および前記第２誘電膜の一部分を被
覆するとともに、浅い溝の他部分および前記第２誘電膜
の他部分を露出させるステップと、 前記第２レジストパターンならびに前記第２誘電膜の露
出した部分をエッチマスクとして、エッチングにより前
記第１誘電膜の露出した部分をエッチアウトするととも
に、エッチングを前記第１誘電膜の下層にある第１導電
材料でストップさせて、前記浅い溝を深い溝とするステ
ップと、 前記第２レジストパターンおよび前記第２誘電膜を除去
して、前記第１誘電膜の表面に前記浅い溝ならびに深い
溝を形成するステップと、 金属膜を形成して、この金属膜により前記浅い溝および
深い溝を埋め込むステップと、 前記浅い溝および深い溝以外の領域の前記金属膜を除去
して、前記浅い溝の内部に第１金属配線を形成し、前記
深い溝の内部に第１金属プラグを形成し、この第１金属
プラグを前記深い溝を介して前記第１導電材料に電気接
続させるステップとを具備することを特徴とする集積回
路の多層配線形成方法。 - 【請求項２】 シリコン半導体ウェハの表面に第１誘電
膜を形成し、前記シリコン半導体ウェハの表面にゲート
酸化膜、ゲート電極およびソース／ドレインを設けるス
テップと、 第２誘電膜を形成するステップと、 リソグラフィにより第１レジストパターンを形成し、こ
の第１レジストパターンをエッチマスクとして、エッチ
ングにより前記第１誘電膜の一定厚さならびに前記第２
誘電膜をエッチアウトすることによって、前記第１誘電
膜の表面に浅い溝を形成するステップと、 第１レジストパターンの一部分をサイドからエッチアウ
トし、前記第２誘電膜の一部分を露出させ、さらにエッ
チングにより露出された前記第２誘電膜をエッチアウト
するとともに、エッチングを前記第１誘電膜の表面でス
トップさせるステップと、 前記第１レジストパターンを除去するステップと、 リソグラフィにより第２レジストパターンを形成し、前
記浅い溝の一部分および前記第２誘電膜の一部分を被覆
するとともに、浅い溝の他部分および前記第２誘電膜の
他部分を露出させるステップと、 前記第２レジストパターンならびに前記第２誘電膜の露
出した部分をエッチマスクとして、エッチングにより前
記第１誘電膜の露出した部分をエッチアウトするととも
に、エッチングを前記第１誘電膜の下層にある前記ゲー
ト電極でストップさせて、前記浅い溝をコンタクトホー
ルとするステップと、 前記第２レジストパターンおよび前記第２誘電膜を除去
して、前記第１誘電膜の表面に前記浅い溝ならびにコン
タクトホールを形成するステップと、 金属膜を形成して、この金属膜により前記浅い溝および
コンタクトホールを埋め込むステップと、 前記浅い溝およびコンタクトホール以外の領域の前記金
属膜を除去して、前記浅い溝の内部に第１金属配線を形
成し、前記コンタクトホール内部に第１金属プラグを形
成し、この第１金属プラグを前記コンタクトホールを介
して前記ゲート電極およびソース／ドレインに電気接続
させるステップとを具備することを特徴とする集積回路
の多層配線形成方法。 - 【請求項３】 シリコン半導体ウェハの表面に第１誘電
膜を形成し、かつ前記シリコン半導体ウェハの表面に第
１金属配線を設けるステップと、 第２誘電膜を形成するステップと、 リソグラフィにより第１レジストパターンを形成し、こ
の第１レジストパターンをエッチマスクとして、エッチ
ングにより前記第１誘電膜の一定厚さならびに前記第２
誘電膜をエッチアウトすることによって、前記第１誘電
膜の表面に浅い溝を形成するステップと、 第１レジストパターンの一部分をサイドからエッチアウ
トし、前記第２誘電膜の一部分を露出させ、さらにエッ
チングにより露出された前記第２誘電膜をエッチアウト
するとともに、エッチングを前記第１誘電膜の表面でス
トップさせるステップと、 前記第１レジストパターンを除去するステップと、 リソグラフィにより第２レジストパターンを形成し、前
記浅い溝の一部分および前記第２誘電膜の一部分を被覆
するステップと、 前記第２レジストパターンならびに前記第２誘電膜の露
出した部分をエッチマスクとして、エッチングにより前
記第１誘電膜の露出した部分をエッチアウトするととも
に、エッチングを前記第１誘電膜の下層にある第１金属
配線でストップさせて、前記浅い溝をスルーホールとす
るステップと、 前記第２レジストパターンおよび前記第２誘電膜を除去
して、前記第１誘電膜の表面に前記浅い溝ならびにスル
ーホールを形成するステップと、 第２金属膜を形成して、この第２金属膜により前記浅い
溝およびスルーホールを埋め込むステップと、 前記浅い溝およびスルーホール以外の領域の前記第２金
属膜を除去して、前記浅い溝の内部に第２金属配線を形
成し、前記コンタクトホール内部に第１金属プラグを形
成し、この第１金属プラグを前記スルーホールを介して
前記第１金属配線に電気接続させるステップとを具備す
ることを特徴とする集積回路の多層配線形成方法。 - 【請求項４】 前記シリコン半導体ウェハが、フィール
ド酸化膜と、金属酸化膜半導体電界効果トランジスタ
と、キャパシタと、電気抵抗と、導電材料とを具備する
ことを特徴とする請求項１乃至３のいずれか１項に記載
の集積回路の多層配線形成方法。 - 【請求項５】 前記金属酸化膜半導体電界効果トランジ
スタが、ゲート酸化膜と、ゲート電極と、ソース／ドレ
インとを具備することを特徴とする請求項４記載の集積
回路の多層配線形成方法。 - 【請求項６】 前記第１誘電膜が、２種類以上の誘電膜
からなることを特徴とする請求項１乃至３のいずれか１
項に記載の集積回路の多層配線形成方法。 - 【請求項７】 前記第２誘電膜が、プラズマ増強式化学
的気相成長法により形成された窒化シリコンであり、そ
の厚さを５００Åから２０００Åの間とすることを特徴
とする請求項１乃至３のいずれか１項に記載の集積回路
の多層配線形成方法。 - 【請求項８】 前記第２誘電膜が、プラズマ増強式化学
的気相成長法により形成されたアモルファス・シリコン
であることを特徴とする請求項１乃至３のいずれか１項
に記載の集積回路の多層配線形成方法。 - 【請求項９】 前記金属膜が、化学的気相成長法により
形成されたことを特徴とする請求項１乃至３のいずれか
１項に記載の集積回路の多層配線形成方法。 - 【請求項１０】 前記浅い溝および深い溝以外の領域の
前記金属膜の除去が、前記金属膜をプラズマエッチング
により異方性のエッチバックをするか、または、化学的
機械的研磨をすることにより実行されることを特徴とす
る請求項１乃至３のいずれか１項に記載の集積回路の多
層配線形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14554997A JPH10340952A (ja) | 1997-06-03 | 1997-06-03 | 集積回路の多層配線形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14554997A JPH10340952A (ja) | 1997-06-03 | 1997-06-03 | 集積回路の多層配線形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10340952A true JPH10340952A (ja) | 1998-12-22 |
Family
ID=15387755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14554997A Pending JPH10340952A (ja) | 1997-06-03 | 1997-06-03 | 集積回路の多層配線形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10340952A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100363696B1 (ko) * | 1999-12-29 | 2002-12-05 | 주식회사 하이닉스반도체 | 반도체장치의 다층 금속배선 형성방법 |
| US6495451B2 (en) | 2000-01-06 | 2002-12-17 | Matsushita Electric Industrial Co., Ltd. | Method of forming interconnect |
| US6627484B1 (en) * | 2000-11-13 | 2003-09-30 | Advanced Micro Devices, Inc. | Method of forming a buried interconnect on a semiconductor on insulator wafer and a device including a buried interconnect |
| KR100459723B1 (ko) * | 2002-09-10 | 2004-12-03 | 삼성전자주식회사 | 서로 다른 두께의 금속 배선막을 갖는 반도체 소자의 제조방법 |
| CN111063655A (zh) * | 2018-10-17 | 2020-04-24 | 无锡华润上华科技有限公司 | 一种半导体器件的制造方法 |
-
1997
- 1997-06-03 JP JP14554997A patent/JPH10340952A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100363696B1 (ko) * | 1999-12-29 | 2002-12-05 | 주식회사 하이닉스반도체 | 반도체장치의 다층 금속배선 형성방법 |
| US6495451B2 (en) | 2000-01-06 | 2002-12-17 | Matsushita Electric Industrial Co., Ltd. | Method of forming interconnect |
| US6627484B1 (en) * | 2000-11-13 | 2003-09-30 | Advanced Micro Devices, Inc. | Method of forming a buried interconnect on a semiconductor on insulator wafer and a device including a buried interconnect |
| KR100459723B1 (ko) * | 2002-09-10 | 2004-12-03 | 삼성전자주식회사 | 서로 다른 두께의 금속 배선막을 갖는 반도체 소자의 제조방법 |
| US7030022B2 (en) | 2002-09-10 | 2006-04-18 | Samsung Electronics Co., Ltd. | Method of manufacturing semiconductor device having metal interconnections of different thickness |
| CN111063655A (zh) * | 2018-10-17 | 2020-04-24 | 无锡华润上华科技有限公司 | 一种半导体器件的制造方法 |
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