JPH10322513A - Self-checking method for image sensor and image reader - Google Patents
Self-checking method for image sensor and image readerInfo
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- JPH10322513A JPH10322513A JP9131005A JP13100597A JPH10322513A JP H10322513 A JPH10322513 A JP H10322513A JP 9131005 A JP9131005 A JP 9131005A JP 13100597 A JP13100597 A JP 13100597A JP H10322513 A JPH10322513 A JP H10322513A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、画像処理装置に置
けるイメージセンサーのチェック方法に関するもので、
特にTDI(Time Delay Integration)構造を有するイ
メージセンサーのTDI動作のチェックに関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for checking an image sensor in an image processing apparatus.
In particular, the present invention relates to checking the TDI operation of an image sensor having a TDI (Time Delay Integration) structure.
【0002】[0002]
【従来の技術】近年、画像表示による表現が多方面に亘
って求められており、複写機、ファクシミリ、OCR
(Optical Character Reader)、オプティカルスキャナ
ー等を用いて、対象画像を読み取り、画像信号を他の媒
体に転換することが行われている。このような種々の機
器に用いられて、1次元、又は2次元の画像を読み取る
ものにイメージセンサーがある。2. Description of the Related Art In recent years, image display expressions have been required in various fields, such as copiers, facsimiles, OCRs, and the like.
(Optical Character Reader), an optical scanner or the like is used to read a target image and convert an image signal to another medium. An image sensor is used in such various devices to read a one-dimensional or two-dimensional image.
【0003】ここで、イメージセンサーを用いた画像処
理装置として、デジタル複写機の構成例を、図7に示し
て説明する。図において、2001はイメージセンサー
の一種のCCDラインセンサーで、タイミング発生回路
2012で発生される駆動パターンによりドライバー2
011で駆動される。Here, an example of the configuration of a digital copying machine as an image processing apparatus using an image sensor will be described with reference to FIG. In the figure, reference numeral 2001 denotes a CCD line sensor, which is a kind of an image sensor.
011 is driven.
【0004】原稿画像は、CCDラインセンサー200
1で電気信号として読み取られ、サンプルホールド回路
2002、信号レベル制御用のゲインコントロールアン
プ2003、DCレベル調整用のクランプ回路2004
を経由した後、AD変換器2005でデジタルデータへ
と変換される。An original image is captured by a CCD line sensor 200.
1 and read as an electric signal, a sample-and-hold circuit 2002, a gain control amplifier 2003 for signal level control, and a clamp circuit 2004 for DC level adjustment
After that, the data is converted into digital data by the AD converter 2005.
【0005】変換されたデジタルデータは、ラインメモ
リー2007を用いたシェーディング補正回路2006
でシェーディング補正が行われる。シェーディング補正
は図示していない光学系の配光ムラやCCDラインセン
サー2001の感度ばらつきを補正するもので、予め光
学的各素子のバラツキに応じた画像信号をラインメモリ
ー2007に格納しておき、現実の画像信号についてそ
のバラツキ等を消去するように動作する。ラインメモリ
ー2007は汎用品を外付けする場合やゲートアレイと
して内蔵する場合もある。The converted digital data is supplied to a shading correction circuit 2006 using a line memory 2007.
Performs shading correction. The shading correction is for correcting light distribution unevenness of an optical system (not shown) and sensitivity variation of the CCD line sensor 2001. An image signal corresponding to the variation of each optical element is stored in the line memory 2007 in advance, and the shading correction is performed. Operates to eliminate the variation or the like of the image signal. The line memory 2007 may be a general-purpose product externally mounted or built in as a gate array.
【0006】シェーディング補正されたデジタルデータ
は、マスキング補正回路2008で表示装置の特性に合
致するγ補正等の色空間補正が行われた後、画像処理回
路2009でページメモリー2010を用いて、変倍、
回転、移動などの画像処理が行われる。The digital data subjected to shading correction is subjected to color space correction such as γ correction matching the characteristics of the display device by a masking correction circuit 2008, and then is scaled by a page memory 2010 by an image processing circuit 2009. ,
Image processing such as rotation and movement is performed.
【0007】また、2014,2015は具体的な基板
分割構成を示し、2014をアナログプロセッサー基
板、2015をデジタルプロセッサー基板とする。Reference numerals 2014 and 2015 denote specific board division structures, where 2014 is an analog processor board and 2015 is a digital processor board.
【0008】タイミング発生回路2012、シェーディ
ング補正回路2006、マスキング補正回路2008、
画像処理回路2009の各機能は、ゲートアレイやAS
ICとして実現され、それらはCPU2013のCPU
バスによって制御されるのが一般的である。A timing generation circuit 2012, a shading correction circuit 2006, a masking correction circuit 2008,
Each function of the image processing circuit 2009 is performed by a gate array or an AS.
Implemented as ICs, which are the CPUs of the CPU 2013
It is generally controlled by a bus.
【0009】また、ゲインコントロールアンプ200
3、クランプ回路2004等のアナログ回路もCPU2
013によって制御される。The gain control amplifier 200
3. The analog circuit such as the clamp circuit 2004 is also provided by the CPU 2.
013.
【0010】アナログプロセッサー基板2014とデジ
タルプロセッサー基板2015間の制御信号を減らす理
由から、CPU2013のポートを用いてシリアルデー
タを転送する方法が用いられている。また基板構成によ
っては、CPUバスを用いた制御方式も有り得る。In order to reduce the number of control signals between the analog processor board 2014 and the digital processor board 2015, a method of transferring serial data using a port of the CPU 2013 is used. Further, depending on the board configuration, there may be a control system using a CPU bus.
【0011】以上のような従来構成において、製造工程
上のセット搭載の際、製造出荷時点、販売時点、その稼
働中の修理時点等の各時点で、各構成の動作をチェック
する方法として、次ぎに示す方法が知られている。In the above-described conventional configuration, the following method is used to check the operation of each configuration at the time of mounting a set in the manufacturing process, at the time of manufacture and shipment, at the time of sale, at the time of repair during operation, and the like. Is known.
【0012】(1)メモリーチェック ラインメモリー2007、ページメモリー2010、そ
の他ASICに内蔵されたメモリーにデータの書き込
み、読みだしを行い、各メモリーセルのエラーチェック
を行う。(1) Memory Check Data is written to and read from the line memory 2007, the page memory 2010, and other memories built in the ASIC, and an error check of each memory cell is performed.
【0013】(2)テストパターンによる回路チェック メモリーチェック終了後、各メモリーセルにテストパタ
ーンを書き込み、メモリーセル以降の回路の動作チェッ
クを行う。(2) Circuit Check Using Test Pattern After the memory check is completed, a test pattern is written into each memory cell, and the operation of the circuits subsequent to the memory cell is checked.
【0014】(3)基板チェック 多ピン化、狭ピッチ化するASICの実装状態をチェッ
クするために、基板上の全てのASIC入出力にチェッ
クパッドを設け、それらをシリアルに接続することで配
線、実装をチェックする。(3) Checking the Board In order to check the mounting state of the ASIC, which has a larger number of pins and a narrower pitch, check pads are provided on all ASIC inputs and outputs on the board, and these are connected serially to provide wiring, Check implementation.
【0015】いずれの場合も、この動作チェックには、
主にデジタル回路を対象としている。In any case, this operation check includes:
It is mainly intended for digital circuits.
【0016】[0016]
【発明が解決しようとする課題】従来のセルフチェック
方法では、アナログプロセッサー基板、特にイメージセ
ンサー単体のチェックは行われていなかった。したがっ
て、イメージセンサーが原因となるトラブルが発生した
場合、原因の特定が困難という問題があった。In the conventional self-check method, the check of the analog processor board, particularly the image sensor alone, has not been performed. Therefore, when a trouble caused by the image sensor occurs, it is difficult to specify the cause.
【0017】また、一般にイメージセンサーは、電気部
品としては非常に高価であり、さらに装置組立の際に光
学的に高精度な調整が必要になるなど、コスト、サービ
スの面で市場の対応が非常に困難であった。In general, an image sensor is very expensive as an electrical component, and furthermore, it requires a highly precise optical adjustment at the time of assembling the device. Was difficult.
【0018】本発明は、イメージセンサーの後発的なト
ラブルの早期発見と、迅速な原因の特定を目的とし、特
にTDI構造を有するイメージセンサーのTDI動作の
チェックに関するものである。The present invention aims at early detection of a late trouble of an image sensor and quick identification of the cause thereof, and particularly relates to checking the TDI operation of an image sensor having a TDI structure.
【0019】[0019]
【課題を解決するための手段】本発明は、イメージセン
サーのセルフチェック方法であって、TDI構造を構成
する複数の光電変換素子列で蓄積された電荷を、順次加
算して読み出す第1の駆動パターンと、加算比の異なる
読み出し行う第2の駆動パターンとを持つタイミング発
生手段と、前記タイミング発生手段からのタイミングに
従って読み出された画像データを蓄積するメモリー手段
と、前記メモリー手段に蓄積された画像データに基づい
て各光電変換素子の感度比を求め前記光電変換素子の動
作の良否を判定する判定手段と、を有することを特徴と
する。この特徴により、光電変換素子そのものに不良が
生じているのかどうかを正確に検出できる。SUMMARY OF THE INVENTION The present invention relates to a self-check method for an image sensor, which comprises a first driving method for sequentially adding and reading out electric charges accumulated in a plurality of photoelectric conversion element arrays constituting a TDI structure. A timing generating means having a pattern and a second driving pattern for performing reading with different addition ratios; a memory means for storing image data read in accordance with the timing from the timing generating means; Determining means for determining a sensitivity ratio of each photoelectric conversion element based on image data and determining whether the operation of the photoelectric conversion element is good or not. With this feature, it is possible to accurately detect whether a defect has occurred in the photoelectric conversion element itself.
【0020】また、イメージセンサーのセルフチェック
方法であって、TDI構造を構成する複数の光電変換素
子列で蓄積された電荷を、順次加算して読み出す第1の
駆動パターンと、加算比の異なる読み出しを行う第2の
駆動パターンとを持つタイミング発生手段と、前記タイ
ミング発生回路からのタイミングに従って読み出された
画像データを蓄積するメモリー手段と、前記メモリー手
段に蓄積された画像データに基づいて各光電変換素子の
感度比を求め前記光電変換素子列の動作の良否を判定す
る判定手段と、を有することを特徴とする。この特徴に
より、光電変換素子列のいずれかに不良が生じているの
かどうかを正確に検出できる。In a self-checking method for an image sensor, a first driving pattern for sequentially adding and reading out electric charges accumulated in a plurality of photoelectric conversion element arrays constituting a TDI structure, and a reading method having different addition ratios are provided. Timing generating means having a second driving pattern for performing image data, memory means for storing image data read out in accordance with timing from the timing generating circuit, and each photoelectric element based on the image data stored in the memory means. Determining means for determining the sensitivity ratio of the conversion element and determining whether the operation of the photoelectric conversion element row is good or not. With this feature, it is possible to accurately detect whether any of the photoelectric conversion element arrays has a defect.
【0021】[0021]
[第1実施形態]図1から図3は本発明の第1の実施形
態についてその構成と動作を説明する図面である。[First Embodiment] FIGS. 1 to 3 are drawings for explaining the configuration and operation of a first embodiment of the present invention.
【0022】図1は、画像処理装置の回路ブロック図で
ある。図において、画像処理装置は、TDI構造のイメ
ージセンサー101と、イメージセンサー101から読
み出された各画素素子毎の素子電荷をサンプルしてホー
ルドするサンプルホールド回路109と、ホールドされ
た画像信号を所定レベルに制御して増幅するAGC回路
等のゲインコントロールアンプ110と、この画像信号
をデジタルに変換するADコンバータ111と、デジタ
ル画像信号データを蓄積するラインメモリー等のメモリ
ー112とから構成される。メモリー112に蓄積され
た画像信号データは、この後シェーディング補正回路で
シェーディング補正され、マスキング補正回路で表示装
置の特性にマッチしたγ補正等が施され、画像処理回路
に供される。これらの動作は、従来の技術で説明した図
2と同様である。FIG. 1 is a circuit block diagram of the image processing apparatus. In the figure, an image processing apparatus includes an image sensor 101 having a TDI structure, a sample and hold circuit 109 for sampling and holding element charges of each pixel element read from the image sensor 101, and a predetermined image signal for holding the image signal. It is composed of a gain control amplifier 110 such as an AGC circuit for controlling and amplifying to a level, an AD converter 111 for converting this image signal into a digital signal, and a memory 112 such as a line memory for storing digital image signal data. The image signal data stored in the memory 112 is thereafter subjected to shading correction by a shading correction circuit, subjected to γ correction or the like matching the characteristics of the display device by a masking correction circuit, and supplied to an image processing circuit. These operations are the same as those in FIG. 2 described in the related art.
【0023】コントローラ113はメモリー112に対
し書き込み・読み出しのアドレスを与え、データの読み
書きを行い、セルフチェックの際には、メモリー112
を用いたチェックを行う。ここに示しているメモリー1
12は、ASICなどに内蔵されるメモリーであっても
よいし、ダイナミックでもスタティックであってもよ
く、イメージセンサー101で読み出した画像信号を一
時的に蓄積できれば、ラインメモリーばかりでなく、複
数ラインの画像信号を蓄積できてもよい。また、コント
ローラ113とメモリー112との通信方法はこれに限
定されるものではない。The controller 113 gives write / read addresses to the memory 112 to read / write data.
Check using. Memory 1 shown here
Reference numeral 12 may be a memory built in an ASIC or the like, or may be dynamic or static. If an image signal read by the image sensor 101 can be temporarily stored, not only a line memory but also a plurality of lines An image signal may be able to be accumulated. Further, the communication method between the controller 113 and the memory 112 is not limited to this.
【0024】コントローラ113に内蔵するメモリー1
20は、後述のイメージセンサー101の各光電変換素
子列間の感度比を記憶しておくためのメモリーであり、
キャッシュメモリ等の高速書き込み読み出しできる記憶
手段が好ましい。Memory 1 built in controller 113
Reference numeral 20 denotes a memory for storing a sensitivity ratio between each photoelectric conversion element row of the image sensor 101 described later,
A storage means such as a cache memory capable of high-speed writing and reading is preferable.
【0025】タイミング発生回路114はイメージセン
サー101を駆動するタイミングパターンと、配線を図
示していないが、サンプルホールド回路109、ADコ
ンバータ111などの駆動パルスを発生し、基本タイミ
ングはコントローラ113から供給される。The timing generating circuit 114 generates a timing pattern for driving the image sensor 101 and a driving pulse for the sample / hold circuit 109 and the AD converter 111, although not shown, and basic timing is supplied from the controller 113. You.
【0026】また、115〜119はイメージセンサー
101を駆動するためのドライバーであり、図上インバ
ータで表示している。Reference numerals 115 to 119 denote drivers for driving the image sensor 101, which are indicated by inverters in the figure.
【0027】本実施形態において、イメージセンサー1
01は、3ラインのTDI構造を有し、3本の光電変換
素子列102,104,106で蓄積された電荷が、画
像を読み取られる原稿の相対的な移動に同期して、転送
されてきた電荷と加算され、水平駆動パルスφ1,φ2
によって、2相駆動される転送レジスタ108で読み出
される。In this embodiment, the image sensor 1
No. 01 has a three-line TDI structure, and the electric charges accumulated in the three photoelectric conversion element arrays 102, 104, 106 have been transferred in synchronization with the relative movement of the original from which the image is read. And the horizontal drive pulses φ1, φ2
Is read by the transfer register 108 driven in two phases.
【0028】また、符号103,105,107は、各
光電変換素子列102,104,106と転送レジスタ
108間の電荷転送を制御するゲートであり、ドライバ
ー115,116,117の出力のそれぞれパルスSH
1,SH2,SH3によって制御される。さらにゲート
103,105は光電変換素子列1列分のバッファ機能
を持つ。又、ゲート107は素子列106から転送レジ
スタ108への電荷の移動を行う。Reference numerals 103, 105, and 107 denote gates for controlling charge transfer between the photoelectric conversion element arrays 102, 104, and 106 and the transfer register 108, and pulses SH of the outputs of the drivers 115, 116, and 117, respectively.
1, SH2 and SH3. Further, the gates 103 and 105 have a buffer function for one row of photoelectric conversion element rows. Further, the gate 107 transfers electric charges from the element array 106 to the transfer register 108.
【0029】《通常時の動作》図2は、通常状態に於け
るイメージセンサー101の動作を説明する説明図であ
る。図示しない光源によりイメージセンサー101に
は、均一な光が照射されており、各ステップにおいて素
子列102,104,106には同じ光の電荷が発生す
る。動作原理を簡単に説明するために、イメージセンサ
ー101の当初の電荷”0”の状態からの電荷の蓄積状
態を説明する。図2上段は、説明上の各ステップと、パ
ルスSH1,SH2,SH3と、転送レジスタ108の
出力の各状態を示している。FIG. 2 is an explanatory diagram for explaining the operation of the image sensor 101 in a normal state. The image sensor 101 is irradiated with uniform light by a light source (not shown), and the same light charges are generated in the element arrays 102, 104, and 106 in each step. In order to briefly explain the operation principle, the charge accumulation state from the initial charge “0” state of the image sensor 101 will be described. The upper part of FIG. 2 shows the steps in the description, the pulses SH1, SH2, SH3, and the states of the output of the transfer register 108.
【0030】ゲートパルスSH3はゲート107を次の
ように制御する。ゲートパルスSH3がLoレベルのと
き光電変換素子列106から転送レジスタ108への電
荷移動は行われない。ゲートパルスSH3がHiレベル
のとき光電変換素子列106に蓄積された電荷を転送レ
ジスタ108に転送する。The gate pulse SH3 controls the gate 107 as follows. When the gate pulse SH3 is at the Lo level, charge transfer from the photoelectric conversion element array 106 to the transfer register 108 is not performed. When the gate pulse SH3 is at the Hi level, the charge accumulated in the photoelectric conversion element row 106 is transferred to the transfer register 108.
【0031】ゲートパルスSH2はゲート105を次の
ように制御する。ゲートパルスSH2がLoレベルのと
き光電変換素子列104とゲート105の間、ゲート1
05と光電変換素子列106の間での電荷の転送は行わ
れない。ゲートパルスSH2がHiレベルのときゲート
105の持つ1ライン分のバッファに蓄積されていた電
荷が光電変換素子列106に移動される。その後、光電
変換素子列104からゲート105のバッファに光電変
換素子列104で蓄積された電荷が移動する。The gate pulse SH2 controls the gate 105 as follows. When the gate pulse SH2 is at the Lo level, between the photoelectric conversion element row 104 and the gate 105, the gate 1
The transfer of electric charge between the photoelectric conversion element array 05 and the photoelectric conversion element array 106 is not performed. When the gate pulse SH2 is at the Hi level, the charge stored in the buffer for one line of the gate 105 is moved to the photoelectric conversion element row 106. After that, the charges accumulated in the photoelectric conversion element row 104 move from the photoelectric conversion element row 104 to the buffer of the gate 105.
【0032】図8を用いて詳細に説明する。図8は図1
のイメージセンサー上に点線で示される部分の断面の電
位ポテンシャルの遷移を表す図である。図8において、
ゲート105はゲート1051〜1053の3つのゲー
トからなり、それぞれ独立に制御される。801は光電
変換素子列104に蓄積されている電荷を、802はゲ
ート105のバッファに蓄積されている電荷である。ま
た、図8(2)〜(4)が前述したゲート105から光
電変換素子列106への電荷移動と、それに続く光電変
換素子列104からゲート105への電荷移動を表す図
である。This will be described in detail with reference to FIG. FIG. 8 shows FIG.
FIG. 7 is a diagram showing transition of potential potential in a cross section of a portion indicated by a dotted line on the image sensor of FIG. In FIG.
The gate 105 includes three gates 1051 to 1053, each of which is independently controlled. Reference numeral 801 denotes electric charges stored in the photoelectric conversion element array 104, and reference numeral 802 denotes electric charges stored in the buffer of the gate 105. FIGS. 8 (2) to 8 (4) are diagrams showing the charge transfer from the gate 105 to the photoelectric conversion element row 106 and the subsequent charge transfer from the photoelectric conversion element row 104 to the gate 105.
【0033】図8(2)では、ゲート1051〜105
3のそれぞれの電位ポテンシャルは、Hi,Hi,Lo
レベルにあり、電荷802はゲート105から光電変換
素子列106に移動する。次に、図8(3)では、ゲー
ト1051〜1053の電位ポテンシャルは、Lo,L
o,Hiレベルとなり、空になってゲート105に光電
変換素子列104から電荷801が移動する。この際、
光電変換素子列106に移動した電荷802は、ゲート
1053によって逆流が防止されている。つぎに、図8
(4)では、ゲート1051〜1053の電位ポテンシ
ャルは、Hi,Hi,Hiレベルとなり、電荷移動が完
了する。In FIG. 8B, gates 1051 to 105
3 are Hi, Hi, Lo.
The charge 802 moves from the gate 105 to the photoelectric conversion element row 106. Next, in FIG. 8C, the potentials of the gates 1051 to 1053 are Lo, L
The electric charges 801 move from the photoelectric conversion element array 104 to the gate 105 due to the o and Hi levels, and become empty. On this occasion,
The charge 802 that has moved to the photoelectric conversion element row 106 is prevented from flowing backward by the gate 1053. Next, FIG.
In (4), the potentials of the gates 1051 to 1053 become Hi, Hi, Hi levels, and the charge transfer is completed.
【0034】図2において、動作説明をさらに続ける。
ステップ1において、光電変換素子列102,104,
106に電荷1に相当する電荷が発生する。ゲート10
3,105及び転送レジスタ108の電荷は、”0”を
出力する(図2・ステップ1)。Referring to FIG. 2, the description of the operation will be continued.
In step 1, the photoelectric conversion element rows 102, 104,
An electric charge corresponding to electric charge 1 is generated at 106. Gate 10
3, 105 and the electric charge of the transfer register 108 output "0" (FIG. 2, step 1).
【0035】さらに、ステップ1で光電変換素子列10
2,104,106に発生した電荷は、ステップ2で、
それぞれゲート103,105、及びゲート107を介
して転送レジスタ108に転送される。ゲート103,
105では電荷蓄積は行われないので、電荷量は共に”
1”、転送レジスタ108からは”1”が出力される
(図2・ステップ2)。Further, in step 1, the photoelectric conversion element array 10
The charges generated at 2, 104, and 106 are
The data is transferred to the transfer register 108 via the gates 103 and 105 and the gate 107, respectively. Gate 103,
In 105, no charge accumulation is performed, so the charge amounts are both "
"1" is output from the transfer register 108 (step 2 in FIG. 2).
【0036】ゲート103,105内の電荷は、それぞ
れ光電変換素子列104,106に転送され、新たな電
荷1が加算される(ここでは0→1となる)(図2・ス
テップ3〜ステップ6)。The charges in the gates 103 and 105 are transferred to the photoelectric conversion element arrays 104 and 106, respectively, and a new charge 1 is added (here, 0 → 1) (FIG. 2, step 3 to step 6). ).
【0037】上記動作が繰り返され、ステップ6で出力
には電荷3が現れる(図2・ステップ7以降)。従っ
て、ステップ6以降には、転送レジスタ108の出力に
は電荷”3”が定常的に現れる。The above operation is repeated, and the electric charge 3 appears at the output in step 6 (FIG. 2, step 7 and thereafter). Therefore, after step 6, charges "3" appear constantly in the output of the transfer register 108.
【0038】《セルフチェック時の動作》図3は、イメ
ージセンサー101のセルフチェック時における各ステ
ップの駆動パルスの駆動パターンと各部の電荷量等を示
すタイミング図である。<< Operation at Self-Check >> FIG. 3 is a timing chart showing a driving pattern of a driving pulse of each step and a charge amount of each part during the self-check of the image sensor 101.
【0039】(図3・ステップ1)光電変換素子列10
2,104,106に電荷”1”を発生する。(FIG. 3, step 1) photoelectric conversion element array 10
The electric charge “1” is generated in 2, 104 and 106.
【0040】(図3・ステップ2)ゲートパルスSH3
がonするので、光電変換素子列106の電荷が転送レ
ジスタ108へ転送され、出力される。(FIG. 3, step 2) Gate pulse SH3
Is turned on, the charge of the photoelectric conversion element array 106 is transferred to the transfer register 108 and output.
【0041】ゲートパルスSH1,SH2はoffなの
で光電変換素子列102,104では電荷の移動は行わ
れないまま、新たな電荷”1”が加算され、電荷量は”
2”となる。Since the gate pulses SH1 and SH2 are off, a new charge "1" is added to the photoelectric conversion element rows 102 and 104 without moving the charge, and the charge amount becomes "1".
2 ".
【0042】ゲート103,105も同様に電荷の移動
は行われない。ゲートでは電荷蓄積は行われないため、
電荷量は変化しない。Similarly, the charges are not transferred to the gates 103 and 105. Since no charge is stored at the gate,
The charge does not change.
【0043】(図3・ステップ3)ゲートパルスSH
2,SH3がonするので、光電変換素子列104,1
06の電荷”2”と”1”はそれぞれゲート105、転
送レジスタ108に転送される。このゲート105で
は、電荷蓄積による加算は行われない(転送先のゲー
ト、転送レジスタには光電変換機能はないため)。(FIG. 3, step 3) Gate pulse SH
2, SH3 is turned on, so that the photoelectric conversion element rows 104, 1
The charges “2” and “1” of 06 are transferred to the gate 105 and the transfer register 108, respectively. In the gate 105, addition by charge accumulation is not performed (because a transfer destination gate and a transfer register do not have a photoelectric conversion function).
【0044】ゲートパルスSH1はoffのままなの
で、光電変換素子列102、ゲート103はステップ2
と同様な動作を行う。Since the gate pulse SH1 remains off, the photoelectric conversion element row 102 and the gate 103 go to Step 2
The same operation as is performed.
【0045】(図3・ステップ4)ゲートパルスSH
1,SH2,SH3が共にonするので、光電変換素子
列102,104,106はそれぞれゲート103,1
05、転送レジスタ108に転送される。(FIG. 3, step 4) Gate pulse SH
1, SH2, and SH3 are both turned on, so that the photoelectric conversion element rows 102, 104, and 106 respectively have gates 103, 1
05, transferred to the transfer register 108.
【0046】ゲート103,105の電荷は光電変換素
子列104,106に転送され、新たな電荷”1”が加
算される。The charges of the gates 103 and 105 are transferred to the photoelectric conversion element arrays 104 and 106, and a new charge “1” is added.
【0047】光電変換素子列102,104,106で
は電荷転送後、新たな電荷”1”が発生する。After the charge transfer in the photoelectric conversion element arrays 102, 104 and 106, a new charge "1" is generated.
【0048】以下、同様な動作を繰り返し、ステップ1
0から順次ステップ毎に、出力比2:6:1の出力を得
ることができる。Hereinafter, the same operation is repeated, and Step 1
An output having an output ratio of 2: 6: 1 can be obtained for each step sequentially from 0.
【0049】この出力レベルをA:B:C(=2:6:
1)とすると、光電変換素子列102,104,106
で蓄積される電荷の比は次のように表すことができる。The output level is represented by A: B: C (= 2: 6:
Assuming 1), the photoelectric conversion element arrays 102, 104, 106
Can be expressed as follows.
【0050】 104/106=(A−C)/C ……(2ー1)/1=1 102/106=(B−2A+C)/3C …(6ー4+1)/3=1 106=C …1 この値が、コントローラ113内のメモリー120に書
き込まれ、リファレンスデータとなる。上記実施動作例
では、2:6:1の繰り返し画像信号がメモリー120
に格納されるが、リファレンスデータは、工場出荷時あ
るいはサービスメンテナンス時に書き込まれる。104/106 = (AC) / C (2-1) / 1 = 1 102/106 = (B-2A + C) / 3C (6-4 + 1) / 3 = 1106 = C 1 This value is written to the memory 120 in the controller 113 and becomes reference data. In the above operation example, the repeated image signal of 2: 6: 1 is stored in the memory 120.
The reference data is written at the time of factory shipment or service maintenance.
【0051】このリファレンスデータが書き込まれた後
には、TDI動作のセルフチェックは、電源投入時ある
いは画像取り込み毎に以下の要領で行われる。After the reference data is written, the self-check of the TDI operation is performed at the time of turning on the power or every time an image is taken in the following manner.
【0052】コントローラ113の指示により、タイミ
ング発生回路114はチェックモードとなり、イメージ
センサー101から読み取って、メモリー112に取り
込まれた画像データから上記出力比を算出し、メモリー
120に保持されているリファレンスデータと比較を行
い、異常があればTDI動作不良と判断することがで
き、アナログ系の不良を検出できる。In response to an instruction from the controller 113, the timing generation circuit 114 enters the check mode, calculates the output ratio from the image data read from the image sensor 101 and fetched into the memory 112, and outputs the reference data stored in the memory 120. When there is an abnormality, it can be determined that the TDI operation is defective, and a defect in the analog system can be detected.
【0053】メモリー120に保持されるデータは、比
の値に限られるものではなく、例えば上記A,B,C
(出力信号の絶対値)が保持されていてもよい。The data held in the memory 120 is not limited to the value of the ratio.
(The absolute value of the output signal) may be held.
【0054】また、イメージセンサー101の仕様に規
定される感度比が固定データとして記憶されていてもよ
い。また、メモリー120に格納されたときの対象原稿
とセルフチェック時の対象原稿とは一致させるほうがよ
く、特にメモリー120に出力信号の絶対値で格納した
場合には、同一照度で同一原稿を用いたほうがよく、メ
モリー120に基準電荷に対する相対値の比で格納した
場合には、同一色の原稿であれば、セルフチェックも容
易である。The sensitivity ratio defined in the specification of the image sensor 101 may be stored as fixed data. Further, it is preferable that the target document stored in the memory 120 and the target document at the time of the self-check match, and especially when the absolute value of the output signal is stored in the memory 120, the same document is used with the same illuminance. It is better to store the original in the memory 120 at the ratio of the relative value to the reference charge.
【0055】[実施形態2]図4〜図6は、4ラインT
DI構造を持つイメージセンサーの場合の構成と動作を
示すタイミングを示す図面である。[Embodiment 2] FIGS. 4 to 6 show four lines T
4 is a diagram illustrating a configuration and a timing of an operation of an image sensor having a DI structure.
【0056】図4は4ラインTDI構造を持つイメージ
センサーのブロック図である。図において、4本の光電
変換素子列401,403,405,407で原稿を読
み取り、蓄積された1ライン分の電荷は、光電変換素子
列401から下方に転送される毎に、各画素毎にそれぞ
れ加算され、ゲート408から転送された転送レジスタ
409で、水平駆動パルスφ1,φ2によって、2相駆
動されて、時系列的に読み出される。通常、1ライン分
を主走査方向で読み出し、次に副走査方向に原稿を相対
的に移動して、エリア領域の画像を読みだす。FIG. 4 is a block diagram of an image sensor having a 4-line TDI structure. In the figure, an original is read by four photoelectric conversion element arrays 401, 403, 405, and 407, and the accumulated charge for one line is transferred to each pixel every time it is transferred downward from the photoelectric conversion element array 401. Each of them is added, and the transfer register 409 transferred from the gate 408 performs two-phase driving by the horizontal driving pulses φ1 and φ2, and reads out in time series. Normally, one line is read in the main scanning direction, and then the document is relatively moved in the sub-scanning direction to read an image in the area.
【0057】ここで、402,404,406,408
は各光電変換素子列401,403,405,407と
転送レジスタ409間の電荷転送を制御するゲートで、
それぞれパルスSH1,SH2,SH3,SH4によっ
て制御される。Here, 402, 404, 406, 408
Is a gate for controlling charge transfer between each of the photoelectric conversion element arrays 401, 403, 405, 407 and the transfer register 409.
Each is controlled by pulses SH1, SH2, SH3, SH4.
【0058】ゲート402,404,406は光電変換
素子列1列分のバッファ機能を持つ。The gates 402, 404, and 406 have a buffer function for one row of photoelectric conversion element rows.
【0059】図5に通常状態に於けるタイミング図、図
6にセルフチェック時のタイミング図を示す。FIG. 5 is a timing chart in a normal state, and FIG. 6 is a timing chart in a self-check.
【0060】動作原理は3ラインTDIの場合と同様で
あり、図3,図4に従って、転送レジスタ409から時
系列的に画像信号が読み出され、その後、サンプルホー
ルド回路、AGC回路を含むゲインコントロールアン
プ、ADコンバータとを経由して、デジタル画像信号デ
ータを蓄積するラインメモリー等のメモリーに格納され
る。ただし、製造出荷時等のリファレンスデータは、コ
ントローラ内のメモリに格納されて、セルフチェック用
の基準データとして用いられる。The operation principle is the same as that of the three-line TDI. The image signal is read out in time series from the transfer register 409 according to FIGS. 3 and 4, and thereafter, the gain control including the sample hold circuit and the AGC circuit is performed. The digital image signal data is stored in a memory such as a line memory that accumulates the digital image signal data via an amplifier and an AD converter. However, the reference data at the time of manufacture and shipment is stored in a memory in the controller and used as reference data for self-check.
【0061】通常動作時は、各光電変換素子列401,
403,405,407が正常に光電変換し、ゲート4
02,404,406,408及び転送レジスタ409
が正常に転送し、メモリーに格納されるまでの各回路が
正常に動作する限り、図5に示すように電荷量”4”の
値が格納される。ただし、この場合、各画素の光電変換
感度等が同一の場合の例示である。At the time of normal operation, each photoelectric conversion element row 401,
403, 405 and 407 perform normal photoelectric conversion, and gate 4
02, 404, 406, 408 and transfer register 409
As long as each circuit operates normally until the data is transferred normally and stored in the memory, the value of the charge amount "4" is stored as shown in FIG. However, this is an example in which the photoelectric conversion sensitivity and the like of each pixel are the same.
【0062】セルフチェックの場合には、図6に示すよ
うに、最下段のゲートパルスSH4がonする毎にステ
ップを変え、ゲートパルスSH3,2,1に順次onす
る時を増加し、このようなタイミングで転送して行け
ば、4ラインTDIの場合で、出力比はα:β:γ:δ
(=10:2:1:3)となる。In the case of the self-check, as shown in FIG. 6, the steps are changed each time the lowermost gate pulse SH4 is turned on, and the number of times that the gate pulses SH3, 2, 1 are sequentially turned on is increased. Transfer at a proper timing, the output ratio is α: β: γ: δ in the case of 4-line TDI.
(= 10: 2: 1: 3).
【0063】これから、各光電変換素子列間の感度比
は、次のように計算される。From this, the sensitivity ratio between each photoelectric conversion element row is calculated as follows.
【0064】 405/407=(β−γ)/γ …(2ー1)/1=1 403/407=(δ−β)/γ …(3ー2)/1=1 401/407=(α+β+γ−3δ)/4γ…(10+2+1ー9)/4 = 1 407=γ …1 このα:β:γ:δ又は10:2:1:3の値が、コン
トローラ内のメモリーに書き込まれ、リファレンスデー
タとなる。上記実施動作例では、10:2:1:3の繰
り返し画像信号がメモリーに格納される。実際には、大
略的にはかかる比率のデータでもよいが、更に細かな分
解能でコントローラ内のメモリーに格納できれば、光電
変換素子列401,403,405,407の各画素の
光電変換感度や電荷転送効率等で、繰り返しデータとは
ならず、メモリーに格納されるデータは1ライン分の各
画素の電荷に応じたデータが格納され、これをリファレ
ンスデータとすることができる。405/407 = (β−γ) / γ (2-1) / 1 = 1 403/407 = (δ−β) / γ (3-2) / 1 = 1 401/407 = ( α + β + γ-3δ) / 4γ ... (10 + 2 + 1-9) / 4 = 1407 = γ ... 1 The value of α: β: γ: δ or 10: 2: 1: 3 is stored in the memory in the controller. It is written and becomes reference data. In the above operation example, a repeated image signal of 10: 2: 1: 3 is stored in the memory. Actually, data of such a ratio may be roughly used. However, if the data can be stored in the memory in the controller with a finer resolution, the photoelectric conversion sensitivity and the charge transfer of each pixel of the photoelectric conversion element rows 401, 403, 405, and 407 can be obtained. Due to the efficiency and the like, the data is not repeated data, and the data stored in the memory stores data corresponding to the charge of each pixel for one line, which can be used as reference data.
【0065】リファレンスデータは、工場出荷時あるい
はサービスメンテナンス時に書き込まれる。このリファ
レンスデータが書き込まれた後には、TDI動作のセル
フチェックは、電源投入時あるいは画像取り込み毎に以
下の要領で行われる。The reference data is written at the time of factory shipment or service maintenance. After the reference data is written, the self-check of the TDI operation is performed when the power is turned on or every time an image is taken in the following manner.
【0066】また、コントローラの指示により、タイミ
ング発生回路はチェックモードとなり、イメージセンサ
ーから読み取って、リファレンスデータとは異なるアド
レスでメモリーに取り込まれた画像データから上記出力
比を算出し、メモリーに保持されているリファレンスデ
ータと比較を行い、異常があればTDI動作不良と判断
することができ、アナログ系の不良を検出できる。In response to an instruction from the controller, the timing generation circuit enters a check mode, in which the output ratio is calculated from the image data read from the image sensor and taken into the memory at an address different from the reference data, and stored in the memory. By comparing with the reference data, if there is an abnormality, it can be determined that the TDI operation is defective, and an analog-related defect can be detected.
【0067】また、リファレンス用メモリーに保持され
るデータは、比の値に限られるものではなく、例えば上
記α:β:γ:δ(出力信号の絶対値)が保持されてい
てもよい。The data held in the reference memory is not limited to the value of the ratio. For example, the data α: β: γ: δ (absolute value of the output signal) may be held.
【0068】TDIのチェックを行う際の駆動パターン
は実施形態に図示したものに限定されるわけではなく、
イメージセンサーの構造に応じ最適な駆動パターンを設
定する。The driving pattern for checking the TDI is not limited to the one shown in the embodiment.
Set the optimal drive pattern according to the structure of the image sensor.
【0069】また、イメージセンサーの仕様に規定され
る感度比が固定データとして記憶されていてもよい。ま
た、メモリーに格納されたときの対象原稿とセルフチェ
ック時の対象原稿とは一致させるほうがよく、特にメモ
リーに出力信号の絶対値で格納した場合には、同一照度
で同一原稿を用いたほうがよく、メモリーに基準電荷に
対する相対値の比で格納した場合には、同一色の原稿で
あれば、セルフチェックも容易である。The sensitivity ratio defined in the specification of the image sensor may be stored as fixed data. Also, it is better to match the target document when stored in memory with the target document during self-check, especially when storing the absolute value of the output signal in memory, it is better to use the same document with the same illuminance. When the original is stored in the memory at the ratio of the relative value to the reference charge, the self-check is easy if the original is of the same color.
【0070】[0070]
【発明の効果】以上説明したようにTDI構造を構成す
る複数の光電変換素子列間の感度比を求めることによっ
て、TDI構造を有するイメージセンサーのTDI動作
チェックを必要に応じて随時行うことができる。As described above, the TDI operation check of the image sensor having the TDI structure can be performed as needed by determining the sensitivity ratio between the plurality of photoelectric conversion element rows constituting the TDI structure. .
【図1】本発明による画像読取装置の概略ブロック図で
ある。FIG. 1 is a schematic block diagram of an image reading apparatus according to the present invention.
【図2】本発明による画像読取装置に使用する3ライン
TDIの通常状態の読み出しタイミング図である。FIG. 2 is a read timing chart of a normal state of a three-line TDI used in the image reading apparatus according to the present invention.
【図3】本発明による画像読取装置に使用する3ライン
TDIのチェック時の読み出しタイミング図である。FIG. 3 is a read timing chart when a three-line TDI used in the image reading apparatus according to the present invention is checked.
【図4】本発明の画像読取装置に使用する4ラインTD
Iの概略ブロック図である。FIG. 4 shows a 4-line TD used in the image reading apparatus of the present invention.
It is a schematic block diagram of I.
【図5】本発明の画像読取装置に使用する4ラインTD
Iの通常状態の読み出しタイミング図である。FIG. 5 shows a 4-line TD used in the image reading apparatus of the present invention.
FIG. 9 is a timing chart of reading in a normal state of I.
【図6】本発明の画像読取装置に使用する4ラインTD
Iのチェック時の読み出しタイミング図である。FIG. 6 shows a 4-line TD used in the image reading apparatus of the present invention.
FIG. 7 is a read timing chart when I is checked.
【図7】従来例による画像読取装置の概略ブロック図で
ある。FIG. 7 is a schematic block diagram of a conventional image reading apparatus.
【図8】本発明の画像読取装置に使用するTDIの動作
原理を示す断面図である。FIG. 8 is a sectional view showing the operation principle of a TDI used in the image reading apparatus of the present invention.
101 イメージセンサー 102,104,106,401,403,405,4
07 光電変換素子列 103,105,107,402,404,406,4
08 ゲート 1051,1052,1053 ゲート 108,409 転送ゲート 109,2002 サンプルホールド回路 110,2003 バッファアンプ 111,2005 A/D変換器 112,2007 メモリー 113 コントローラ 114 タイミング発生回路 115,116,117 ドライバー 118,119 ドライバー 2008 マスキング補正回路 2009 画像処理回路 2010 ページメモリー 2011 ドライバー 2012 タイミング発生部 2013 CPU 2014 アナログ信号処理部 2015 デジタル信号処理部 801,802 蓄積電荷101 image sensor 102, 104, 106, 401, 403, 405, 4
07 photoelectric conversion element row 103, 105, 107, 402, 404, 406, 4
08 gate 1051, 1052, 1053 gate 108, 409 transfer gate 109, 2002 sample hold circuit 110, 2003 buffer amplifier 111, 2005 A / D converter 112, 2007 memory 113 controller 114 timing generation circuit 115, 116, 117 driver 118, 119 driver 2008 masking correction circuit 2009 image processing circuit 2010 page memory 2011 driver 2012 timing generation unit 2013 CPU 2014 analog signal processing unit 2015 digital signal processing unit 801 and 802 accumulated charge
Claims (3)
フチェック方法であって、 TDI構造を構成する複数の光電変換素子列で蓄積され
た電荷を、順次加算して読み出す第1の駆動パターン
と、加算比の異なる読み出しを行う第2の駆動パターン
とを持つタイミング発生手段と、 前記タイミング発生手段からのタイミングに従って読み
出された画像データを蓄積するメモリー手段と、 前記メモリー手段に蓄積された画像データに基づいて各
光電変換素子の感度比を求め前記光電変換素子の動作の
良否を判定する判定手段と、を有することを特徴とする
イメージセンサーのセルフチェック方法。1. A method for self-checking an image sensor for reading an image, comprising: a first drive pattern for sequentially adding and reading out charges accumulated in a plurality of photoelectric conversion element rows constituting a TDI structure; A timing generating unit having a second drive pattern for performing different readings, a memory unit for storing image data read out in accordance with a timing from the timing generating unit, and a memory based on the image data stored in the memory unit. Determining means for determining the sensitivity ratio of each photoelectric conversion element to determine whether the operation of the photoelectric conversion element is good or not.
であって、 TDI構造を構成する複数の光電変換素子列で蓄積され
た電荷を、順次加算して読み出す第1の駆動パターン
と、加算比の異なる読み出しを行う第2の駆動パターン
とを持つタイミング発生手段と、 前記タイミング発生手段からのタイミングに従って読み
出された画像データを蓄積するメモリー手段と、 前記メモリー手段に蓄積された画像データに基づいて各
光電変換素子の感度比を求め前記光電変換素子列の加算
動作の良否を判定する判定手段と、を有することを特徴
とするイメージセンサーのセルフチェック方法。2. A self-check method for an image sensor, comprising: a first drive pattern for sequentially adding and reading out electric charges accumulated in a plurality of photoelectric conversion element arrays constituting a TDI structure; Timing generating means having a second driving pattern for performing image data, memory means for storing image data read out according to the timing from the timing generating means, and each photoelectric element based on the image data stored in the memory means. Determining means for determining the sensitivity ratio of the conversion element and determining whether or not the addition operation of the photoelectric conversion element row is good or not, a self-check method for an image sensor.
ーのセルフチェック方法を用いたことを特徴とする画像
読み取り装置。3. An image reading apparatus using the image sensor self-check method according to claim 1.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9131005A JPH10322513A (en) | 1997-05-21 | 1997-05-21 | Self-checking method for image sensor and image reader |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9131005A JPH10322513A (en) | 1997-05-21 | 1997-05-21 | Self-checking method for image sensor and image reader |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10322513A true JPH10322513A (en) | 1998-12-04 |
Family
ID=15047742
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9131005A Pending JPH10322513A (en) | 1997-05-21 | 1997-05-21 | Self-checking method for image sensor and image reader |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10322513A (en) |
Cited By (4)
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1997
- 1997-05-21 JP JP9131005A patent/JPH10322513A/en active Pending
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