[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JPH10303565A - Multilayered circuit substrate - Google Patents

Multilayered circuit substrate

Info

Publication number
JPH10303565A
JPH10303565A JP9112028A JP11202897A JPH10303565A JP H10303565 A JPH10303565 A JP H10303565A JP 9112028 A JP9112028 A JP 9112028A JP 11202897 A JP11202897 A JP 11202897A JP H10303565 A JPH10303565 A JP H10303565A
Authority
JP
Japan
Prior art keywords
ground pattern
window
circuit board
circuit
multilayer circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP9112028A
Other languages
Japanese (ja)
Other versions
JP3473319B2 (en
Inventor
Sadao Kodera
貞男 小寺
Fumitoshi Sato
文俊 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to JP11202897A priority Critical patent/JP3473319B2/en
Publication of JPH10303565A publication Critical patent/JPH10303565A/en
Application granted granted Critical
Publication of JP3473319B2 publication Critical patent/JP3473319B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0213Electrical arrangements not otherwise provided for
    • H05K1/0237High frequency adaptations
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0296Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298Multilayer circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/181Printed circuits structurally associated with non-printed electric components associated with surface mounted components

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a circuit substrate where no undesired stray capacity is formed between a high-impedance part in terms of a high frequency in a circuit element and a ground pattern, when a ground pattern is formed so that it is located between main surfaces. SOLUTION: In a circuit substrate, a window 16 is formed on a ground pattern 10a that is closest to a circuit element 13 on a main surface to reduce a stray, capacity so that the window 16 opposes a high-impedance part 15 in terms of a high frequency in the circuit element 13. Another ground pattern 11 is preferably formed so that it overlaps with the window 16, and a ground pattern 10a is electrically connected to the ground pattern 11 via a through hole 18.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】この発明は、多層回路基板に
関するもので、特に、電子チューナなどのための高周波
回路を構成するのに適した多層回路基板に関するもので
ある。
The present invention relates to a multilayer circuit board, and more particularly to a multilayer circuit board suitable for forming a high-frequency circuit for an electronic tuner or the like.

【0002】[0002]

【従来の技術】図3には、この発明にとって興味ある回
路基板1を備えるチューナ2が示されている。このよう
なチューナ2において、回路基板1をもって構成される
回路モジュールの小型化を図るため、高周波回路を構成
するための回路要素、すなわち、複数の電子部品3、
4、5、6および7等ならびに回路パターン(図3では
図示しない。)は、回路基板1の各主面上にそれぞれ配
置されている。
2. Description of the Related Art FIG. 3 shows a tuner 2 having a circuit board 1 which is of interest to the present invention. In such a tuner 2, in order to reduce the size of a circuit module configured with the circuit board 1, circuit elements for configuring a high-frequency circuit, that is, a plurality of electronic components 3,
4, 5, 6, and 7 and the circuit patterns (not shown in FIG. 3) are arranged on each main surface of the circuit board 1, respectively.

【0003】また、この回路基板1はシールドケース8
内に内蔵され、それによって、このチューナ2の外部に
ある回路要素との干渉を防ぐようにしている。しかしな
がら、上述のように、高周波回路を構成するための複数
の電子部品3、4、5、6および7等ならびに回路パタ
ーンのような回路要素を、回路基板1の各主面上に配置
したとき、一方の主面上に配置された電子部品3〜5等
と他方の主面上に配置された電子部品6および7等と
が、回路基板1を飛び越えて、互いに電磁的に干渉し、
互いの間で妨害が不所望にも生じることがある。
The circuit board 1 is provided with a shield case 8
, So as to prevent interference with circuit elements outside of the tuner 2. However, as described above, when a plurality of electronic components 3, 4, 5, 6, 7 and the like for constituting a high-frequency circuit and circuit elements such as circuit patterns are arranged on each main surface of the circuit board 1. The electronic components 3 to 5 and the like arranged on one main surface and the electronic components 6 and 7 and the like arranged on the other main surface jump over the circuit board 1 and electromagnetically interfere with each other,
Interference between one another can occur undesirably.

【0004】上述の問題の対策として、図4に示すよう
な多層回路基板9が用いられることが好ましい。図4
は、多層回路基板9を備えるチューナ2aを示す、図3
に相当する図である。図4において、図3に示した構成
との対比を容易にするとともに重複する説明を省略する
ため、図3に示した要素に相当する要素には同様の参照
符号を付している。
As a measure against the above-mentioned problem, it is preferable to use a multilayer circuit board 9 as shown in FIG. FIG.
FIG. 3 shows a tuner 2a including a multilayer circuit board 9;
FIG. 4, in order to facilitate comparison with the configuration shown in FIG. 3 and to omit redundant description, elements corresponding to the elements shown in FIG. 3 are denoted by the same reference numerals.

【0005】図4に示した多層回路基板9においては、
たとえば2層のグラウンドパターン10および11が主
面間に位置されている。この多層回路基板9によれば、
グラウンドパターン10および11にシールド効果を持
たせることができるので、上方主面上に配置された電子
部品3〜5等と下方主面上に配置された電子部品6およ
び7等とが互いに干渉することを有利に防ぐことができ
る。
In the multilayer circuit board 9 shown in FIG.
For example, two layers of ground patterns 10 and 11 are located between the main surfaces. According to this multilayer circuit board 9,
Since the ground patterns 10 and 11 can have a shielding effect, the electronic components 3 to 5 disposed on the upper main surface and the electronic components 6 and 7 disposed on the lower main surface interfere with each other. This can be advantageously prevented.

【0006】なお、多層回路基板9の内部には、上述し
たグラウンドパターン10および11の他、信号ライン
や電源ラインが配置されることもある。
Incidentally, in addition to the above-mentioned ground patterns 10 and 11, signal lines and power supply lines may be arranged inside the multilayer circuit board 9.

【0007】[0007]

【発明が解決しようとする課題】しかしながら、図4に
示した構造を採用しても、以下のような問題に遭遇する
ことがある。図5は、図4に示した多層回路基板9の一
部を示す平面図であり、図6は、図5の線VI−VIに
沿う断面図である。図5および図6には、多層回路基板
9の上方主面上に配置される、電子部品、たとえばIC
部品3の端子やコイル4の端子を、半田12によって半
田付けして電気的接続するための回路パターン13およ
び14等が図示されている。また、図6には、前述した
グラウンドパターン10および11も図示されている。
However, even if the structure shown in FIG. 4 is adopted, the following problem may be encountered. FIG. 5 is a plan view showing a part of the multilayer circuit board 9 shown in FIG. 4, and FIG. 6 is a sectional view taken along line VI-VI in FIG. FIGS. 5 and 6 show electronic components such as ICs arranged on the upper main surface of multilayer circuit board 9.
Circuit patterns 13 and 14 for soldering the terminals of the component 3 and the terminals of the coil 4 with solder 12 for electrical connection are shown. FIG. 6 also shows the ground patterns 10 and 11 described above.

【0008】図6によく示されているように、回路パタ
ーン13は、グラウンドパターン10の一部と対向して
いる。このような対向の結果、この部分には、浮遊容量
すなわちストレー容量が多かれ少なかれ生じる。また、
図5によく示されているように、回路パターン13に
は、幅の比較的狭い部分、すなわち高周波的にハイイン
ピーダンスな部分15が存在している。このように、高
周波的にハイインピーダンスな部分15は、特にストレ
ー容量の影響を受けやすい。
As shown in FIG. 6, the circuit pattern 13 faces part of the ground pattern 10. As a result of such facing, more or less stray capacitance or stray capacitance results in this part. Also,
As is well shown in FIG. 5, the circuit pattern 13 has a relatively narrow portion, that is, a high-frequency high-impedance portion 15. As described above, the high-frequency high-impedance portion 15 is particularly susceptible to the stray capacitance.

【0009】たとえば、このような多層回路基板9を用
いて、図7(a)に示すような可変同調回路を構成する
場合、上述したストレー容量が存在すると、図7(b)
に示すように、バラクタダイオード等による静電容量を
含む可変容量Cvに対して、このストレー容量Csが並
列に接続されたのと等価となる。そのため、次のような
問題が引き起こされる。
For example, when a variable tuning circuit as shown in FIG. 7A is constructed using such a multilayer circuit board 9, if the above-mentioned stray capacitance exists, FIG.
As shown in the figure, the stray capacitance Cs is equivalent to connecting the stray capacitance Cs in parallel to the variable capacitance Cv including the capacitance due to the varactor diode or the like. Therefore, the following problem is caused.

【0010】可変容量Cvの容量変化比が小さくなり、
同調回路として必要な周波数可変範囲が得られないこと
がある。また、ストレー容量Csが生じても、同じ共振
周波数を得るためには、インダクタンスLを小さくする
必要があり、インダクタンスLを小さくすると、回路イ
ンピーダンスやQが低下し、広帯域にわたって高周波特
性を維持することが困難となる。
The capacitance change ratio of the variable capacitance Cv becomes smaller,
In some cases, a frequency variable range required for the tuning circuit cannot be obtained. Even if the stray capacitance Cs occurs, it is necessary to reduce the inductance L in order to obtain the same resonance frequency. If the inductance L is reduced, the circuit impedance and Q are reduced, and the high frequency characteristics are maintained over a wide band. Becomes difficult.

【0011】なお、ストレー容量Csを小さくする方法
として、図6において、回路パターン13とグラウンド
パターン10との間隔を広くしたり、当該間隔に存在す
る材料の比誘電率を小さくすることも考えられるが、前
者の対策はチューナ等の部品の薄型化を阻害し、また、
後者の対策は大幅なコストアップを招くので、いずれも
有効な対策とは言えない。
As a method of reducing the stray capacitance Cs, it is conceivable to increase the distance between the circuit pattern 13 and the ground pattern 10 or to reduce the relative permittivity of the material existing in the distance in FIG. However, the former measure hinders the thinning of components such as tuners,
Neither of the latter measures is an effective measure because it causes a significant increase in cost.

【0012】そこで、この発明の目的は、上述した問題
を解決し得る多層回路基板を提供しようとすることであ
る。
An object of the present invention is to provide a multilayer circuit board which can solve the above-mentioned problems.

【0013】[0013]

【課題を解決するための手段】この発明は、高周波回路
を構成するための回路要素が各主面上にそれぞれ配置さ
れ、かつ各主面上の回路要素間の干渉を防ぐためのグラ
ウンドパターンが主面間に位置された、多層回路基板に
向けられるものであって、上述した技術的課題を解決す
るため、グラウンドパターンが、回路要素における高周
波的にハイインピーダンスな部分と対向する部分におい
て窓を形成していることを特徴としている。
According to the present invention, a circuit element for constituting a high-frequency circuit is arranged on each main surface, and a ground pattern for preventing interference between circuit elements on each main surface is provided. In order to solve the above-mentioned technical problem, the ground pattern is provided with a window at a portion opposed to a high-frequency high-impedance portion of the circuit element, which is located between the main surfaces and directed to the multilayer circuit board. It is characterized by forming.

【0014】この発明において、グラウンドパターンが
主面間において複数層をなすように形成されるとき、複
数層のグラウンドパターンのうち、上述した高周波的に
ハイインピーダンスな部分に最も近いグラウンドパター
ンに窓が形成されることが好ましい。また、上述のよう
に、グラウンドパターンが主面間において複数層をなす
ように形成されるとき、上述の窓が形成されたグラウン
ドパターン以外の少なくとも1層のグラウンドパターン
は、窓と重なり合う部分を有していることが好ましい。
In the present invention, when the ground pattern is formed so as to form a plurality of layers between the main surfaces, a window is provided in the ground pattern closest to the high-frequency high-impedance portion among the plurality of ground patterns. It is preferably formed. Further, as described above, when the ground pattern is formed so as to form a plurality of layers between the main surfaces, at least one layer of the ground pattern other than the above-described window-formed ground pattern has a portion overlapping the window. Is preferred.

【0015】また、同じく、グラウンドパターンが主面
間において複数層をなすように形成されるとき、上述の
窓が形成されたグラウンドパターンは、窓の周辺部にお
いて、少なくとも1つのスルーホールを介して当該グラ
ウンドパターン以外の少なくとも1層のグラウンドパタ
ーンと電気的に接続されていることが好ましい。
Similarly, when the ground pattern is formed so as to form a plurality of layers between the main surfaces, the ground pattern in which the above-described window is formed is formed at the periphery of the window through at least one through hole. It is preferable to be electrically connected to at least one ground pattern other than the ground pattern.

【0016】[0016]

【発明の実施の形態】図1は、この発明の一実施形態に
よる多層回路基板9aの一部を示す平面図であり、図2
は、図1の線II−IIに沿う断面図である。なお、こ
れら図1および図2は、それぞれ、図5および図6に相
当する図であって、図1および図2において、図5また
は図6に示した要素に相当する要素には、同様の参照符
号を付している。
FIG. 1 is a plan view showing a part of a multilayer circuit board 9a according to an embodiment of the present invention.
FIG. 2 is a sectional view taken along line II-II in FIG. 1. FIGS. 1 and 2 correspond to FIGS. 5 and 6, respectively. In FIGS. 1 and 2, the elements corresponding to the elements shown in FIG. 5 or FIG. Reference numerals are assigned.

【0017】この多層回路基板9aにおいても、図5お
よび図6に示した多層回路基板9と同様、高周波回路を
構成するための回路要素が各主面上に配置されている。
図1および図2では、このような回路要素として、多層
回路基板9aの上方主面上に配置される電子部品すなわ
ちIC部品3およびコイル4ならびに回路パターン13
および14等が図示されているとともに、多層回路基板
9aの下方主面上に配置される電子部品すなわちIC部
品6が図示されている。これらIC部品3およびコイル
4等の電子部品の各端子は、半田12によって、回路パ
ターン13および14等に半田付けされている。
In this multilayer circuit board 9a, similarly to the multilayer circuit board 9 shown in FIGS. 5 and 6, circuit elements for forming a high-frequency circuit are arranged on each main surface.
1 and 2, as such circuit elements, electronic components, ie, IC components 3, coils 4, and circuit patterns 13 arranged on the upper main surface of the multilayer circuit board 9a are shown.
14 and the like, and an electronic component, that is, an IC component 6 arranged on the lower main surface of the multilayer circuit board 9a is illustrated. The terminals of the electronic components such as the IC component 3 and the coil 4 are soldered to the circuit patterns 13 and 14 and the like by the solder 12.

【0018】また、この多層回路基板9aにおいても、
前述した多層回路基板9と同様、上方主面上の回路要素
3、4、13および14等と下方主面上の回路要素6等
との間の干渉を防ぐための2層のグラウンドパターン1
0aおよび11が、これら主面間に位置されている。た
とえば、回路パターン13は、高周波的にハイインピー
ダンスな部分15を含んでいる。この実施形態の特徴的
構成として、この部分15に最も近い、すなわち、この
部分15との間で無視できないストレー容量を最も形成
しやすい、グラウンドパターン10aには、窓16が形
成されている。図1において、窓16の位置が破線で示
されている。この窓16は、グラウンドパターン10a
における、高周波的にハイインピーダンスな部分15の
真下であって、当該部分15と対向する部分に形成され
ている。
Also in this multilayer circuit board 9a,
Similar to the multilayer circuit board 9 described above, the two-layer ground pattern 1 for preventing interference between the circuit elements 3, 4, 13, 14 and the like on the upper main surface and the circuit elements 6 and the like on the lower main surface.
0a and 11 are located between these main surfaces. For example, the circuit pattern 13 includes a high-impedance portion 15 in high frequency. As a characteristic configuration of this embodiment, a window 16 is formed in the ground pattern 10a which is closest to the portion 15, that is, in which the stray capacitance which cannot be ignored with the portion 15 is most easily formed. In FIG. 1, the position of the window 16 is indicated by a broken line. This window 16 has a ground pattern 10a.
Are formed immediately below the high-impedance portion 15 in FIG.

【0019】このように、グラウンドパターン10aに
窓16を形成することによって、高周波的にハイインピ
ーダンスな部分15とグラウンドパターン10aとの間
に形成される可能性のあるストレー容量を極めて小さく
することができる。また、窓16が形成されたグラウン
ドパターン10a以外のグラウンドパターンであるグラ
ウンドパターン11には、この窓16と重なり合う部分
17を有していることが好ましい。このグラウンドパタ
ーン11における、窓16と重なり合う部分17は、窓
16の形成のために生じ得る多層回路基板9aの各主面
上の回路要素間の干渉を防ぐように機能する。
As described above, by forming the window 16 in the ground pattern 10a, it is possible to extremely reduce the stray capacitance that may be formed between the high-impedance portion 15 in high frequency and the ground pattern 10a. it can. The ground pattern 11 which is a ground pattern other than the ground pattern 10a in which the window 16 is formed preferably has a portion 17 overlapping the window 16. The portion 17 of the ground pattern 11 that overlaps the window 16 functions to prevent interference between circuit elements on each main surface of the multilayer circuit board 9a, which may occur due to the formation of the window 16.

【0020】なお、上述の部分17は、窓16を通し
て、高周波的にハイインピーダンスな部分15と対向す
ることになるので、これらの部分15および17間にお
いてもストレー容量が形成されることは避けられない。
しかしながら、部分15を有する回路パターン13から
部分17を有するグラウンドパターン11までの距離
は、回路パターン13からグラウンドパターン10aま
での距離に比べて長くなるので、部分15および17間
に形成され得るストレー容量は、無視できるほどに小さ
いものとすることができる。
Since the above-described portion 17 faces the high-impedance portion 15 through the window 16, the formation of a stray capacitance between these portions 15 and 17 is avoided. Absent.
However, since the distance from the circuit pattern 13 having the portion 15 to the ground pattern 11 having the portion 17 is longer than the distance from the circuit pattern 13 to the ground pattern 10a, the stray capacitance that can be formed between the portions 15 and 17 is increased. Can be negligibly small.

【0021】また、この実施形態では、窓16が形成さ
れたグラウンドパターン10aは、他のグラウンドパタ
ーン11とスルーホール18を介して電気的に接続され
ている。スルーホール18は、窓16の周辺部に位置さ
れている。このように、スルーホール18を介してグラ
ウンドパターン10aおよび11を互いに接続すること
によって、グラウンドインピーダンスを下げることがで
き、シールド効果を高めることができる。
Further, in this embodiment, the ground pattern 10 a in which the window 16 is formed is electrically connected to another ground pattern 11 via a through hole 18. The through hole 18 is located at the periphery of the window 16. As described above, by connecting the ground patterns 10a and 11 to each other through the through hole 18, the ground impedance can be reduced and the shielding effect can be enhanced.

【0022】なお、上述したスルーホール18は、窓1
6の周辺部において、複数箇所に分布して複数個設けら
れてもよい。以上、この発明を図示した実施形態に関連
して説明したが、この発明の範囲内において、その他、
種々の変形が可能である。たとえば、図示した多層回路
基板9aにおいて採用された回路設計は、この発明のよ
り容易な理解を可能とする一典型例にすぎず、この発明
は、その他、種々の回路設計を有する多層回路基板にも
適用することができる。
It should be noted that the above-described through hole 18 is
In the peripheral part of the number 6, a plurality of pieces may be distributed at a plurality of places. As described above, the present invention has been described in relation to the illustrated embodiment. However, within the scope of the present invention,
Various modifications are possible. For example, the circuit design employed in the illustrated multilayer circuit board 9a is only a typical example that allows easier understanding of the present invention, and the present invention is applicable to other multilayer circuit boards having various circuit designs. Can also be applied.

【0023】これに関して、図示した多層回路基板9a
は、その内部に2層のグラウンドパターン10aおよび
11を形成していたが、このようなグラウンドパターン
は、単に1層であっても、3層以上であってもよい。ま
た、多層回路基板の内部には、グラウンドパターンの
他、信号ラインや電源ライン等を配置してもよい。
In this regard, the illustrated multilayer circuit board 9a
Has two layers of ground patterns 10a and 11 formed therein, but such a ground pattern may be a single layer or three or more layers. Further, in addition to the ground pattern, signal lines, power supply lines, and the like may be arranged inside the multilayer circuit board.

【0024】[0024]

【発明の効果】以上のように、この発明によれば、高周
波回路を構成するための回路要素が各主面上にそれぞれ
配置され、かつ各主面上の回路要素間の干渉を防ぐため
のグラウンドパターンが主面間に位置された、多層回路
基板において、グラウンドパターンが、回路要素におけ
る高周波的にハイインピーダンスな部分と対向する部分
において窓を形成しているので、高周波的にハイインピ
ーダンスな部分とグラウンドパターンとの間に形成され
る可能性のあるストレー容量を極めて小さくすることが
できる。
As described above, according to the present invention, circuit elements for forming a high-frequency circuit are arranged on each main surface, and interference between circuit elements on each main surface is prevented. In the multilayer circuit board in which the ground pattern is located between the main surfaces, since the ground pattern forms a window in a portion facing the high-frequency high-impedance portion of the circuit element, the high-frequency high-impedance portion The stray capacity that may be formed between the ground pattern and the ground pattern can be extremely reduced.

【0025】したがって、この発明が図7に示したよう
な可変同調回路に適用された場合、バラクタダイオード
等を含む合成の同調容量の容量可変範囲が大きくなり、
共振周波数の可変範囲も拡大される。また、共振回路の
合成容量値が小さくなることで、回路インピーダンスが
適正となり、電力利得や雑音指数等の高周波特性が改善
される。
Therefore, when the present invention is applied to a tunable circuit as shown in FIG. 7, the variable range of the combined tuning capacitance including the varactor diode and the like becomes large,
The variable range of the resonance frequency is also expanded. Further, by reducing the combined capacitance value of the resonance circuit, the circuit impedance becomes appropriate, and high-frequency characteristics such as power gain and noise figure are improved.

【0026】この発明において、グラウンドパターンが
主面間において複数層をなすように形成されるときに
は、複数層のグラウンドパターンのうち、上述した高周
波的にハイインピーダンスな部分に最も近いグラウンド
パターンに窓が形成されることが、上述したようなスト
レー容量の低減に対して、より効果的に貢献し得る。ま
た、上述のように、グラウンドパターンが主面間におい
て複数層をなすように形成されるとき、上述の窓が形成
されたグラウンドパターン以外の少なくとも1層のグラ
ウンドパターンが、窓と重なり合う部分を有している
と、この重なり合う部分を、窓の形成のために生じ得る
多層回路基板の各主面上の回路要素間の干渉を防ぐよう
に有効に機能させることができる。
In the present invention, when the ground pattern is formed so as to form a plurality of layers between the main surfaces, a window is formed in the ground pattern closest to the high-frequency high-impedance portion among the plurality of ground patterns. The formation can contribute more effectively to the reduction of the stray capacity as described above. Further, as described above, when the ground pattern is formed in a plurality of layers between the main surfaces, at least one layer of the ground pattern other than the above-described window-formed ground pattern has a portion overlapping the window. This allows the overlapping portions to function effectively to prevent interference between circuit elements on each major surface of the multilayer circuit board, which can occur due to the formation of windows.

【0027】また、同じく、グラウンドパターンが主面
間において複数層をなすように形成されるとき、上述の
窓が形成されたグラウンドパターンが、窓の周辺部にお
いて、少なくとも1つのスルーホールを介して当該グラ
ウンドパターン以外の少なくとも1層のグラウンドパタ
ーンと電気的に接続されていると、各グラウンドパター
ンにおけるグラウンドインピーダンスを下げることがで
き、シールド効果を高めることができる。
Similarly, when the ground pattern is formed so as to form a plurality of layers between the main surfaces, the ground pattern in which the above-described window is formed is formed at the periphery of the window through at least one through hole. When electrically connected to at least one ground pattern other than the ground pattern, the ground impedance of each ground pattern can be reduced, and the shielding effect can be enhanced.

【図面の簡単な説明】[Brief description of the drawings]

【図1】この発明の一実施形態による多層回路基板9a
の一部を示す平面図である。
FIG. 1 shows a multilayer circuit board 9a according to an embodiment of the present invention.
It is a top view which shows a part of.

【図2】図1の線II−IIに沿う断面図である。FIG. 2 is a cross-sectional view taken along line II-II of FIG.

【図3】この発明にとって興味ある従来の回路基板1を
備えるチューナ2を示す正面図であり、シールドケース
8の前面側の壁を除去して示している。
FIG. 3 is a front view showing a tuner 2 including a conventional circuit board 1 of interest to the present invention, in which a front wall of a shield case 8 is removed.

【図4】この発明にとって興味ある従来の多層回路基板
9を備えるチューナ2aを示す、図3に相当する正面図
である。
FIG. 4 is a front view corresponding to FIG. 3, showing a tuner 2a including a conventional multilayer circuit board 9 of interest to the present invention.

【図5】図4に示した多層回路基板9の一部を示す、図
1に相当する平面図である。
5 is a plan view showing a part of the multilayer circuit board 9 shown in FIG. 4 and corresponding to FIG.

【図6】図5の線VI−VIに沿う、図2に相当する断
面図である。
FIG. 6 is a cross-sectional view taken along the line VI-VI of FIG. 5 and corresponding to FIG. 2;

【図7】この発明にとって興味ある可変同調回路を示す
回路図であり、(a)はストレー容量が形成されない場
合、(b)はストレー容量Csが形成された場合を示
す。
FIGS. 7A and 7B are circuit diagrams showing a variable tuning circuit of interest to the present invention, wherein FIG. 7A shows a case where a stray capacitance is not formed, and FIG. 7B shows a case where a stray capacitance Cs is formed.

【符号の説明】[Explanation of symbols]

3〜7 電子部品(回路要素) 9a 多層回路基板 10a,11 グラウンドパターン 13,14 回路パターン(回路要素) 15 高周波的にハイインピーダンスな部分 16 窓 17 重なり合う部分 18 スルーホール 3-7 Electronic component (circuit element) 9a Multilayer circuit board 10a, 11 Ground pattern 13, 14 Circuit pattern (circuit element) 15 High impedance portion in high frequency 16 Window 17 Overlapping portion 18 Through hole

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】 高周波回路を構成するための回路要素が
各主面上にそれぞれ配置され、かつ各前記主面上の前記
回路要素間の干渉を防ぐためのグラウンドパターンが前
記主面間に位置された、多層回路基板において、 前記グラウンドパターンは、前記回路要素における高周
波的にハイインピーダンスな部分と対向する部分に窓を
形成していることを特徴とする、多層回路基板。
1. A circuit element for forming a high-frequency circuit is arranged on each main surface, and a ground pattern for preventing interference between the circuit elements on each main surface is located between the main surfaces. The multilayer circuit board according to claim 1, wherein the ground pattern forms a window in a portion of the circuit element facing a high-frequency high-impedance portion of the circuit element.
【請求項2】 前記グラウンドパターンは、前記主面間
において複数層をなすように形成され、複数層の前記グ
ラウンドパターンのうち、前記高周波的にハイインピー
ダンスな部分に最も近い第1のグラウンドパターンに前
記窓が形成されている、請求項1に記載の多層回路基
板。
2. The ground pattern is formed so as to form a plurality of layers between the main surfaces. Of the plurality of layers of the ground pattern, a first ground pattern closest to the high-frequency high-impedance portion is provided. The multilayer circuit board according to claim 1, wherein the window is formed.
【請求項3】 前記第1のグラウンドパターン以外の少
なくとも1層のグラウンドパターンは、前記窓と重なり
合う部分を有している、請求項2に記載の多層回路基
板。
3. The multilayer circuit board according to claim 2, wherein at least one layer of the ground pattern other than the first ground pattern has a portion overlapping the window.
【請求項4】 前記第1のグラウンドパターンは、前記
窓の周辺部において、少なくとも1つのスルーホールを
介して当該第1のグラウンドパターン以外の少なくとも
1層のグラウンドパターンと電気的に接続されている、
請求項2または3に記載の多層回路基板。
4. The first ground pattern is electrically connected to at least one ground pattern other than the first ground pattern via at least one through hole in a peripheral portion of the window. ,
The multilayer circuit board according to claim 2.
JP11202897A 1997-04-30 1997-04-30 Multilayer circuit board Expired - Lifetime JP3473319B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP11202897A JP3473319B2 (en) 1997-04-30 1997-04-30 Multilayer circuit board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11202897A JP3473319B2 (en) 1997-04-30 1997-04-30 Multilayer circuit board

Publications (2)

Publication Number Publication Date
JPH10303565A true JPH10303565A (en) 1998-11-13
JP3473319B2 JP3473319B2 (en) 2003-12-02

Family

ID=14576198

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11202897A Expired - Lifetime JP3473319B2 (en) 1997-04-30 1997-04-30 Multilayer circuit board

Country Status (1)

Country Link
JP (1) JP3473319B2 (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1047290A2 (en) * 1999-04-21 2000-10-25 Nec Corporation Printing wiring board
WO2003085851A1 (en) * 2002-04-08 2003-10-16 Sony Corporation Signal reception device, signal reception circuit, and reception device
JP2009302803A (en) * 2008-06-12 2009-12-24 Sony Corp Inductor module, silicon tuner module and semiconductor device

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1047290A2 (en) * 1999-04-21 2000-10-25 Nec Corporation Printing wiring board
EP1047290A3 (en) * 1999-04-21 2003-05-02 Nec Corporation Printing wiring board
WO2003085851A1 (en) * 2002-04-08 2003-10-16 Sony Corporation Signal reception device, signal reception circuit, and reception device
CN100397788C (en) * 2002-04-08 2008-06-25 索尼株式会社 Signal reception device, signal reception circuit, and reception device
US7634225B2 (en) 2002-04-08 2009-12-15 Sony Corporation Signal reception device, signal reception circuit, and reception device
KR100957257B1 (en) 2002-04-08 2010-05-12 소니 주식회사 Signal reception device and signal reception circuit
JP2009302803A (en) * 2008-06-12 2009-12-24 Sony Corp Inductor module, silicon tuner module and semiconductor device
US8338912B2 (en) 2008-06-12 2012-12-25 Sony Corporation Inductor module, silicon tuner module and semiconductor device

Also Published As

Publication number Publication date
JP3473319B2 (en) 2003-12-02

Similar Documents

Publication Publication Date Title
US5488540A (en) Printed circuit board for reducing noise
US20030147197A1 (en) Multilayer electronic part, multilayer antenna duplexer, and communication apparatus
US6297965B1 (en) Wiring arrangement including capacitors for suppressing electromagnetic wave radiation from a printed circuit board
JP3471679B2 (en) Printed board
JP2001345419A (en) Integrated high-frequency radio circuit module
JPH1187880A (en) Printed wiring board
JP3473319B2 (en) Multilayer circuit board
JP2000223905A (en) Electronic device
JP2846803B2 (en) Multilayer wiring board
JP3781922B2 (en) Multilayer printed circuit board
KR100345842B1 (en) Microstrip line type voltage controlled oscillator
JP2008078184A (en) Multilayer wiring board for mounting high-frequency chip, and high-frequency circuit module
JP2000223800A (en) Wiring board and its manufacture
JP3111672U (en) High frequency electronic components
JPH0537163A (en) Circuit device
JPH0653414A (en) Microwave integrated circuit
JPH08204341A (en) Printed board built-in type bypass capacitor
JP2000151306A (en) Semiconductor device
JP2000294733A (en) Pattern layout for high frequency flip chip mounting substrate
JPH10290075A (en) Multilayered circuit board
JPH1022703A (en) Dielectric filter
JPH0710979U (en) Multilayer printed wiring board
JPH1041745A (en) Voltage controlled oscillator
JPH03272198A (en) High frequency circuit with lc built in multilayer circuit substrate
JPH077270A (en) Ceramic multilayer circuit board

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080919

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080919

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090919

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090919

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100919

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100919

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110919

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120919

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120919

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130919

Year of fee payment: 10

EXPY Cancellation because of completion of term