JPH10302475A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPH10302475A JPH10302475A JP9109827A JP10982797A JPH10302475A JP H10302475 A JPH10302475 A JP H10302475A JP 9109827 A JP9109827 A JP 9109827A JP 10982797 A JP10982797 A JP 10982797A JP H10302475 A JPH10302475 A JP H10302475A
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Abstract
(57)【要約】
【課題】 高速動作時においても１サイクルでライト後
のデータをリードするマルチポートメモリを提供する。 【解決手段】 ライトアドレス１を保持するライトアド
レスラッチ１１と、ライトアドレス２をデコードするラ
イトアドレスデコーダ３１と、リードアドレス２を保持
するリードアドレスフリップフロップ１２と、リードア
ドレスをデコードするリードアドレスデコーダ３２と、
ライトイネーブル信号３を保持するライトイネーブルフ
リップフロップ２１と、ライト用ワード線５３を駆動す
るライトワードドライバ５１と、リード用ワード線５４
を駆動するリードワードドライバ５２と、ライトタイミ
ングを生成するライトタイミング生成回路４１と、リー
ドタイミングを生成するリードタイミング生成回路４２
とを含む。
のデータをリードするマルチポートメモリを提供する。 【解決手段】 ライトアドレス１を保持するライトアド
レスラッチ１１と、ライトアドレス２をデコードするラ
イトアドレスデコーダ３１と、リードアドレス２を保持
するリードアドレスフリップフロップ１２と、リードア
ドレスをデコードするリードアドレスデコーダ３２と、
ライトイネーブル信号３を保持するライトイネーブルフ
リップフロップ２１と、ライト用ワード線５３を駆動す
るライトワードドライバ５１と、リード用ワード線５４
を駆動するリードワードドライバ５２と、ライトタイミ
ングを生成するライトタイミング生成回路４１と、リー
ドタイミングを生成するリードタイミング生成回路４２
とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ制御装置に
関し、特にリードアフターライト機能を有するマルチポ
ートＲＡＭを制御するメモリ制御装置に関する。
関し、特にリードアフターライト機能を有するマルチポ
ートＲＡＭを制御するメモリ制御装置に関する。
【０００２】
【従来の技術】マルチポートＲＡＭは、複数のポートが
メモリセルを共有し、アクセスポート数に応じた複数の
ワード線及びデータ線を有することにより、複数のワー
ドの書き込み及び読み出しを同時に行うことができるも
のである。プロセッサの処理能力の向上により、要求さ
れるポート数も増え、しかも高速な処理が要求されるよ
うになった。また、メモリセルに書き込んだデータを同
一サイクルで読み出す、いわゆるリードアフターライト
機能も要求されるようになっている。
メモリセルを共有し、アクセスポート数に応じた複数の
ワード線及びデータ線を有することにより、複数のワー
ドの書き込み及び読み出しを同時に行うことができるも
のである。プロセッサの処理能力の向上により、要求さ
れるポート数も増え、しかも高速な処理が要求されるよ
うになった。また、メモリセルに書き込んだデータを同
一サイクルで読み出す、いわゆるリードアフターライト
機能も要求されるようになっている。
【０００３】従来この種の技術では、ライト完了までリ
ード用ワード線を駆動していなければならず、高速動作
のための障害となっている。以下、図面を参照してこれ
について説明する。
ード用ワード線を駆動していなければならず、高速動作
のための障害となっている。以下、図面を参照してこれ
について説明する。
【０００４】図５を参照すると、従来のメモリ制御装置
は、ライトアドレス１を保持するライトアドレスフリッ
プフロップ９１と、ライトアドレス２をデコードするラ
イトアドレスデコーダ３１と、リードアドレス２を保持
するリードアドレスフリップフロップ９２と、リードア
ドレスをデコードするリードアドレスデコーダ３２と、
ライトイネーブル信号３を保持するライトイネーブルフ
リップフロップ２１と、システムクロック４を遅延させ
るディレイゲート９９と、ライト用ワード線５３を駆動
するライトワードドライバ５１と、リード用ワード線５
４を駆動するリードワードドライバ５２とを含んでい
る。
は、ライトアドレス１を保持するライトアドレスフリッ
プフロップ９１と、ライトアドレス２をデコードするラ
イトアドレスデコーダ３１と、リードアドレス２を保持
するリードアドレスフリップフロップ９２と、リードア
ドレスをデコードするリードアドレスデコーダ３２と、
ライトイネーブル信号３を保持するライトイネーブルフ
リップフロップ２１と、システムクロック４を遅延させ
るディレイゲート９９と、ライト用ワード線５３を駆動
するライトワードドライバ５１と、リード用ワード線５
４を駆動するリードワードドライバ５２とを含んでい
る。
【０００５】図５および図６を参照すると、従来のメモ
リ制御装置はディレイゲート９９の出力を反転したもの
をプリチャージ信号４６として使用している。そして、
ディレイゲート９９の出力をリード用ワードドライバ駆
動信号４４として使用している。また、ディレイゲート
９９の入出力およびライトイネーブルフリップフロップ
２１の出力の論理積をとったものをライト用ワードドラ
イバ駆動信号線（ライトパルス）４３とすることによ
り、ライト後のリード時間を確保している。
リ制御装置はディレイゲート９９の出力を反転したもの
をプリチャージ信号４６として使用している。そして、
ディレイゲート９９の出力をリード用ワードドライバ駆
動信号４４として使用している。また、ディレイゲート
９９の入出力およびライトイネーブルフリップフロップ
２１の出力の論理積をとったものをライト用ワードドラ
イバ駆動信号線（ライトパルス）４３とすることによ
り、ライト後のリード時間を確保している。
【０００６】
【発明が解決しようとする課題】上述の従来技術では、
ライト後のリード時間を確保するために一つのサイクル
を十分大きくしておかなければならない。すなわち、書
込みに係るセルと読出しに係るセルとが異なるものであ
れば必ずしもライト後にリード時間を確保する必要はな
いが、セルが異なることが保証されない限りは最悪のケ
ースを考慮して設計する必要がある。
ライト後のリード時間を確保するために一つのサイクル
を十分大きくしておかなければならない。すなわち、書
込みに係るセルと読出しに係るセルとが異なるものであ
れば必ずしもライト後にリード時間を確保する必要はな
いが、セルが異なることが保証されない限りは最悪のケ
ースを考慮して設計する必要がある。
【０００７】一方、メモリの外部にライトアドレスとリ
ードアドレスとを比較する比較回路を設けることによ
り、書込みに係るセルと読出しに係るセルとが異なるも
のであることを保証して、ライト後のリード時間を不要
にすることも可能である。しかし、この場合には上記比
較回路や一致検出時にライトデータを出力側にバイパス
する回路が必要となり、全体として複雑な回路構成とな
る。
ードアドレスとを比較する比較回路を設けることによ
り、書込みに係るセルと読出しに係るセルとが異なるも
のであることを保証して、ライト後のリード時間を不要
にすることも可能である。しかし、この場合には上記比
較回路や一致検出時にライトデータを出力側にバイパス
する回路が必要となり、全体として複雑な回路構成とな
る。
【０００８】本発明の目的は、上記問題点に鑑み、高速
にリードアフターライトを行うマルチポートメモリを提
供することにある。
にリードアフターライトを行うマルチポートメモリを提
供することにある。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に本発明のメモリ制御装置は、リードプリチャージクロ
ックとライトプリチャージクロックとをずらしてメモリ
に供給する。
に本発明のメモリ制御装置は、リードプリチャージクロ
ックとライトプリチャージクロックとをずらしてメモリ
に供給する。
【００１０】本発明の他のメモリ制御装置は、システム
クロックに基づいてリードプリチャージクロックをメモ
リに供給するリードタイミング生成回路と、前記リード
プリチャージクロックの反転信号であるライトプリチャ
ージクロックを前記メモリに供給するライトタイミング
生成回路とを含む。
クロックに基づいてリードプリチャージクロックをメモ
リに供給するリードタイミング生成回路と、前記リード
プリチャージクロックの反転信号であるライトプリチャ
ージクロックを前記メモリに供給するライトタイミング
生成回路とを含む。
【００１１】本発明の他のメモリ制御装置は、リードア
ドレスをデコードするリードアドレスデコーダと、前記
メモリのリード用ワード線を駆動するリードワードドラ
イバとをさらに含み、前記リードタイミング生成回路は
前記リードプリチャージクロックの反転信号をリードク
ロックとして生成し、前記リードワードドライバは前記
リードタイミング生成回路が生成した前記リードクロッ
クのタイミングで前記リードアドレスデコーダによるデ
コード結果に従って前記メモリのリード用ワード線を駆
動する。
ドレスをデコードするリードアドレスデコーダと、前記
メモリのリード用ワード線を駆動するリードワードドラ
イバとをさらに含み、前記リードタイミング生成回路は
前記リードプリチャージクロックの反転信号をリードク
ロックとして生成し、前記リードワードドライバは前記
リードタイミング生成回路が生成した前記リードクロッ
クのタイミングで前記リードアドレスデコーダによるデ
コード結果に従って前記メモリのリード用ワード線を駆
動する。
【００１２】本発明の他のメモリ制御装置は、ライトア
ドレスをデコードするライトアドレスデコーダと、前記
メモリのライト用ワード線を駆動するライトワードドラ
イバとをさらに含み、前記ライトタイミング生成回路は
ライトイネーブル信号と前記リードプリチャージクロッ
クとの論理積をライトパルスとして生成し、前記ライト
ワードドライバは前記ライトタイミング生成回路が生成
した前記ライトパルスのタイミングで前記ライトアドレ
スデコーダによるデコード結果に従って前記メモリのラ
イト用ワード線を駆動する。
ドレスをデコードするライトアドレスデコーダと、前記
メモリのライト用ワード線を駆動するライトワードドラ
イバとをさらに含み、前記ライトタイミング生成回路は
ライトイネーブル信号と前記リードプリチャージクロッ
クとの論理積をライトパルスとして生成し、前記ライト
ワードドライバは前記ライトタイミング生成回路が生成
した前記ライトパルスのタイミングで前記ライトアドレ
スデコーダによるデコード結果に従って前記メモリのラ
イト用ワード線を駆動する。
【００１３】本発明の他のメモリ制御装置は、ライトア
ドレスをデコードするライトアドレスデコーダと、前記
メモリのライト用ワード線を駆動するライトワードドラ
イバとをさらに含み、前記ライトタイミング生成回路は
ライトイネーブル信号と前記リードプリチャージクロッ
クとの論理積をライトパルスとして生成し、前記ライト
ワードドライバは前記ライトタイミング生成回路が生成
した前記ライトパルスのタイミングで前記ライトアドレ
スデコーダによるデコード結果に従って前記メモリのラ
イト用ワード線を駆動する。
ドレスをデコードするライトアドレスデコーダと、前記
メモリのライト用ワード線を駆動するライトワードドラ
イバとをさらに含み、前記ライトタイミング生成回路は
ライトイネーブル信号と前記リードプリチャージクロッ
クとの論理積をライトパルスとして生成し、前記ライト
ワードドライバは前記ライトタイミング生成回路が生成
した前記ライトパルスのタイミングで前記ライトアドレ
スデコーダによるデコード結果に従って前記メモリのラ
イト用ワード線を駆動する。
【００１４】本発明の他のメモリ制御装置は、前記シス
テムクロックがアサートされている間はリードアドレス
をそのまま出力し前記システムクロックがアサートされ
ていない間は前記システムクロックがアサートされなく
なる直前のリードアドレスを保持して出力するリードア
ドレスラッチをさらに含み、前記リードアドレスデコー
ダは前記リードアドレスラッチの出力するリードアドレ
スをデコードする。
テムクロックがアサートされている間はリードアドレス
をそのまま出力し前記システムクロックがアサートされ
ていない間は前記システムクロックがアサートされなく
なる直前のリードアドレスを保持して出力するリードア
ドレスラッチをさらに含み、前記リードアドレスデコー
ダは前記リードアドレスラッチの出力するリードアドレ
スをデコードする。
【００１５】本発明の他のメモリ制御装置は、前記シス
テムクロックがアサートされていない間はライトアドレ
スをそのまま出力し前記システムクロックがアサートさ
れている間は前記システムクロックがアサートされる直
前のライトアドレスを保持して出力するライトアドレス
ラッチをさらに含み、前記ライトアドレスデコーダは前
記ライトアドレスラッチの出力するライトアドレスをデ
コードする。
テムクロックがアサートされていない間はライトアドレ
スをそのまま出力し前記システムクロックがアサートさ
れている間は前記システムクロックがアサートされる直
前のライトアドレスを保持して出力するライトアドレス
ラッチをさらに含み、前記ライトアドレスデコーダは前
記ライトアドレスラッチの出力するライトアドレスをデ
コードする。
【００１６】本発明の他のメモリ制御装置は、前記シス
テムクロックのエッジでライトイネーブル信号を保持し
て出力するライトイネーブルフリップフロップをさらに
含み、前記ライトタイミング生成回路は前記ライトイネ
ーブルフリップフロップの出力したライトイネーブル信
号と前記リードプリチャージクロックとの論理積をライ
トパルスとして生成する。
テムクロックのエッジでライトイネーブル信号を保持し
て出力するライトイネーブルフリップフロップをさらに
含み、前記ライトタイミング生成回路は前記ライトイネ
ーブルフリップフロップの出力したライトイネーブル信
号と前記リードプリチャージクロックとの論理積をライ
トパルスとして生成する。
【００１７】
【発明の実施の形態】次に本発明のメモリ制御装置の実
施の形態について図面を参照して詳細に説明する。
施の形態について図面を参照して詳細に説明する。
【００１８】図１を参照すると、本発明の実施の形態
は、ライトアドレス１を保持するライトアドレスラッチ
１１と、ライトアドレス２をデコードするライトアドレ
スデコーダ３１と、リードアドレス２を保持するリード
アドレスフリップフロップ１２と、リードアドレスをデ
コードするリードアドレスデコーダ３２と、ライトイネ
ーブル信号３を保持するライトイネーブルフリップフロ
ップ２１と、ライト用ワード線５３を駆動するライトワ
ードドライバ５１と、リード用ワード線５４を駆動する
リードワードドライバ５２とを含んでいる。また、ライ
トタイミングを生成するライトタイミング生成回路４１
及びリードタイミングを生成するリードタイミング生成
回路４２を含んでいる。
は、ライトアドレス１を保持するライトアドレスラッチ
１１と、ライトアドレス２をデコードするライトアドレ
スデコーダ３１と、リードアドレス２を保持するリード
アドレスフリップフロップ１２と、リードアドレスをデ
コードするリードアドレスデコーダ３２と、ライトイネ
ーブル信号３を保持するライトイネーブルフリップフロ
ップ２１と、ライト用ワード線５３を駆動するライトワ
ードドライバ５１と、リード用ワード線５４を駆動する
リードワードドライバ５２とを含んでいる。また、ライ
トタイミングを生成するライトタイミング生成回路４１
及びリードタイミングを生成するリードタイミング生成
回路４２を含んでいる。
【００１９】メモリセルアレイ６０は、ライトプリチャ
ージ信号線４５およびリードプリチャージ信号線４６が
アサートされるタイミングでそれぞれライトプリチャー
ジおよびリードプリチャージを行う。また、メモリセル
アレイ６０は、ライトワード線５３およびリードワード
線５４がアサートされるタイミングでそれぞれライト動
作およびリード動作を行う。また、データ入力線６１を
介して受け取ったデータを指定されたアドレスの各セル
に書き込み、また、読み出しアドレスとして指定された
アドレスの各セルの値をデータ出力線６２に出力する。
ージ信号線４５およびリードプリチャージ信号線４６が
アサートされるタイミングでそれぞれライトプリチャー
ジおよびリードプリチャージを行う。また、メモリセル
アレイ６０は、ライトワード線５３およびリードワード
線５４がアサートされるタイミングでそれぞれライト動
作およびリード動作を行う。また、データ入力線６１を
介して受け取ったデータを指定されたアドレスの各セル
に書き込み、また、読み出しアドレスとして指定された
アドレスの各セルの値をデータ出力線６２に出力する。
【００２０】ライトアドレスラッチ１１は、システムク
ロック４がアサートされていない間はライトアドレス１
をそのまま通し、システムクロック４がアサートされて
いる間は直前に入力されていたライトアドレス１を保持
し、出力する。一方、リードアドレスラッチ１２は、シ
ステムクロック４がアサートされている間はリードアド
レス２をそのまま通し、システムクロック４がアサート
されていない間は直前に入力されていたリードアドレス
２を保持し、出力する。ライトアドレスラッチ１１の出
力するライトアドレスはライトアドレスデコーダ３１に
よりデコードされ、リードアドレスラッチ１２の出力す
るリードアドレスはリードアドレスデコーダ３２により
デコードされる。ライトアドレスラッチ１１およびリー
ドアドレスラッチ１２がフリップフロップを採用してい
ないのは、ライトアドレスデコーダ３１およびリードア
ドレスデコーダ３２におけるデコードを早期に行うため
である。したがって、ラッチ構造とすることが望ましい
が、フリップフロップ構造の採用を排除するものではな
い。
ロック４がアサートされていない間はライトアドレス１
をそのまま通し、システムクロック４がアサートされて
いる間は直前に入力されていたライトアドレス１を保持
し、出力する。一方、リードアドレスラッチ１２は、シ
ステムクロック４がアサートされている間はリードアド
レス２をそのまま通し、システムクロック４がアサート
されていない間は直前に入力されていたリードアドレス
２を保持し、出力する。ライトアドレスラッチ１１の出
力するライトアドレスはライトアドレスデコーダ３１に
よりデコードされ、リードアドレスラッチ１２の出力す
るリードアドレスはリードアドレスデコーダ３２により
デコードされる。ライトアドレスラッチ１１およびリー
ドアドレスラッチ１２がフリップフロップを採用してい
ないのは、ライトアドレスデコーダ３１およびリードア
ドレスデコーダ３２におけるデコードを早期に行うため
である。したがって、ラッチ構造とすることが望ましい
が、フリップフロップ構造の採用を排除するものではな
い。
【００２１】ライトイネーブルフリップフロップ２１
は、システムクロック４の立ち上がりで直前に入力され
ていたライトイネーブル信号３を保持し、出力する。
は、システムクロック４の立ち上がりで直前に入力され
ていたライトイネーブル信号３を保持し、出力する。
【００２２】図２を参照すると、ライトタイミング生成
回路４１は、ライトイネーブルフリップフロップ２１の
出力とシステムクロック４との論理積をライト用ワード
ドライバ駆動信号線４３として生成するアンドゲート４
１２と、システムクロック４の反転信号をライトプリチ
ャージ信号４５として生成するインバータ４１１とを含
んでいる。
回路４１は、ライトイネーブルフリップフロップ２１の
出力とシステムクロック４との論理積をライト用ワード
ドライバ駆動信号線４３として生成するアンドゲート４
１２と、システムクロック４の反転信号をライトプリチ
ャージ信号４５として生成するインバータ４１１とを含
んでいる。
【００２３】図３を参照すると、リードタイミング生成
回路４２は、システムクロック４をリードプリチャージ
信号４６として出力し、システムクロック４の反転信号
をリード用ワードドライバ駆動信号として出力する。
回路４２は、システムクロック４をリードプリチャージ
信号４６として出力し、システムクロック４の反転信号
をリード用ワードドライバ駆動信号として出力する。
【００２４】図１を参照すると、ライトワードドライバ
５１は、ライトアドレスデコーダ３１からの信号とライ
トタイミング生成回路４１からのライト用ワードドライ
バ駆動信号４３との論理積をライトワード信号５３とし
て出力する。すなわち、指定されたアドレスがメモリセ
ルアレイ６０に該当するものであれば、ライト用ワード
ドライバ駆動信号４３をメモリセルアレイ６０に与え
る。
５１は、ライトアドレスデコーダ３１からの信号とライ
トタイミング生成回路４１からのライト用ワードドライ
バ駆動信号４３との論理積をライトワード信号５３とし
て出力する。すなわち、指定されたアドレスがメモリセ
ルアレイ６０に該当するものであれば、ライト用ワード
ドライバ駆動信号４３をメモリセルアレイ６０に与え
る。
【００２５】リードワードドライバ５２は、リードアド
レスデコーダ３２からの信号とリードタイミング生成回
路４２からのリード用ワードドライバ駆動信号４４との
論理積をライトワード信号５４として出力する。すなわ
ち、指定されたアドレスがメモリセルアレイ６０に該当
するものであれば、リード用ワードドライバ駆動信号４
４をメモリセルアレイ６０に与える。
レスデコーダ３２からの信号とリードタイミング生成回
路４２からのリード用ワードドライバ駆動信号４４との
論理積をライトワード信号５４として出力する。すなわ
ち、指定されたアドレスがメモリセルアレイ６０に該当
するものであれば、リード用ワードドライバ駆動信号４
４をメモリセルアレイ６０に与える。
【００２６】次に、本発明の実施の形態における動作に
ついて図面を参照して説明する。
ついて図面を参照して説明する。
【００２７】図１および図４を参照すると、まずシステ
ムクロック４がアサートされていない期間にライトアド
レス１およびライトイネーブル信号３が与えられると、
ライトアドレスラッチ１１はライトアドレスデコーダ３
１にライトアドレスを出力する。これにより、システム
クロック４がアサートされるまでの間、デコードに要す
る時間が確保される。また、このシステムクロック４が
アサートされていない期間にはライトプリチャージが行
われる。
ムクロック４がアサートされていない期間にライトアド
レス１およびライトイネーブル信号３が与えられると、
ライトアドレスラッチ１１はライトアドレスデコーダ３
１にライトアドレスを出力する。これにより、システム
クロック４がアサートされるまでの間、デコードに要す
る時間が確保される。また、このシステムクロック４が
アサートされていない期間にはライトプリチャージが行
われる。
【００２８】そして、システムクロック４がアサートさ
れると、ライトワードドライバ５１を通じてメモリセル
アレイ６０内のライト用ワード線が駆動されて、入力デ
ータ６１に与えられているデータが、指定されたアドレ
スの各セルに書き込まれる。一方、これと並行して、リ
ードアドレスラッチ１２はリードアドレスデコーダ３２
にリードアドレスを出力する。これにより、システムク
ロック４がアサートされなくなるまでの間、デコードに
要する時間が確保される。また、このシステムクロック
４がアサートされている期間にはリードプリチャージが
行われる。
れると、ライトワードドライバ５１を通じてメモリセル
アレイ６０内のライト用ワード線が駆動されて、入力デ
ータ６１に与えられているデータが、指定されたアドレ
スの各セルに書き込まれる。一方、これと並行して、リ
ードアドレスラッチ１２はリードアドレスデコーダ３２
にリードアドレスを出力する。これにより、システムク
ロック４がアサートされなくなるまでの間、デコードに
要する時間が確保される。また、このシステムクロック
４がアサートされている期間にはリードプリチャージが
行われる。
【００２９】そして、システムクロック４がアサートさ
れなくなると、リードワードドライバ５２を通じてメモ
リセルアレイ６０内のリード用ワード線が駆動されて、
指定されたアドレスの各セルからデータが読み出され
て、出力データ６２に出力される。
れなくなると、リードワードドライバ５２を通じてメモ
リセルアレイ６０内のリード用ワード線が駆動されて、
指定されたアドレスの各セルからデータが読み出され
て、出力データ６２に出力される。
【００３０】このように、本発明の実施の形態によれ
ば、ライト動作と並行してリードプリチャージを行うよ
うにして、ライト動作とリード動作のタイミングを１／
２サイクルずらしたことにより、高速動作時においても
１サイクルでライト後のデータをリードすることができ
る。
ば、ライト動作と並行してリードプリチャージを行うよ
うにして、ライト動作とリード動作のタイミングを１／
２サイクルずらしたことにより、高速動作時においても
１サイクルでライト後のデータをリードすることができ
る。
【００３１】本発明においては、例えば、ＲＡＭのポー
ト数はシステムの要求に応じて任意の数に設定すること
ができる。また、リードイネーブル信号を付加して外部
からタイミングを生成するようにしてもよい。また、外
部から適正なタイミングで各信号を供給できることが保
証されるのであればライトアドレスラッチやリードアド
レスラッチは必ずしも備える必要はない。この点は、ラ
イトイネーブルフリップフロップ２１についても同様で
ある。
ト数はシステムの要求に応じて任意の数に設定すること
ができる。また、リードイネーブル信号を付加して外部
からタイミングを生成するようにしてもよい。また、外
部から適正なタイミングで各信号を供給できることが保
証されるのであればライトアドレスラッチやリードアド
レスラッチは必ずしも備える必要はない。この点は、ラ
イトイネーブルフリップフロップ２１についても同様で
ある。
【００３２】
【発明の効果】以上の説明で明らかなように、本発明に
よると、マルチポートメモリにおいてライト動作とリー
ド動作のタイミングを１／２サイクルずらしたことによ
り、高速動作時においても１サイクルでライト後のデー
タをリードすることができる。また、バイパス回路を設
ける必要もないことから、回路構成を単純化し、設計を
容易にすることができる。
よると、マルチポートメモリにおいてライト動作とリー
ド動作のタイミングを１／２サイクルずらしたことによ
り、高速動作時においても１サイクルでライト後のデー
タをリードすることができる。また、バイパス回路を設
ける必要もないことから、回路構成を単純化し、設計を
容易にすることができる。
【図１】本発明のメモリ制御装置の実施の形態の構成を
示すブロック図である。
示すブロック図である。
【図２】本発明におけるライトタイミング生成回路の構
成を示す図である。
成を示す図である。
【図３】本発明におけるリードタイミング生成回路の構
成を示す図である。
成を示す図である。
【図４】本発明の実施の形態の動作を表す図である。
【図５】従来技術の構成を示すブロック図である。
【図６】従来技術の動作を表す図である。
１ ライトアドレス線 ２ リードアドレス線 ３ ライトイネーブル線 ４ システムクロック線 １１ ライトアドレスラッチ １２ リードアドレスラッチ １３ インバータ ２１ ライトイネーブルフリップフロップ ３１ ライトアドレスデコーダ ３２ リードアドレスデコーダ ４１ ライトタイミング生成回路 ４２ リードタイミング生成回路 ４３ ライト用ワードドライバ駆動信号線（ライトパル
ス） ４４ リード用ワードドライバ駆動信号線 ４５ ライトプリチャージ信号線 ４６ リードプリチャージ信号線 ５１ ライトワードドライバ ５２ リードワードドライバ ５３ ライトワード線 ５４ リードワード線 ６０ メモリセルアレイ ６１ データ入力線 ６２ データ出力線 ９１ ライトアドレスフリップフロップ ９２ リードアドレスフリップフロップ ９９ ディレイゲート ４１１，４２１ インバータ ４１２ ＮＡＮＤゲート
ス） ４４ リード用ワードドライバ駆動信号線 ４５ ライトプリチャージ信号線 ４６ リードプリチャージ信号線 ５１ ライトワードドライバ ５２ リードワードドライバ ５３ ライトワード線 ５４ リードワード線 ６０ メモリセルアレイ ６１ データ入力線 ６２ データ出力線 ９１ ライトアドレスフリップフロップ ９２ リードアドレスフリップフロップ ９９ ディレイゲート ４１１，４２１ インバータ ４１２ ＮＡＮＤゲート
Claims (8)
- 【請求項１】 リードプリチャージクロックとライトプ
リチャージクロックとをずらしてメモリに供給すること
を特徴とするメモリ制御装置。 - 【請求項２】 システムクロックに基づいてリードプリ
チャージクロックをメモリに供給するリードタイミング
生成回路と、 前記リードプリチャージクロックの反転信号であるライ
トプリチャージクロックを前記メモリに供給するライト
タイミング生成回路とを含むことを特徴とするメモリ制
御装置。 - 【請求項３】 リードアドレスをデコードするリードア
ドレスデコーダと、 前記メモリのリード用ワード線を駆動するリードワード
ドライバとをさらに含み、 前記リードタイミング生成回路は前記リードプリチャー
ジクロックの反転信号をリードクロックとして生成し、 前記リードワードドライバは前記リードタイミング生成
回路が生成した前記リードクロックのタイミングで前記
リードアドレスデコーダによるデコード結果に従って前
記メモリのリード用ワード線を駆動することを特徴とす
る請求項２記載のメモリ制御装置。 - 【請求項４】 ライトアドレスをデコードするライトア
ドレスデコーダと、 前記メモリのライト用ワード線を駆動するライトワード
ドライバとをさらに含み、 前記ライトタイミング生成回路はライトイネーブル信号
と前記リードプリチャージクロックとの論理積をライト
パルスとして生成し、 前記ライトワードドライバは前記ライトタイミング生成
回路が生成した前記ライトパルスのタイミングで前記ラ
イトアドレスデコーダによるデコード結果に従って前記
メモリのライト用ワード線を駆動することを特徴とする
請求項２記載のメモリ制御装置。 - 【請求項５】 ライトアドレスをデコードするライトア
ドレスデコーダと、 前記メモリのライト用ワード線を駆動するライトワード
ドライバとをさらに含み、 前記ライトタイミング生成回路はライトイネーブル信号
と前記リードプリチャージクロックとの論理積をライト
パルスとして生成し、 前記ライトワードドライバは前記ライトタイミング生成
回路が生成した前記ライトパルスのタイミングで前記ラ
イトアドレスデコーダによるデコード結果に従って前記
メモリのライト用ワード線を駆動することを特徴とする
請求項３記載のメモリ制御装置。 - 【請求項６】 前記システムクロックがアサートされて
いる間はリードアドレスをそのまま出力し前記システム
クロックがアサートされていない間は前記システムクロ
ックがアサートされなくなる直前のリードアドレスを保
持して出力するリードアドレスラッチをさらに含み、 前記リードアドレスデコーダは前記リードアドレスラッ
チの出力するリードアドレスをデコードすることを特徴
とする請求項３記載のメモリ制御装置。 - 【請求項７】 前記システムクロックがアサートされて
いない間はライトアドレスをそのまま出力し前記システ
ムクロックがアサートされている間は前記システムクロ
ックがアサートされる直前のライトアドレスを保持して
出力するライトアドレスラッチをさらに含み、 前記ライトアドレスデコーダは前記ライトアドレスラッ
チの出力するライトアドレスをデコードすることを特徴
とする請求項４記載のメモリ制御装置。 - 【請求項８】 前記システムクロックのエッジでライト
イネーブル信号を保持して出力するライトイネーブルフ
リップフロップをさらに含み、 前記ライトタイミング生成回路は前記ライトイネーブル
フリップフロップの出力したライトイネーブル信号と前
記リードプリチャージクロックとの論理積をライトパル
スとして生成することを特徴とする請求項３記載のメモ
リ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9109827A JPH10302475A (ja) | 1997-04-25 | 1997-04-25 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9109827A JPH10302475A (ja) | 1997-04-25 | 1997-04-25 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10302475A true JPH10302475A (ja) | 1998-11-13 |
Family
ID=14520224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9109827A Pending JPH10302475A (ja) | 1997-04-25 | 1997-04-25 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10302475A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7117409B2 (en) * | 2003-04-15 | 2006-10-03 | National Tsing Hua University | Multi-port memory testing method utilizing a sequence folding scheme for testing time reduction |
| JP2008152919A (ja) * | 2004-07-30 | 2008-07-03 | United Memories Inc | 少なくとも１つのランダムアクセスメモリアレイを含む集積回路装置およびその動作のための方法 |
| KR100940850B1 (ko) * | 2008-08-08 | 2010-02-09 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 프리차지 제어 회로 및 방법 |
| US8040747B2 (en) | 2009-12-30 | 2011-10-18 | Hynix Semiconductor Inc. | Circuit and method for controlling precharge in semiconductor memory apparatus |
| CN116206651A (zh) * | 2023-05-05 | 2023-06-02 | 华中科技大学 | 一种宽电压域sram读写时序控制电路及方法 |
-
1997
- 1997-04-25 JP JP9109827A patent/JPH10302475A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7117409B2 (en) * | 2003-04-15 | 2006-10-03 | National Tsing Hua University | Multi-port memory testing method utilizing a sequence folding scheme for testing time reduction |
| JP2008152919A (ja) * | 2004-07-30 | 2008-07-03 | United Memories Inc | 少なくとも１つのランダムアクセスメモリアレイを含む集積回路装置およびその動作のための方法 |
| KR100940850B1 (ko) * | 2008-08-08 | 2010-02-09 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 프리차지 제어 회로 및 방법 |
| US8040747B2 (en) | 2009-12-30 | 2011-10-18 | Hynix Semiconductor Inc. | Circuit and method for controlling precharge in semiconductor memory apparatus |
| CN116206651A (zh) * | 2023-05-05 | 2023-06-02 | 华中科技大学 | 一种宽电压域sram读写时序控制电路及方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000118 |