JPH10261854A - Printed wiring board and manufacturing method thereof - Google Patents
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Landscapes
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Manufacturing Of Printed Circuit Boards (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、電子機器および、
電気機器等に使用されるプリント配線板及びその製造方
法に関するものである。[0001] The present invention relates to an electronic device, and
The present invention relates to a printed wiring board used for electric equipment and the like and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】両面プリント配線板や、多層プリント配
線板では両面あるいは各層のパターンを電気的に接続す
るためのバイアホールが形成されている。近年、プリン
ト配線板の部品実装の高密度化の要求が強まる中、バイ
アホールはその上には部品が実装できないため基板のコ
ンパクト化の障害となっていた。そのため、従来より、
バイアホール上に加工を施すことにより部品をバイアホ
ール上に部品を実装することが提案されている。2. Description of the Related Art In a double-sided printed wiring board or a multilayer printed wiring board, via holes for electrically connecting patterns on both sides or each layer are formed. In recent years, as the demand for high-density component mounting on printed wiring boards has increased, via holes have not been able to mount components thereon, which has been an obstacle to downsizing of substrates. Therefore,
It has been proposed to mount a component on a via hole by processing the via hole.
【０００３】図５はそのような従来のプリント配線板の
略断面図である。プリント配線板はバイアホール５５お
よびチップランド５７、５８を形成した基板とチップラ
ンド５７、５８上に設置したチップ部品６０からなって
いる。FIG. 5 is a schematic sectional view of such a conventional printed wiring board. The printed wiring board includes a substrate having via holes 55 and chip lands 57 and 58 formed thereon, and a chip component 60 provided on the chip lands 57 and 58.
【０００４】基板５１は絶縁板５２の両面に銅などの導
体層５３、５４を形成した両面銅張積層板で構成されて
いる。基板５１に形成されたバイアホール５５はその内
面にメッキ層５６を有しており、両面の導体層５３、５
４を導通させている。また、バイアホール５５は導体層
５４及び絶縁板５２、及び導体層５３を貫通している。
バイアホール５５内部にはエポキシ樹脂などの充填材６
２が充填されている。充填材６２の上面にメッキ層６３
が形成されており、チップランド５７を形成している。
導体層５３の一部はチップランド５８として構成されて
いる。チップ部品６０はチップランド５７及びチップラ
ンド５８と半田ペースト５９によって接着され、導通し
ている。チップ部品６０上の電極６１ａ及び６１ｂは、
半田ペースト５９によってチップランド５７、５８とそ
れぞれ接着され、導通している。A substrate 51 is formed of a double-sided copper-clad laminate in which conductor layers 53 and 54 of copper or the like are formed on both sides of an insulating plate 52. The via hole 55 formed in the substrate 51 has a plating layer 56 on its inner surface, and the conductor layers 53, 5 on both surfaces.
4 is conducted. The via hole 55 penetrates the conductor layer 54, the insulating plate 52, and the conductor layer 53.
Filler 6 such as epoxy resin is provided inside via hole 55.
2 are filled. A plating layer 63 on the top surface of the filler 62
Are formed, and the chip land 57 is formed.
Part of the conductor layer 53 is configured as a chip land 58. The chip component 60 is bonded to the chip land 57 and the chip land 58 by the solder paste 59 and is in conduction. The electrodes 61a and 61b on the chip component 60 are
The chip lands 57 and 58 are bonded to each other by the solder paste 59 and are electrically connected.
【０００５】図６は、図５の従来のプリント配線板の製
造工程を示す工程図である。図６（ａ）は基板５１を示
す図であり 、絶縁板５２の両側には導体層５３、５４が
形成されている。導体層５３、５４の厚さは１８〜３５
μｍ程度であり、絶縁板５２の厚みは約０．1ｍｍ〜
１．６ｍｍが標準である。FIG. 6 is a process chart showing a manufacturing process of the conventional printed wiring board of FIG. FIG. 6A is a view showing a substrate 51, and conductor layers 53 and 54 are formed on both sides of an insulating plate 52. The thickness of the conductor layers 53 and 54 is 18 to 35
μm, and the thickness of the insulating plate 52 is about 0.1 mm
1.6 mm is standard.
【０００６】図６（ｂ）において、基板５１にドリル等
により穴６５を形成する。穴６５は導体層５４、絶縁層
５２及び導体層５３を貫通している。In FIG. 6B, a hole 65 is formed in the substrate 51 by a drill or the like. The hole 65 penetrates the conductor layer 54, the insulating layer 52, and the conductor layer 53.
【０００７】次に、図６（ｃ）において、穴６５の内面
をメッキ層５６で被覆してバイアホール５５を形成す
る。メッキ層５６は無電解メッキを施したあと電解メッ
キを行うことにより形成される。また、メッキ層は５６
導体層５３、５４上にも形成されている。メッキ層５６
を形成することにより導体層５３と導体層５４は電気的
に導通する。Next, referring to FIG. 6C, a via hole 55 is formed by covering the inner surface of the hole 65 with a plating layer 56. The plating layer 56 is formed by performing electroless plating after performing electroless plating. The plating layer is 56
It is also formed on the conductor layers 53 and 54. Plating layer 56
Is formed, the conductive layers 53 and 54 are electrically connected to each other.
【０００８】続いて、図６（ｄ）において両面の導体層
５３、５４をエッチングして、回路パターンを形成す
る。Subsequently, in FIG. 6D, the conductor layers 53 and 54 on both sides are etched to form a circuit pattern.
【０００９】図６（ｅ）において、回路パターン形成
後、バイアホール５５内部に絶縁物質で構成された充填
材６２を充填する。そして、回路パターン上面及び充填
材に６２上面に銅メッキ等を施してメッキ層６３を形成
し、チップランド５７及び５８を形成する。In FIG. 6E, after forming a circuit pattern, the inside of the via hole 55 is filled with a filler 62 made of an insulating material. Then, a plating layer 63 is formed by applying copper plating or the like to the upper surface of the circuit pattern and the upper surface of the filler 62 to form chip lands 57 and 58.
【００１０】図６（ｆ）においてチップランド５７及び
５８に半田ペースト５９を塗布し、チップ部品６０を搭
載する。この後、赤外線若しくは熱風方式のリフロー炉
にプリント配線板を通して加熱することによりチップ部
品を定着させる。チップ部品６０は電極６１ａ、６１ｂ
により、チップランド５７及び５８に電気的に導通して
いる。このようにして図５に示される従来のプリント配
線板が完成する。In FIG. 6F, a solder paste 59 is applied to chip lands 57 and 58, and a chip component 60 is mounted. Thereafter, the chip component is fixed by passing the printed wiring board through an infrared or hot air type reflow furnace. The chip component 60 includes electrodes 61a and 61b
As a result, it is electrically connected to the chip lands 57 and 58. Thus, the conventional printed wiring board shown in FIG. 5 is completed.
【００１１】[0011]
【発明が解決しようとする課題】最近、チップ部品の小
型化が進み、１００５形（チップ部品のサイズが１．０
ｍｍ×０．５ｍｍであるチップ部品）等が登場してお
り、チップ部品を取付けるチップランド平滑性が重要と
なってきている。しかしながら、従来のプリント配線板
はバイアホールを充填材で充填し、その上面にメッキを
施して形成したチップランド５７を使用しているため、
平滑性が乏しい。図７にバイアホールに対応するチップ
ランド部分の拡大略断面図をしめす。図７（ａ）におい
て充填材６２が盛り上がっており、そのためにメッキ層
６３の表面は凹凸があり、チップランド５７は盛り上が
っている。また、図７（ｂ）において、充填材の量が少
ないためにチップランド５７のバイアホール５５に対応
する部分が窪んでいる。この凹凸はバイアホールの穴の
直径程度（０．４〜０．３ｍｍ）に及ぶ場合があり、図
７の様な状態でチップランド５７上にチップ部品６０を
搭載した場合、半田ペーストでは十分凹凸が吸収できな
いことがある。このような場合チップランド５７とチッ
プ部品６０との間に間隙が生じ、チップ部品との密着性
が悪くなることがあった。そのため、プリント配線板に
衝撃が加わるとチップ部品６０が欠落したり、チップ部
品６０とチップランド５７と導通が不良になったりする
可能性が高くなり、信頼性が低くなっていた。また、バ
イアホール充填材に導電性塗料を用い、メッキ層を形成
せずにチップランドを構成する技術も提案されている
が、その場合においてもバイアホール充填材にの凹凸が
生じるのでチップ部品の密着性は悪い。Recently, the miniaturization of chip components has been progressing, and 1005 type (chip components having a size of 1.0
chip parts having a size of 0.5 mm × 0.5 mm) have appeared, and chip land smoothness for mounting chip parts has become important. However, since the conventional printed wiring board uses the chip land 57 formed by filling the via hole with a filler and plating the upper surface thereof,
Poor smoothness. FIG. 7 is an enlarged schematic sectional view of a chip land portion corresponding to a via hole. In FIG. 7 (a), the filler 62 is raised, so that the surface of the plating layer 63 is uneven, and the chip land 57 is raised. In FIG. 7B, the portion of the chip land 57 corresponding to the via hole 55 is depressed because the amount of the filler is small. This unevenness may be as large as the diameter of the via hole (0.4 to 0.3 mm). When the chip component 60 is mounted on the chip land 57 in the state shown in FIG. May not be absorbed. In such a case, a gap is generated between the chip land 57 and the chip component 60, and the adhesion to the chip component may be deteriorated. Therefore, when an impact is applied to the printed wiring board, there is a high possibility that the chip component 60 will be lost or the conduction between the chip component 60 and the chip land 57 will be poor, resulting in low reliability. In addition, a technique has been proposed in which a conductive land is used as a via-hole filler to form a chip land without forming a plating layer. Adhesion is poor.
【００１２】本発明は上記の問題に対して平滑性の高い
チップランドをバイアホール上に設けることにより、バ
イアホール上のチップランドとチップ部品との密着度を
高めたプリント配線板を提供することを目的とする。An object of the present invention is to provide a printed wiring board in which the degree of adhesion between a chip land on a via hole and a chip component is increased by providing a chip land having high smoothness on the via hole for the above problem. With the goal.
【００１３】[0013]
【課題を解決するための手段】本発明の請求項１記載の
プリント配線板は、基板両面に導体層を有したプリント
配線板において、一方の導体層を貫通し、他方の導体層
の裏面に通じる穴を形成し、この穴の内面にメッキを施
してバイアホールを形成し、該バイアホールに面する前
記他方の導体層の部分に部品を設置するためのチップラ
ンドを形成したことを特徴とするものである。すなわ
ち、バイアホール上の平滑なチップランド上に部品を設
置できる。According to a first aspect of the present invention, there is provided a printed wiring board having conductor layers on both surfaces of a substrate, wherein the printed wiring board penetrates one conductor layer and is provided on the back surface of the other conductor layer. Forming a through hole, plating an inner surface of the hole to form a via hole, and forming a chip land for mounting a component in a portion of the other conductive layer facing the via hole. Is what you do. That is, components can be placed on the smooth chip land on the via hole.
【００１４】また、本発明の請求項２記載のプリント配
線板は、前記プリント配線板は複数のプリント配線板を
積層してなることを特徴とするものである。すなわち、
バイアホール上の平滑なチップランド上にチップ部品を
設置できる。Further, a printed wiring board according to a second aspect of the present invention is characterized in that the printed wiring board is formed by laminating a plurality of printed wiring boards. That is,
Chip components can be placed on smooth chip lands on via holes.
【００１５】また、本発明の請求項３記載のプリント配
線板は、前記プリント配線板に設置される部品の底部が
前記バイアホール直上の前記チップランドに全面的に接
着されてなることを特徴とするものである。すなわち、
チップ部品の放熱性を高めることができる。According to a third aspect of the present invention, in the printed wiring board, a bottom portion of a component installed on the printed wiring board is entirely adhered to the chip land immediately above the via hole. Is what you do. That is,
The heat radiation of the chip component can be improved.
【００１６】また、本発明の請求項４記載のプリント配
線板は、複数の導体層を形成してなる基板に、一つの導
体層を貫通し、且つ、別の導体層を底部とする穴を開口
する工程と、該穴にメッキを施してバイアホールを形成
する工程と、該バイアホールの底部の直上の導体層にチ
ップランドを形成する工程とを含むことを特徴とするも
のである。すなわち、充填材を用いずにバイアホール上
にチップランドを形成することができる。According to a fourth aspect of the present invention, there is provided a printed wiring board having a plurality of conductive layers formed on a substrate, wherein a hole penetrating one conductive layer and having a bottom as another conductive layer is formed. The method includes a step of forming an opening, a step of plating the hole to form a via hole, and a step of forming a chip land in a conductor layer immediately above the bottom of the via hole. That is, a chip land can be formed on a via hole without using a filler.
【００１７】[0017]
【発明の実施の形態】図１は本発明の一実施の形態であ
るプリント配線板の略断面図である。絶縁板１２の両面
に導体層１３、１４を形成した両面銅張積層板等で構成
された基板１１にバイアホール１５が設けられている。
バイアホール１５はその内面にメッキ層１６を有してい
る。バイアホール１５によって、導体層１３から形成し
た回路と、導体層１４から形成した回路は電気的に接続
されている。また、バイアホール１５は導体層１４及び
絶縁板１２は貫通しているが、導体層１３は貫通してい
ない。導体層１３の一部はチップランド１７やチップラ
ンド１８として構成されている。チップランド１７は導
体層１３のバイアホール１５に対応する部分にあり、チ
ップランド１７の上にチップ部品２０を搭載している。
チップ部品２０とチップランド１７及びチップランド１
８は半田ペースト１９によって接着されている。チップ
部品２０上の電極２１ａ及び電極２１ｂは、半田ペース
ト１９によってチップランド１７、チップランド１８と
それぞれ電気的に導通している。FIG. 1 is a schematic sectional view of a printed wiring board according to an embodiment of the present invention. A via hole 15 is provided in a substrate 11 formed of a double-sided copper-clad laminate having conductor layers 13 and 14 formed on both sides of an insulating plate 12.
The via hole 15 has a plating layer 16 on its inner surface. The circuit formed from the conductor layer 13 and the circuit formed from the conductor layer 14 are electrically connected by the via hole 15. The via hole 15 penetrates the conductor layer 14 and the insulating plate 12, but does not penetrate the conductor layer 13. Part of the conductor layer 13 is configured as a chip land 17 or a chip land 18. The chip land 17 is located at a portion corresponding to the via hole 15 of the conductor layer 13, and a chip component 20 is mounted on the chip land 17.
Chip component 20, chip land 17, and chip land 1
8 is adhered by a solder paste 19. The electrodes 21a and 21b on the chip component 20 are electrically connected to the chip lands 17 and 18 by the solder paste 19, respectively.
【００１８】上記のように形成されたプリント配線板
は、導体層１３の表面を利用してチップランド１７を形
成しているため、表面が滑らかであり、チップ部品２０
を搭載したとき、チップランド１７とチップ部品２０の
あいだの隙間が従来に比べてできにくいので、半田ペー
スト１９を介してより確実にチップランド１７とチップ
部品２０を接着することができる。In the printed wiring board formed as described above, since the chip land 17 is formed using the surface of the conductor layer 13, the surface is smooth and the chip component 20 is formed.
Is mounted, the gap between the chip land 17 and the chip component 20 is less likely to be formed than in the related art, so that the chip land 17 and the chip component 20 can be more securely bonded via the solder paste 19.
【００１９】図２は本発明のプリント配線板の製造工程
を示す図である。図２（ａ）において基板１１を示す絶
縁板１２の両側には導体層１３、１４が形成されてい
る。導体層１３、１４の厚さは１８〜３５μｍ程度であ
り、絶縁板１２の厚みは約０．1ｍｍ〜１．６ｍｍが標
準である。FIG. 2 is a view showing a manufacturing process of the printed wiring board of the present invention. In FIG. 2A, conductor layers 13 and 14 are formed on both sides of an insulating plate 12 showing a substrate 11. The thickness of the conductor layers 13 and 14 is about 18 to 35 μm, and the thickness of the insulating plate 12 is about 0.1 mm to 1.6 mm as standard.
【００２０】図２（ｂ）において、基板１１にドリル等
により穴２５を設ける。穴２５は導体層１４及び絶縁層
１２を貫通しているが、導体層１３は貫通していない。
穴２５を穿孔する方法として例えばステップ穴開け技法
を用いる。これは１つの穴を何回かに分割して少しずつ
穴を開けていく方法であり、被穿孔材が非常に硬く一度
に孔開けが困難な場合等に用いられる。一般のステップ
穴開け技法の場合には、最後には穴が貫通する迄開ける
ことになるが本発明においては導体層１３を残した段階
でその加工を終える。この穿孔工程はレーザー加工や、
座ぐりによって行うことも可能である。In FIG. 2B, a hole 25 is formed in the substrate 11 by a drill or the like. The hole 25 penetrates the conductor layer 14 and the insulating layer 12, but does not penetrate the conductor layer 13.
As a method for drilling the hole 25, for example, a step drilling technique is used. This is a method in which one hole is divided several times and holes are made little by little. This method is used when the material to be pierced is very hard and it is difficult to make holes all at once. In the case of a general step hole drilling technique, the hole is finally drilled until the hole penetrates. However, in the present invention, the processing is finished when the conductor layer 13 is left. This drilling process is laser processing,
It is also possible to carry out by counterbore.
【００２１】次に、図２（ｃ）において、穴２５の内面
をメッキ層１６で被覆しバイアホール１５を形成する。
メッキ層１６は無電解メッキを施したあと電解メッキを
行うことにより形成される。バイアホール１５はメッキ
層１６を有しているので、導体層１３と導体層１４は電
気的に接続している。Next, in FIG. 2C, the inner surface of the hole 25 is covered with a plating layer 16 to form a via hole 15.
The plating layer 16 is formed by performing electroless plating after performing electroless plating. Since the via hole 15 has the plating layer 16, the conductor layer 13 and the conductor layer 14 are electrically connected.
【００２２】このとき、導体層１３の平滑性がこのメッ
キ工程により多少損われる可能性があるが、メッキ工程
の前に、チップランドとなる部分にメッキレジストを施
し、チップランドを形成する部分ががメッキされないよ
うにして被覆して平滑性を保持することができる。本実
施例においては導体層１３側をメッキレジストで保護し
てメッキ層が形成されないようにしている。メッキレジ
ストはメッキ処理終了後除去される。At this time, the smoothness of the conductor layer 13 may be somewhat impaired by this plating step. However, before the plating step, a plating resist is applied to a portion to be a chip land, and a portion for forming a chip land is formed. Can be coated so as not to be plated to maintain smoothness. In this embodiment, the conductor layer 13 is protected with a plating resist so that no plating layer is formed. The plating resist is removed after the plating process is completed.
【００２３】続いて、図２（ｄ）において両面の導体層
１３、１４をエッチングして回路パターンを形成する。
ここで、１７、１８はチップランドであり、このエッチ
ング工程で形成される。Subsequently, in FIG. 2D, the conductor layers 13 and 14 on both surfaces are etched to form a circuit pattern.
Here, 17 and 18 are chip lands, which are formed in this etching step.
【００２４】図２（ｅ）においてチップランド１７及び
チップランド１８に半田ペースト１９を塗布し、チップ
部品２０を搭載する。この後、赤外線若しくは熱風方式
のリフロー炉にプリント配線板を通して加熱することに
よりチップ部品を定着させる。チップ部品２０は電極２
１ａ、２１ｂにより、チップランド１７及びチップラン
ド１８にそれぞれ電気的に接続している。このようにし
て本発明の一実施の形態であるプリント配線板が完成す
る。In FIG. 2E, a solder paste 19 is applied to the chip land 17 and the chip land 18, and a chip component 20 is mounted. Thereafter, the chip component is fixed by passing the printed wiring board through an infrared or hot air type reflow furnace. The chip component 20 is the electrode 2
1a and 21b electrically connect to the chip lands 17 and 18, respectively. Thus, a printed wiring board according to an embodiment of the present invention is completed.
【００２５】図３は本発明の別の実施の形態を示す略断
面図である。絶縁板１２の両面に導体層１３、１４を形
成した基板１１にバイアホール１５が設けられている。
バイアホール１５はその内面にメッキ層１６を有してお
り、導体層１３と導体層１４とを導通させている。ま
た、バイアホール１５は導体層１４及び絶縁層１２は貫
通しているが、導体層１３は貫通していない。FIG. 3 is a schematic sectional view showing another embodiment of the present invention. Via holes 15 are provided in a substrate 11 in which conductor layers 13 and 14 are formed on both surfaces of an insulating plate 12.
The via hole 15 has a plating layer 16 on the inner surface thereof, and makes the conductive layer 13 and the conductive layer 14 conductive. The via hole 15 penetrates the conductor layer 14 and the insulating layer 12, but does not penetrate the conductor layer 13.
【００２６】導体層１３の一部はチップランド１７とし
て構成されている。チップランド１７は導体層１３のバ
イアホール１５に対応する部分にあり、チップランド１
７の上にチップ部品２２を搭載することができる。チッ
プ部品２２とチップランド１７は半田ペースト１９によ
って接着されている。チップ部品２２とチップランド１
７は導通していない。チップ部品２２上の電極２３ａ及
び２３ｂは、金線２４ａ、２４ｂによって導体層１３よ
り構成されたパターン２６ａ、２６ｂとそれぞれワイヤ
ーボンドされている。A part of the conductor layer 13 is configured as a chip land 17. The chip land 17 is located at a portion corresponding to the via hole 15 of the conductor layer 13,
The chip component 22 can be mounted on the chip 7. The chip component 22 and the chip land 17 are bonded by the solder paste 19. Chip component 22 and chip land 1
7 is not conducting. The electrodes 23a and 23b on the chip component 22 are wire-bonded to the patterns 26a and 26b formed of the conductor layer 13 by gold wires 24a and 24b, respectively.
【００２７】図３に示したプリント配線板のチップラン
ド１７は導体層１３の表面を使用しているため、表面が
滑らかであり、チップ部品２２を搭載したとき、チップ
ランド１７とチップ部品２０の間隙が従来に比べてでき
にくいので、半田ペースト１９を介してより確実にチッ
プランド１７とチップ部品２２を接着することができ
る。また、チップ部品２２の底部全面とチップランドが
確実に接着しているのでチップから発生する熱をチップ
ランド１７を介して確実に放熱でき、放熱性能を高める
ことができる。Since the chip land 17 of the printed wiring board shown in FIG. 3 uses the surface of the conductor layer 13, the surface is smooth, and when the chip component 22 is mounted, the chip land 17 and the chip component 20 are separated. Since a gap is hardly formed as compared with the related art, the chip land 17 and the chip component 22 can be more reliably bonded via the solder paste 19. Further, since the entire bottom surface of the chip component 22 and the chip land are securely bonded, the heat generated from the chip can be reliably dissipated through the chip land 17 and the heat radiation performance can be improved.
【００２８】図１〜図３においては表裏面２層のプリン
ト配線板を実施例としてあげたが、プリント配線板を多
数積層して形成されたプリント配線板の一部または全部
に上記本発明のプリント配線板を用いることも可能であ
る。このとき、本発明のプリント配線板に設置されるチ
ップ部品をプリント配線板を多数積層して形成されたプ
リント配線板の内部に設置した構成をとることも可能で
ある。1 to 3, a printed wiring board having two layers, front and back, has been described as an example. However, the present invention is applied to a part or all of a printed wiring board formed by laminating a large number of printed wiring boards. It is also possible to use a printed wiring board. At this time, it is also possible to adopt a configuration in which chip components installed on the printed wiring board of the present invention are installed inside a printed wiring board formed by laminating a large number of printed wiring boards.
【００２９】図４は本発明の別の実施の形態であるプリ
ント配線板を示す略断面図である。図４において、基板
１１は２つの基板１１ａおよび１１ｂからなり、プリプ
レグ３１で接着して一体化され、４層のプリント配線を
有している。基板１１ａは絶縁板２７と絶縁板２７の両
面にある導体層１３および導体層２９をからなり、導体
層１３、２９はエッチングされて回路パターンを形成し
ている。基板１１ｂは絶縁板２８と絶縁板２７の両面に
ある導体層１４および導体層３０をからなり、導体層１
４、３０はエッチングされて回路パターンを形成してい
る。FIG. 4 is a schematic sectional view showing a printed wiring board according to another embodiment of the present invention. In FIG. 4, a substrate 11 is composed of two substrates 11a and 11b, bonded and integrated with a prepreg 31, and has four layers of printed wiring. The substrate 11a includes an insulating plate 27 and a conductive layer 13 and a conductive layer 29 on both sides of the insulating plate 27. The conductive layers 13 and 29 are etched to form a circuit pattern. The substrate 11b includes the conductor layers 14 and 30 on both sides of the insulating plate 28 and the insulating plate 27.
4 and 30 are etched to form a circuit pattern.
【００３０】バイアホール１５は導体層１４、絶縁層２
８、プリプレグ３１、導体層２７、を貫通しているが、
基板上面の導体層１３は貫通していない。バイアホール
１５はその内面がメッキ層１６で覆われており、導体層
１３、導体層１４が電気的に接続されている。The via hole 15 includes the conductor layer 14 and the insulating layer 2.
8, prepreg 31, and conductor layer 27,
The conductor layer 13 on the upper surface of the substrate does not penetrate. The inner surface of the via hole 15 is covered with a plating layer 16, and the conductor layers 13 and 14 are electrically connected.
【００３１】導体層１３のバイアホール１５に対応する
部分にはチップランド１７が設けられている。チップ部
品２０はチップランド１７及びチップランド１８と、半
田ペースト１９を介して接着されており、電極２１ａ、
２１ｂによって電気的に接続されている。A chip land 17 is provided in a portion of the conductor layer 13 corresponding to the via hole 15. The chip component 20 is bonded to the chip land 17 and the chip land 18 via the solder paste 19, and the electrodes 21a,
21b are electrically connected.
【００３２】上記のような構成とすることにより、バイ
アホール５５に対応する部分であるチップランド１７を
平滑に構成することができ、チップ部品２０を確実に設
置することができる。With the above configuration, the chip land 17 corresponding to the via hole 55 can be formed smoothly, and the chip component 20 can be securely installed.
【００３３】[0033]
【発明の効果】本発明の請求項１記載のプリント配線板
によれば、プリント配線板は基板両面に導体層を有した
プリント配線板において、一方の導体層を貫通し、他方
の導体層の裏面に通じる穴を形成し、この穴の内面にメ
ッキを施してバイアホールを形成し、該バイアホールに
面する前記他方の導体層の部分に部品を設置するための
チップランドを形成したことを特徴とするものであり、
平滑な導体層のランド部にチップ部品を設置することが
できるため、導体層の平滑性により、チップ部品とプリ
ント配線板との間に間隙ができにくくなり、密着性を増
し、接着状態を向上させることができる。その結果、信
頼性の高いプリント配線板を得ることができる。According to the printed wiring board of the first aspect of the present invention, a printed wiring board having a conductive layer on both sides of a substrate is provided so that the printed wiring board penetrates one of the conductive layers and has the other conductive layer. Forming a hole leading to the back surface, plating the inner surface of this hole to form a via hole, and forming a chip land for mounting components on the other conductor layer facing the via hole. Features
Since chip components can be placed on the land of a smooth conductor layer, the smoothness of the conductor layer makes it difficult for a gap to be formed between the chip component and the printed wiring board, increasing the adhesion and improving the adhesion. Can be done. As a result, a highly reliable printed wiring board can be obtained.
【００３４】本発明の請求項２記載のプリント配線板に
よれば、前記プリント配線板は複数のプリント配線板を
積層してなることを特徴とするものであり、積層型のプ
リント配線板において、平滑な導体層のランド部にチッ
プ部品を設置することができるため、導体層の平滑性に
より、チップ部品とプリント配線板との間に間隙ができ
にくくなり、密着性を増し、接着状態を向上させること
ができる。その結果、信頼性の高いプリント配線板を得
ることができる。According to the printed wiring board of the present invention, the printed wiring board is formed by laminating a plurality of printed wiring boards. Since chip components can be placed on the land of a smooth conductor layer, the smoothness of the conductor layer makes it difficult for a gap to be formed between the chip component and the printed wiring board, increasing the adhesion and improving the adhesion. Can be done. As a result, a highly reliable printed wiring board can be obtained.
【００３５】本発明の請求項３記載のプリント配線板に
よれば、前記プリント配線板に設置される部品の底部が
前記バイアホール直上の前記チップランドに全面的に接
着されてなることを特徴とするものであり、チップ部品
の放熱性を高めることができ、信頼性の高いプリント配
線板を得ることができる。According to the printed wiring board of the third aspect of the present invention, the bottom portion of the component installed on the printed wiring board is entirely adhered to the chip land immediately above the via hole. Therefore, the heat radiation of the chip component can be improved, and a highly reliable printed wiring board can be obtained.
【００３６】本発明の請求項４記載のプリント配線板に
よれば、複数の導体層を形成してなる基板に、一つの導
体層を貫通し、且つ、別の導体層を底部とする穴を開口
する工程と、該穴にメッキを施してバイアホールを形成
する工程と、該バイアホールの底部の直上の導体層にチ
ップランドを形成する工程とを含むことを特徴とするも
のであり、充填材を使用しないでバイアホール上にチッ
プランドを構成することができるので、充填材をバイア
ホールに注入する工程、および充填材のうえにメッキ層
をする工程を省くことができ、工数を減少させることが
できるのでコストダウンを図ることができる。According to the printed wiring board of the fourth aspect of the present invention, a hole is formed in a substrate having a plurality of conductor layers formed therein, the hole penetrating one conductor layer and having the bottom as another conductor layer. Forming a via hole by plating the hole, forming a via hole, and forming a chip land in a conductor layer immediately above the bottom of the via hole. Since the chip land can be formed on the via hole without using any material, the step of injecting the filler into the via hole and the step of plating the filler with the plating layer can be omitted, and the number of steps can be reduced. Therefore, cost can be reduced.
【図１】本発明の一実施の形態であるプリント配線板の
略断面図である。FIG. 1 is a schematic sectional view of a printed wiring board according to an embodiment of the present invention.
【図２】本発明の一実施形態であるプリント配線板の製
造工程示す工程図である。FIG. 2 is a process diagram showing a manufacturing process of a printed wiring board according to an embodiment of the present invention.
【図３】本発明の別の実施の形態であるプリント配線板
を示す略断面図である。FIG. 3 is a schematic sectional view showing a printed wiring board according to another embodiment of the present invention.
【図４】本発明の別の実施の形態であるプリント配線板
を示す略断面図である。FIG. 4 is a schematic sectional view showing a printed wiring board according to another embodiment of the present invention.
【図５】従来のプリント配線板の略断面図である。FIG. 5 is a schematic sectional view of a conventional printed wiring board.
【図６】従来のプリント配線板の製造工程を示す工程図
である。FIG. 6 is a process diagram showing a conventional printed wiring board manufacturing process.
【図７】バイアホールに対応するチップランド部分の拡
大略断面図である。FIG. 7 is an enlarged schematic sectional view of a chip land portion corresponding to a via hole.
１１ 基板 １３、１４ 導体層 １５ バイアホール １６ メッキ層 １７ チップランド １８ チップランド ２０、２２ チップ部品 DESCRIPTION OF SYMBOLS 11 Substrate 13, 14 Conductive layer 15 Via hole 16 Plating layer 17 Chip land 18 Chip land 20, 22 Chip parts
Claims (4)
板において、一方の導体層を貫通し、他方の導体層の裏
面に通じる穴を形成し、この穴の内面にメッキを施して
バイアホールを形成し、該バイアホールに面する前記他
方の導体層の部分に部品を設置するためのチップランド
を形成したことを特徴とするプリント配線板。1. A printed wiring board having a conductor layer on both surfaces of a substrate, wherein a hole penetrating one conductor layer and communicating with the back surface of the other conductor layer is formed, and the inner surface of the hole is plated to form a via hole. Wherein a chip land for mounting a component is formed in a portion of the other conductor layer facing the via hole.
て、前記プリント配線板は複数のプリント配線板を積層
してなることを特徴とするプリント配線板。2. The printed wiring board according to claim 1, wherein said printed wiring board is formed by laminating a plurality of printed wiring boards.
において、前記プリント配線板に設置される部品の底部
が前記バイアホール直上の前記チップランドに全面的に
接着されてなることを特徴とするプリント配線板。3. The printed wiring board according to claim 1, wherein a bottom portion of a component mounted on the printed wiring board is entirely adhered to the chip land immediately above the via hole. Printed wiring board.
つの導体層を貫通し、且つ、別の導体層を底部とする穴
を開口する工程と、該穴にメッキを施してバイアホール
を形成する工程と、該バイアホールの底部の直上の導体
層にチップランドを形成する工程とを含むことを特徴と
するプリント配線板の製造方法。4. A step of penetrating one conductor layer and opening a hole having a bottom as another conductor layer on a substrate having a plurality of conductor layers formed thereon, and plating the holes to form via holes. A method for manufacturing a printed wiring board, comprising: a step of forming a hole; and a step of forming a chip land in a conductor layer immediately above a bottom of the via hole.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9067574A JPH10261854A (en) | 1997-03-21 | 1997-03-21 | Printed wiring board and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9067574A JPH10261854A (en) | 1997-03-21 | 1997-03-21 | Printed wiring board and manufacturing method thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10261854A true JPH10261854A (en) | 1998-09-29 |
Family
ID=13348862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9067574A Pending JPH10261854A (en) | 1997-03-21 | 1997-03-21 | Printed wiring board and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10261854A (en) |
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1997
- 1997-03-21 JP JP9067574A patent/JPH10261854A/en active Pending
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