JPH10260952A - 半導体集積回路装置およびそのデータ処理方法 - Google Patents
半導体集積回路装置およびそのデータ処理方法Info
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- JPH10260952A JPH10260952A JP9063053A JP6305397A JPH10260952A JP H10260952 A JPH10260952 A JP H10260952A JP 9063053 A JP9063053 A JP 9063053A JP 6305397 A JP6305397 A JP 6305397A JP H10260952 A JPH10260952 A JP H10260952A
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- circuit device
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Abstract
(57)【要約】
【課題】 各プロセッサと各メモリバンクとをフレキシ
ブルに接続することができる半導体集積回路装置、さら
に並列分散処理、ベクトル計算を含む処理などを高速に
処理することができるデータ処理方法を提供する。 【解決手段】 いわゆるマルチバンクメモリ混載マルチ
プロセッサシステムＬＳＩであって、独立にアクセス可
能な複数個のバンクからなるマルチバンクメモリＤＲＡ
Ｍと、独立に動作可能な複数個のプロセッサＣＰＵから
なるマルチプロセッサと、これらのマルチバンクメモリ
ＤＲＡＭとプロセッサＣＰＵとを互いに信号の入出力が
可能に電気的に接続する複数個のスイッチ手段とから構
成され、マルチバンクメモリＤＲＡＭのバンクがチップ
中央部に配置され、かつ４個のうちの２個ずつのプロセ
ッサＣＰＵ＃０，＃１と＃２，＃３が各バンクのデータ
入出力バスＢＵＳＭの延長線上におけるチップ周辺部の
両側に配置されている。
ブルに接続することができる半導体集積回路装置、さら
に並列分散処理、ベクトル計算を含む処理などを高速に
処理することができるデータ処理方法を提供する。 【解決手段】 いわゆるマルチバンクメモリ混載マルチ
プロセッサシステムＬＳＩであって、独立にアクセス可
能な複数個のバンクからなるマルチバンクメモリＤＲＡ
Ｍと、独立に動作可能な複数個のプロセッサＣＰＵから
なるマルチプロセッサと、これらのマルチバンクメモリ
ＤＲＡＭとプロセッサＣＰＵとを互いに信号の入出力が
可能に電気的に接続する複数個のスイッチ手段とから構
成され、マルチバンクメモリＤＲＡＭのバンクがチップ
中央部に配置され、かつ４個のうちの２個ずつのプロセ
ッサＣＰＵ＃０，＃１と＃２，＃３が各バンクのデータ
入出力バスＢＵＳＭの延長線上におけるチップ周辺部の
両側に配置されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその処理技術に関し、特に複数個のバンクから
なるメモリと複数個のプロセッサとが同一チップに集積
されて形成された、いわゆるマルチバンクメモリ混載マ
ルチプロセッサシステムＬＳＩの半導体集積回路装置お
よびそのデータ処理方法に適用して有効な技術に関す
る。
置およびその処理技術に関し、特に複数個のバンクから
なるメモリと複数個のプロセッサとが同一チップに集積
されて形成された、いわゆるマルチバンクメモリ混載マ
ルチプロセッサシステムＬＳＩの半導体集積回路装置お
よびそのデータ処理方法に適用して有効な技術に関す
る。
【０００２】
【従来の技術】近年、マルチメディア機器などのシステ
ム全体を１チップ化する技術などが開発され、この１チ
ップ化によって、たとえば機能面ではダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）を利用した多機能化、
汎用化が実現でき、機能のアップグレードが容易になっ
てきている。特に、ＤＲＡＭに搭載するプログラムを書
き換えることにより、性能が急速に向上しているプロセ
ッサによってマルチメディア処理が容易に実行可能とな
っている。
ム全体を１チップ化する技術などが開発され、この１チ
ップ化によって、たとえば機能面ではダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）を利用した多機能化、
汎用化が実現でき、機能のアップグレードが容易になっ
てきている。特に、ＤＲＡＭに搭載するプログラムを書
き換えることにより、性能が急速に向上しているプロセ
ッサによってマルチメディア処理が容易に実行可能とな
っている。
【０００３】このようなプロセッサとＤＲＡＭという最
も汎用性の高いＬＳＩを集積したシステムＬＳＩとして
は、たとえば特開平８−２１２１８５号公報に記載され
た「マイクロコンピュータ」などの技術が挙げられる。
この技術は、メモリ混載プロセッサシステムＬＳＩのチ
ップレイアウトに関して、メモリとプロセッサ間の配線
長を短くするために、プロセッサをチップの中央部に配
置し、周辺部に分割したメモリ領域を配置する技術とな
っている。
も汎用性の高いＬＳＩを集積したシステムＬＳＩとして
は、たとえば特開平８−２１２１８５号公報に記載され
た「マイクロコンピュータ」などの技術が挙げられる。
この技術は、メモリ混載プロセッサシステムＬＳＩのチ
ップレイアウトに関して、メモリとプロセッサ間の配線
長を短くするために、プロセッサをチップの中央部に配
置し、周辺部に分割したメモリ領域を配置する技術とな
っている。
【０００４】
【発明が解決しようとする課題】ところで、前記特開平
８−２１２１８５号公報に記載されたメモリ混載プロセ
ッサシステムＬＳＩ技術においては、たとえば４個以上
のプロセッサを１チップに搭載するような場合に、プロ
セッサをチップの中央部にまとめて配置すると、各プロ
セッサと分割されたメモリ領域との接続が難しくなると
いうことが考えられる。
８−２１２１８５号公報に記載されたメモリ混載プロセ
ッサシステムＬＳＩ技術においては、たとえば４個以上
のプロセッサを１チップに搭載するような場合に、プロ
セッサをチップの中央部にまとめて配置すると、各プロ
セッサと分割されたメモリ領域との接続が難しくなると
いうことが考えられる。
【０００５】そこで、本発明の目的は、いわゆるマルチ
バンクメモリ混載マルチプロセッサシステムＬＳＩにお
いて、データバスの接続方法、さらにこのデータバスを
含むマルチバンクメモリおよびマルチプロセッサのレイ
アウトを工夫して、各プロセッサと各メモリバンクとを
フレキシブルに接続することができる半導体集積回路装
置を提供することにある。
バンクメモリ混載マルチプロセッサシステムＬＳＩにお
いて、データバスの接続方法、さらにこのデータバスを
含むマルチバンクメモリおよびマルチプロセッサのレイ
アウトを工夫して、各プロセッサと各メモリバンクとを
フレキシブルに接続することができる半導体集積回路装
置を提供することにある。
【０００６】また、本発明の他の目的は、前記半導体集
積回路装置を用いて、並列分散処理、ベクトル計算を含
む処理などを高速に処理することができる半導体集積回
路装置のデータ処理方法を提供することにある。
積回路装置を用いて、並列分散処理、ベクトル計算を含
む処理などを高速に処理することができる半導体集積回
路装置のデータ処理方法を提供することにある。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００９】すなわち、本発明による半導体集積回路装
置は、独立にアクセス可能なマルチバンクメモリと、独
立に動作可能なマルチプロセッサとが同一チップに搭載
されたシステムＬＳＩにおいて、各プロセッサは固有の
データバスを持ち、かつ各バンクのデータ入出力バス
は、それぞれスイッチ手段により各プロセッサのデータ
バスと電気的に接続されて構成されるものである。
置は、独立にアクセス可能なマルチバンクメモリと、独
立に動作可能なマルチプロセッサとが同一チップに搭載
されたシステムＬＳＩにおいて、各プロセッサは固有の
データバスを持ち、かつ各バンクのデータ入出力バス
は、それぞれスイッチ手段により各プロセッサのデータ
バスと電気的に接続されて構成されるものである。
【００１０】この各スイッチ手段の接続方法は、各スイ
ッチ手段のオン／オフ制御をソフトウェア的なコマンド
指定により設定し、各プロセッサのデータバスと各バン
クのデータ入出力バスとをフレキシブルに接続するよう
にしたものである。
ッチ手段のオン／オフ制御をソフトウェア的なコマンド
指定により設定し、各プロセッサのデータバスと各バン
クのデータ入出力バスとをフレキシブルに接続するよう
にしたものである。
【００１１】さらに、レイアウト的には、各プロセッサ
を各バンクのデータ入出力バスの延長線上におけるチッ
プ周辺部の片側に配置したり、あるいは各バンクのデー
タ入出力バスをこの各バンクの両端まで貫通する形に配
置するとともに、各バンクをチップ中央部に配置し、か
つ各プロセッサを各バンクのデータ入出力バスの延長線
上におけるチップ周辺部の両側に配置するようにしたも
のである。
を各バンクのデータ入出力バスの延長線上におけるチッ
プ周辺部の片側に配置したり、あるいは各バンクのデー
タ入出力バスをこの各バンクの両端まで貫通する形に配
置するとともに、各バンクをチップ中央部に配置し、か
つ各プロセッサを各バンクのデータ入出力バスの延長線
上におけるチップ周辺部の両側に配置するようにしたも
のである。
【００１２】また、入出力ポートのレイアウトは、この
入出力ポートを各プロセッサのデータバスの延長線上に
おけるチップ周辺部の片側、あるいは両側に配置するよ
うにし、両側に配置した場合には、一方の入出力ポート
が両側に配置される各プロセッサのうちの一方のデータ
バスを分担し、かつ他方の入出力ポートが他方のデータ
バスを分担するようにしたものである。
入出力ポートを各プロセッサのデータバスの延長線上に
おけるチップ周辺部の片側、あるいは両側に配置するよ
うにし、両側に配置した場合には、一方の入出力ポート
が両側に配置される各プロセッサのうちの一方のデータ
バスを分担し、かつ他方の入出力ポートが他方のデータ
バスを分担するようにしたものである。
【００１３】さらに、データ入出力パッドのレイアウト
は、このデータ入出力パッドを入出力ポートの並ぶ辺の
チップ周辺部に配置するようにしたものである。特に、
パッドのレイアウトにおいては、チップ周辺部への配置
が有利であり、他の入出力ポートに接続される電源パッ
ドなどもこの入出力ポートの並ぶ辺に配置することが好
ましく、さらにプロセッサの並ぶ辺のチップ周辺部には
プロセッサに固有の制御信号パッド、電源パッドを配置
することが好ましい。
は、このデータ入出力パッドを入出力ポートの並ぶ辺の
チップ周辺部に配置するようにしたものである。特に、
パッドのレイアウトにおいては、チップ周辺部への配置
が有利であり、他の入出力ポートに接続される電源パッ
ドなどもこの入出力ポートの並ぶ辺に配置することが好
ましく、さらにプロセッサの並ぶ辺のチップ周辺部には
プロセッサに固有の制御信号パッド、電源パッドを配置
することが好ましい。
【００１４】また、本発明による半導体集積回路装置の
データ処理方法は、前記フレキシブル接続構成の半導体
集積回路装置を用い、各プロセッサに固有の機能を割り
振り、この各プロセッサを非アクセス中のバンクに対し
てアクセス可能とし、各バンクを各プロセッサで共用し
て各プロセッサによる並列分散処理を実行するものであ
る。
データ処理方法は、前記フレキシブル接続構成の半導体
集積回路装置を用い、各プロセッサに固有の機能を割り
振り、この各プロセッサを非アクセス中のバンクに対し
てアクセス可能とし、各バンクを各プロセッサで共用し
て各プロセッサによる並列分散処理を実行するものであ
る。
【００１５】さらに、他のデータ処理方法は、所定数の
プロセッサをベクトル計算に割り当て、かつこのプロセ
ッサに１対１でバンクを割り当ててベクトル計算を並列
的に処理し、この並列的なベクトル計算の結果を他のバ
ンクに格納して次の処理を他のプロセッサで処理し、各
プロセッサによるベクトル計算を含む処理を実行するも
のである。
プロセッサをベクトル計算に割り当て、かつこのプロセ
ッサに１対１でバンクを割り当ててベクトル計算を並列
的に処理し、この並列的なベクトル計算の結果を他のバ
ンクに格納して次の処理を他のプロセッサで処理し、各
プロセッサによるベクトル計算を含む処理を実行するも
のである。
【００１６】よって、前記半導体集積回路装置によれ
ば、各プロセッサへのメモリ領域の割り当てをフレキシ
ブルに行うことができる。また、多数のプロセッサを搭
載する場合、データバス領域の増加を抑え、プロセッサ
間の遅延差を抑えたレイアウトを可能とすることができ
る。
ば、各プロセッサへのメモリ領域の割り当てをフレキシ
ブルに行うことができる。また、多数のプロセッサを搭
載する場合、データバス領域の増加を抑え、プロセッサ
間の遅延差を抑えたレイアウトを可能とすることができ
る。
【００１７】この結果、いわゆるマルチバンクメモリ混
載マルチプロセッサシステムＬＳＩの性能向上、および
このＬＳＩを使ったシステムの性能向上が可能となる。
すなわち、マルチプロセッサの性能を最大限に引き出せ
るため、ＬＳＩとしての性能が向上することになる。ま
た、遅延が少なく、レイアウト面積も小さくできるた
め、コストパフォーマンスの向上も可能となる。
載マルチプロセッサシステムＬＳＩの性能向上、および
このＬＳＩを使ったシステムの性能向上が可能となる。
すなわち、マルチプロセッサの性能を最大限に引き出せ
るため、ＬＳＩとしての性能が向上することになる。ま
た、遅延が少なく、レイアウト面積も小さくできるた
め、コストパフォーマンスの向上も可能となる。
【００１８】さらに、前記半導体集積回路装置を用いた
データ処理方法においては、並列分散処理、ベクトル計
算を含む処理などを高速に処理し、このような処理形態
による大規模な処理、複雑な処理、高性能な処理などに
おける高い処理効率を実現することができる。
データ処理方法においては、並列分散処理、ベクトル計
算を含む処理などを高速に処理し、このような処理形態
による大規模な処理、複雑な処理、高性能な処理などに
おける高い処理効率を実現することができる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。
【００２０】（実施の形態１）図１は本発明の実施の形
態１である半導体集積回路装置を示す概略配置図、図２
は本実施の形態１の半導体集積回路装置を示す構成図、
図３は本実施の形態１における変形例の半導体集積回路
装置を示す概略配置図である。
態１である半導体集積回路装置を示す概略配置図、図２
は本実施の形態１の半導体集積回路装置を示す構成図、
図３は本実施の形態１における変形例の半導体集積回路
装置を示す概略配置図である。
【００２１】まず、図１により本実施の形態１の半導体
集積回路装置の概略構成を説明する。
集積回路装置の概略構成を説明する。
【００２２】本実施の形態１の半導体集積回路装置は、
たとえばいわゆるマルチバンクメモリ混載マルチプロセ
ッサシステムＬＳＩとされ、独立にアクセス可能な複数
個のバンクからなるマルチバンクメモリＤＲＡＭと、独
立に動作可能な複数個のプロセッサＣＰＵからなるマル
チプロセッサと、これらのマルチバンクメモリＤＲＡＭ
とプロセッサＣＰＵとを互いに信号の入出力が可能に電
気的に接続する複数個のスイッチ手段Ｓとから構成さ
れ、これらが同一チップに集積されて１チップ化された
システムＬＳＩとなっている。
たとえばいわゆるマルチバンクメモリ混載マルチプロセ
ッサシステムＬＳＩとされ、独立にアクセス可能な複数
個のバンクからなるマルチバンクメモリＤＲＡＭと、独
立に動作可能な複数個のプロセッサＣＰＵからなるマル
チプロセッサと、これらのマルチバンクメモリＤＲＡＭ
とプロセッサＣＰＵとを互いに信号の入出力が可能に電
気的に接続する複数個のスイッチ手段Ｓとから構成さ
れ、これらが同一チップに集積されて１チップ化された
システムＬＳＩとなっている。
【００２３】マルチバンクメモリＤＲＡＭは、たとえば
図２に示すように、８個のバンク＃０〜＃７からなるシ
ンクロナスＤＲＡＭとされ、それぞれのバンク＃０〜＃
７には、たとえば格子状に配列された複数のメモリセ
ル、このメモリセルを選択する行／列デコーダ、読み出
しデータを増幅するセンスアンプなどが備えられてい
る。このシンクロナスＤＲＡＭには、他にメインアン
プ、行／列アドレスバッファ、制御論理／タイミング発
生回路なども備えられている。
図２に示すように、８個のバンク＃０〜＃７からなるシ
ンクロナスＤＲＡＭとされ、それぞれのバンク＃０〜＃
７には、たとえば格子状に配列された複数のメモリセ
ル、このメモリセルを選択する行／列デコーダ、読み出
しデータを増幅するセンスアンプなどが備えられてい
る。このシンクロナスＤＲＡＭには、他にメインアン
プ、行／列アドレスバッファ、制御論理／タイミング発
生回路なども備えられている。
【００２４】このシンクロナスＤＲＡＭは、メモリセル
としてキャパシタを用い、データの内容を保持するため
のリフレッシュ動作を必要とする汎用ＤＲＡＭに比べ
て、たとえばシステムクロックと同期を取りながら動作
させることができるクロック同期コマンド方式、バンク
を独立にプリチャージおよびアクセスすることができる
バンク方式によるデータアクセス方式、データの入出力
において連続したアドレスの高速読み出し、高速書き込
みに対応することができるバースト動作方式などの特徴
を持っている。
としてキャパシタを用い、データの内容を保持するため
のリフレッシュ動作を必要とする汎用ＤＲＡＭに比べ
て、たとえばシステムクロックと同期を取りながら動作
させることができるクロック同期コマンド方式、バンク
を独立にプリチャージおよびアクセスすることができる
バンク方式によるデータアクセス方式、データの入出力
において連続したアドレスの高速読み出し、高速書き込
みに対応することができるバースト動作方式などの特徴
を持っている。
【００２５】プロセッサＣＰＵは、たとえば図２に示す
ように、それぞれのプロセッサＣＰＵ＃０，＃１が固有
のデータバスＢＵＳＣ＃０，＃１を持ち、たとえばＲＩ
ＳＣ対応の命令セット、１命令１サイクルの命令実行、
パイプライン制御などの各種機能を有する中央処理装
置、プログラムなどを記憶するフラッシュメモリ、この
フラッシュメモリと中央処理装置との間のデータ転送を
高速化するキャッシュメモリ、前記マルチバンクメモリ
ＤＲＡＭとの間の制御を司る各種コントローラなどが備
えられている。
ように、それぞれのプロセッサＣＰＵ＃０，＃１が固有
のデータバスＢＵＳＣ＃０，＃１を持ち、たとえばＲＩ
ＳＣ対応の命令セット、１命令１サイクルの命令実行、
パイプライン制御などの各種機能を有する中央処理装
置、プログラムなどを記憶するフラッシュメモリ、この
フラッシュメモリと中央処理装置との間のデータ転送を
高速化するキャッシュメモリ、前記マルチバンクメモリ
ＤＲＡＭとの間の制御を司る各種コントローラなどが備
えられている。
【００２６】スイッチ手段Ｓは、たとえば図２に示すよ
うに、マルチバンクメモリＤＲＡＭのそれぞれのバンク
＃０〜＃７のデータ入出力バスＢＵＳＭ＃０〜＃７と、
それぞれのプロセッサＣＰＵ＃０，＃１のデータバスＢ
ＵＳＣ＃０，＃１とを接続する８組からなる一対のスイ
ッチ手段Ｓ＃００，０１〜Ｓ＃７０，７１から構成され
ている。
うに、マルチバンクメモリＤＲＡＭのそれぞれのバンク
＃０〜＃７のデータ入出力バスＢＵＳＭ＃０〜＃７と、
それぞれのプロセッサＣＰＵ＃０，＃１のデータバスＢ
ＵＳＣ＃０，＃１とを接続する８組からなる一対のスイ
ッチ手段Ｓ＃００，０１〜Ｓ＃７０，７１から構成され
ている。
【００２７】次に、本実施の形態１の作用について、始
めにシンクロナスＤＲＡＭの動作の概要を簡単に説明す
る。
めにシンクロナスＤＲＡＭの動作の概要を簡単に説明す
る。
【００２８】このシンクロナスＤＲＡＭの動作は、全て
システムクロック信号に同期して行われ、またそれぞれ
の動作はコマンドにより制御される。このコマンドは、
チップセレクト信号、カラムアドレスストローブ信号、
ロウアドレスストローブ信号、ライトイネーブル信号の
制御信号の組み合わせにより定義される。
システムクロック信号に同期して行われ、またそれぞれ
の動作はコマンドにより制御される。このコマンドは、
チップセレクト信号、カラムアドレスストローブ信号、
ロウアドレスストローブ信号、ライトイネーブル信号の
制御信号の組み合わせにより定義される。
【００２９】すなわち、システムクロック信号の立ち上
がりエッジにおけるこれらの制御信号のＨｉｇｈ／Ｌｏ
ｗの状態により、バンクアクティブ、リード、ライト、
プリチャージ、リフレッシュなどのコマンドが定義さ
れ、これらのコマンドをデコードして各回路に対してコ
マンドに対応する動作を実行する。
がりエッジにおけるこれらの制御信号のＨｉｇｈ／Ｌｏ
ｗの状態により、バンクアクティブ、リード、ライト、
プリチャージ、リフレッシュなどのコマンドが定義さ
れ、これらのコマンドをデコードして各回路に対してコ
マンドに対応する動作を実行する。
【００３０】たとえば、読み出し動作または書き込み動
作の待機状態において、バンクアクティブコマンドの設
定により指定されたバンクを選択して指定されたワード
線を活性化し、そしてリードコマンドを設定した場合に
は、選択されたバンクからデータを読み出し、一方ライ
トコマンドの設定においては、選択されたバンクにデー
タを書き込むことができる。
作の待機状態において、バンクアクティブコマンドの設
定により指定されたバンクを選択して指定されたワード
線を活性化し、そしてリードコマンドを設定した場合に
は、選択されたバンクからデータを読み出し、一方ライ
トコマンドの設定においては、選択されたバンクにデー
タを書き込むことができる。
【００３１】また、プリチャージコマンドを設定した場
合には、指定されたバンクのプリチャージ動作を実行す
ることができ、このプリチャージには、読み出し動作ま
たは書き込み動作終了後に自動的にプリチャージ動作を
実行するオートプリチャージ付きリードコマンド、オー
トプリチャージ付きライトコマンドなどもある。
合には、指定されたバンクのプリチャージ動作を実行す
ることができ、このプリチャージには、読み出し動作ま
たは書き込み動作終了後に自動的にプリチャージ動作を
実行するオートプリチャージ付きリードコマンド、オー
トプリチャージ付きライトコマンドなどもある。
【００３２】さらに、リフレッシュコマンドには、たと
えばオートリフレッシュとセルフリフレッシュのコマン
ドがあり、オートリフレッシュコマンドの設定において
は、内部でアドレスを発生して自動的にリフレッシュ動
作が実行され、一方セルフリフレッシュ動作はバッテリ
バックアップなどに実行され、このセルフリフレッシュ
動作の終了後はオートリフレッシュ動作が実行される。
えばオートリフレッシュとセルフリフレッシュのコマン
ドがあり、オートリフレッシュコマンドの設定において
は、内部でアドレスを発生して自動的にリフレッシュ動
作が実行され、一方セルフリフレッシュ動作はバッテリ
バックアップなどに実行され、このセルフリフレッシュ
動作の終了後はオートリフレッシュ動作が実行される。
【００３３】次に、本実施の形態１の一つの特徴であ
る、プロセッサＣＰＵとマルチバンクメモリＤＲＡＭの
バンクとの接続方法について説明する。
る、プロセッサＣＰＵとマルチバンクメモリＤＲＡＭの
バンクとの接続方法について説明する。
【００３４】以上のように構成されるプロセッサＣＰＵ
とマルチバンクメモリＤＲＡＭとの間において、マルチ
バンクメモリＤＲＡＭのバンクのデータを入出力するた
めのＩ／Ｏ線、すなわちデータ入出力バスＢＵＳＭを、
それぞれ図２に示すようにスイッチ手段Ｓによりプロセ
ッサＣＰＵのデータバスＢＵＳＣと電気的に接続する。
とマルチバンクメモリＤＲＡＭとの間において、マルチ
バンクメモリＤＲＡＭのバンクのデータを入出力するた
めのＩ／Ｏ線、すなわちデータ入出力バスＢＵＳＭを、
それぞれ図２に示すようにスイッチ手段Ｓによりプロセ
ッサＣＰＵのデータバスＢＵＳＣと電気的に接続する。
【００３５】たとえば、バンク＃０のデータ入出力バス
ＢＵＳＭ＃０は、一方のスイッチ手段Ｓ＃００を介して
一方のプロセッサＣＰＵ＃０のデータバスＢＵＳＣ＃０
に接続するとともに、他方のスイッチ手段Ｓ０１を介し
て他方のプロセッサＣＰＵ＃１のデータバスＢＵＳＣ＃
１にも接続する。これにより、プロセッサＣＰＵ＃０、
プロセッサＣＰＵ＃１はバンク＃０に対して独立にアク
セスすることができる。
ＢＵＳＭ＃０は、一方のスイッチ手段Ｓ＃００を介して
一方のプロセッサＣＰＵ＃０のデータバスＢＵＳＣ＃０
に接続するとともに、他方のスイッチ手段Ｓ０１を介し
て他方のプロセッサＣＰＵ＃１のデータバスＢＵＳＣ＃
１にも接続する。これにより、プロセッサＣＰＵ＃０、
プロセッサＣＰＵ＃１はバンク＃０に対して独立にアク
セスすることができる。
【００３６】同様に、他のバンク＃１〜＃７について
も、一対のスイッチ手段Ｓ＃１０，１１〜Ｓ＃７０，７
１を介して両方のプロセッサＣＰＵ＃０，＃１にそれぞ
れ接続し、よって、プロセッサＣＰＵ＃０、プロセッサ
ＣＰＵ＃１はバンク＃０の場合と同様にバンク＃１〜＃
７に対しても独立にアクセスすることが可能となる。こ
れにより、それぞれのプロセッサＣＰＵへのメモリ領域
の割り当てが効率的になり、さらに複数のプロセッサＣ
ＰＵによるメモリ領域の共有なども効果的に行えるよう
になる。
も、一対のスイッチ手段Ｓ＃１０，１１〜Ｓ＃７０，７
１を介して両方のプロセッサＣＰＵ＃０，＃１にそれぞ
れ接続し、よって、プロセッサＣＰＵ＃０、プロセッサ
ＣＰＵ＃１はバンク＃０の場合と同様にバンク＃１〜＃
７に対しても独立にアクセスすることが可能となる。こ
れにより、それぞれのプロセッサＣＰＵへのメモリ領域
の割り当てが効率的になり、さらに複数のプロセッサＣ
ＰＵによるメモリ領域の共有なども効果的に行えるよう
になる。
【００３７】また、このスイッチ手段Ｓのオン／オフの
切り換えをハードウェア的なものではなく、ソフトウェ
ア的に実行することで、このスイッチ手段Ｓのオン／オ
フ制御をソフトウェア的なコマンド指定により設定する
ことができ、よってプロセッサＣＰＵのデータバスＢＵ
ＳＣとバンクのデータ入出力バスＢＵＳＭとをフレキシ
ブルに接続することができる。なお、このスイッチ手段
Ｓについては、スイッチ付きバッファ手段、またはスイ
ッチ付き増幅手段などを用いることも可能である。
切り換えをハードウェア的なものではなく、ソフトウェ
ア的に実行することで、このスイッチ手段Ｓのオン／オ
フ制御をソフトウェア的なコマンド指定により設定する
ことができ、よってプロセッサＣＰＵのデータバスＢＵ
ＳＣとバンクのデータ入出力バスＢＵＳＭとをフレキシ
ブルに接続することができる。なお、このスイッチ手段
Ｓについては、スイッチ付きバッファ手段、またはスイ
ッチ付き増幅手段などを用いることも可能である。
【００３８】次に、本実施の形態１の他の一つの特徴で
ある、プロセッサＣＰＵとマルチバンクメモリＤＲＡＭ
とのレイアウト方法について説明する。
ある、プロセッサＣＰＵとマルチバンクメモリＤＲＡＭ
とのレイアウト方法について説明する。
【００３９】このプロセッサＣＰＵとマルチバンクメモ
リＤＲＡＭとのレイアウトにおいては、それぞれのプロ
セッサＣＰＵを、マルチバンクメモリＤＲＡＭのそれぞ
れのバンクのデータ入出力バスＢＵＳＭの延長線上にお
けるチップ周辺部の片側、すなわち図１において、マル
チバンクメモリＤＲＡＭの下側にプロセッサＣＰＵを配
置する。これにより、配置位置によるプロセッサＣＰＵ
とバンクとの間のバス遅延差を少なくすることができ
る。
リＤＲＡＭとのレイアウトにおいては、それぞれのプロ
セッサＣＰＵを、マルチバンクメモリＤＲＡＭのそれぞ
れのバンクのデータ入出力バスＢＵＳＭの延長線上にお
けるチップ周辺部の片側、すなわち図１において、マル
チバンクメモリＤＲＡＭの下側にプロセッサＣＰＵを配
置する。これにより、配置位置によるプロセッサＣＰＵ
とバンクとの間のバス遅延差を少なくすることができ
る。
【００４０】なお、本実施の形態１のように、プロセッ
サＣＰＵをチップ周辺部の片側に配置する場合には、た
とえば図３に示すように４個のプロセッサＣＰＵ＃０〜
＃３を配置するなど、さらに多数のプロセッサＣＰＵを
配置することなども可能である。このように多数のプロ
セッサＣＰＵを配置する場合には、配置位置によるバス
遅延差を小さくして、さらにプロセッサＣＰＵとバンク
との間のバス遅延差をほぼ等しくすることができる。
サＣＰＵをチップ周辺部の片側に配置する場合には、た
とえば図３に示すように４個のプロセッサＣＰＵ＃０〜
＃３を配置するなど、さらに多数のプロセッサＣＰＵを
配置することなども可能である。このように多数のプロ
セッサＣＰＵを配置する場合には、配置位置によるバス
遅延差を小さくして、さらにプロセッサＣＰＵとバンク
との間のバス遅延差をほぼ等しくすることができる。
【００４１】従って、本実施の形態１においては、マル
チバンクメモリＤＲＡＭのバンクのデータ入出力バスＢ
ＵＳＭとプロセッサＣＰＵのデータバスＢＵＳＣとをス
イッチ手段Ｓによって電気的に接続することにより、プ
ロセッサＣＰＵとマルチバンクメモリＤＲＡＭとをフレ
キシブルに接続することができるので、プロセッサＣＰ
Ｕへのメモリ領域の割り当て、さらに複数のプロセッサ
ＣＰＵによるメモリ領域の共有などが効果的になる。
チバンクメモリＤＲＡＭのバンクのデータ入出力バスＢ
ＵＳＭとプロセッサＣＰＵのデータバスＢＵＳＣとをス
イッチ手段Ｓによって電気的に接続することにより、プ
ロセッサＣＰＵとマルチバンクメモリＤＲＡＭとをフレ
キシブルに接続することができるので、プロセッサＣＰ
Ｕへのメモリ領域の割り当て、さらに複数のプロセッサ
ＣＰＵによるメモリ領域の共有などが効果的になる。
【００４２】また、プロセッサＣＰＵをマルチバンクメ
モリＤＲＡＭのバンクのデータ入出力バスＢＵＳＭの延
長線上におけるチップ周辺部の片側に配置することによ
り、配置位置によるプロセッサＣＰＵとバンクとの間の
バス遅延差を少なくすることができ、特に多数のプロセ
ッサＣＰＵを配置する場合には、さらにプロセッサＣＰ
Ｕとバンクとの間のバス遅延差をほぼ等しくすることが
できる。
モリＤＲＡＭのバンクのデータ入出力バスＢＵＳＭの延
長線上におけるチップ周辺部の片側に配置することによ
り、配置位置によるプロセッサＣＰＵとバンクとの間の
バス遅延差を少なくすることができ、特に多数のプロセ
ッサＣＰＵを配置する場合には、さらにプロセッサＣＰ
Ｕとバンクとの間のバス遅延差をほぼ等しくすることが
できる。
【００４３】（実施の形態２）図４は本発明の実施の形
態２である半導体集積回路装置を示す概略配置図、図５
は本実施の形態２における変形例の半導体集積回路装置
を示す概略配置図である。
態２である半導体集積回路装置を示す概略配置図、図５
は本実施の形態２における変形例の半導体集積回路装置
を示す概略配置図である。
【００４４】本実施の形態２の半導体集積回路装置は、
前記実施の形態１と同様にいわゆるマルチバンクメモリ
混載マルチプロセッサシステムＬＳＩとされ、独立にア
クセス可能な複数個のバンクからなるマルチバンクメモ
リＤＲＡＭと、独立に動作可能な複数個のプロセッサＣ
ＰＵからなるマルチプロセッサと、これらのマルチバン
クメモリＤＲＡＭとプロセッサＣＰＵとを互いに信号の
入出力が可能に電気的に接続する複数個のスイッチ手段
Ｓとから構成され、前記実施の形態１との相違点は、プ
ロセッサＣＰＵとマルチバンクメモリＤＲＡＭとのレイ
アウト方法が異なる点である。
前記実施の形態１と同様にいわゆるマルチバンクメモリ
混載マルチプロセッサシステムＬＳＩとされ、独立にア
クセス可能な複数個のバンクからなるマルチバンクメモ
リＤＲＡＭと、独立に動作可能な複数個のプロセッサＣ
ＰＵからなるマルチプロセッサと、これらのマルチバン
クメモリＤＲＡＭとプロセッサＣＰＵとを互いに信号の
入出力が可能に電気的に接続する複数個のスイッチ手段
Ｓとから構成され、前記実施の形態１との相違点は、プ
ロセッサＣＰＵとマルチバンクメモリＤＲＡＭとのレイ
アウト方法が異なる点である。
【００４５】すなわち、本実施の形態２においては、前
記実施の形態１と同様にプロセッサＣＰＵとマルチバン
クメモリＤＲＡＭのバンクとの接続方法を取り入れると
ともに、図４に示すように、マルチバンクメモリＤＲＡ
Ｍのバンクをチップ中央部に配置し、かつ４個のうちの
２個ずつのプロセッサＣＰＵ＃０，＃１と＃２，＃３
を、それぞれのバンクのデータ入出力バスＢＵＳＭの延
長線上におけるチップ周辺部の両側に配置するレイアウ
ト方法を採用したものである。
記実施の形態１と同様にプロセッサＣＰＵとマルチバン
クメモリＤＲＡＭのバンクとの接続方法を取り入れると
ともに、図４に示すように、マルチバンクメモリＤＲＡ
Ｍのバンクをチップ中央部に配置し、かつ４個のうちの
２個ずつのプロセッサＣＰＵ＃０，＃１と＃２，＃３
を、それぞれのバンクのデータ入出力バスＢＵＳＭの延
長線上におけるチップ周辺部の両側に配置するレイアウ
ト方法を採用したものである。
【００４６】特に、チップ周辺部の両側にプロセッサＣ
ＰＵを配置するために、バンクのデータ入出力バスＢＵ
ＳＭをバンクの両端まで貫通する形、すなわち図４にお
いて、それぞれのバンクの上側の端部から下側の端部ま
で貫通させてデータを入出力するためのＩ／Ｏ線を配置
し、バンクの上側と下側に分けて２個ずつのプロセッサ
ＣＰＵ＃０，＃１と＃２，＃３を配置している。それぞ
れのプロセッサＣＰＵ＃０〜＃３は、前記実施の形態１
と同様に固有のデータバスＢＵＳＣを持っている。
ＰＵを配置するために、バンクのデータ入出力バスＢＵ
ＳＭをバンクの両端まで貫通する形、すなわち図４にお
いて、それぞれのバンクの上側の端部から下側の端部ま
で貫通させてデータを入出力するためのＩ／Ｏ線を配置
し、バンクの上側と下側に分けて２個ずつのプロセッサ
ＣＰＵ＃０，＃１と＃２，＃３を配置している。それぞ
れのプロセッサＣＰＵ＃０〜＃３は、前記実施の形態１
と同様に固有のデータバスＢＵＳＣを持っている。
【００４７】なお、本実施の形態２のように、プロセッ
サＣＰＵをチップ周辺部の両側に配置する場合には、た
とえば図５に示すように８個のうちの４個ずつのプロセ
ッサＣＰＵ＃０〜＃３と＃４〜＃７を配置するなど、さ
らに多数のプロセッサＣＰＵを配置することなども可能
である。これにより、多数のプロセッサＣＰＵを搭載す
る場合でも、データバス領域の増加を抑え、配置位置に
よるバス遅延差を小さくして、プロセッサＣＰＵとバン
クとの間のバス遅延差をほぼ等しくすることができる。
サＣＰＵをチップ周辺部の両側に配置する場合には、た
とえば図５に示すように８個のうちの４個ずつのプロセ
ッサＣＰＵ＃０〜＃３と＃４〜＃７を配置するなど、さ
らに多数のプロセッサＣＰＵを配置することなども可能
である。これにより、多数のプロセッサＣＰＵを搭載す
る場合でも、データバス領域の増加を抑え、配置位置に
よるバス遅延差を小さくして、プロセッサＣＰＵとバン
クとの間のバス遅延差をほぼ等しくすることができる。
【００４８】ここで、本実施の形態２の半導体集積回路
装置を用いたデータ処理方法の一例として、並列分散処
理、ベクトル計算を含む処理の概略を説明する。
装置を用いたデータ処理方法の一例として、並列分散処
理、ベクトル計算を含む処理の概略を説明する。
【００４９】(1).並列分散処理 予め、それぞれのプロセッサＣＰＵ＃０〜＃３に固有の
機能を割り振り、たとえばプロセッサＣＰＵ＃０が第１
の作業をバンク＃０を使用して行い、この結果のデータ
をもとにプロセッサＣＰＵ＃１が第２の作業を行う処理
を実行する場合を考えるものとする。
機能を割り振り、たとえばプロセッサＣＰＵ＃０が第１
の作業をバンク＃０を使用して行い、この結果のデータ
をもとにプロセッサＣＰＵ＃１が第２の作業を行う処理
を実行する場合を考えるものとする。
【００５０】このような処理を実行するとき、たとえば
スイッチ手段Ｓなどを持たない半導体集積回路装置によ
る並列分散処理では、プロセッサＣＰＵ＃０がバンク＃
０を使用して行った第１の作業の終了後に、このバンク
＃０の結果のデータもプロセッサＣＰＵ＃１に対応した
バンク＃１に転送して第２の作業を行うことが必要とな
る。
スイッチ手段Ｓなどを持たない半導体集積回路装置によ
る並列分散処理では、プロセッサＣＰＵ＃０がバンク＃
０を使用して行った第１の作業の終了後に、このバンク
＃０の結果のデータもプロセッサＣＰＵ＃１に対応した
バンク＃１に転送して第２の作業を行うことが必要とな
る。
【００５１】これに対して、本実施の形態２において
は、データはバンク＃０に格納したまま、それをプロセ
ッサＣＰＵ＃１がアクセスできるようにスイッチ手段Ｓ
により接続を切り換えるだけで第２の処理を行うことが
できる。このため、データ転送時間が不要となり、処理
の高速化を図ることができる。
は、データはバンク＃０に格納したまま、それをプロセ
ッサＣＰＵ＃１がアクセスできるようにスイッチ手段Ｓ
により接続を切り換えるだけで第２の処理を行うことが
できる。このため、データ転送時間が不要となり、処理
の高速化を図ることができる。
【００５２】このとき、プロセッサＣＰＵ＃０はバンク
＃１を使用して次のデータに対して第１の作業を開始す
ることができる。同様に、処理済みのデータを転送する
ことなしに、次々に異なるプロセッサＣＰＵに引き渡
し、処理を進めていくことができる。
＃１を使用して次のデータに対して第１の作業を開始す
ることができる。同様に、処理済みのデータを転送する
ことなしに、次々に異なるプロセッサＣＰＵに引き渡
し、処理を進めていくことができる。
【００５３】このようにして、最大、マルチバンクメモ
リＤＲＡＭのバンク数分の処理を並列に実行することが
できる。これにより、データの転送を必要としないの
で、この並列分散処理が高速に実行できる。このような
処理形態の場合、プロセッサＣＰＵの数とマルチバンク
メモリＤＲＡＭのバンク数とが等しい、図５のような構
成のときに最も効率の良い処理を行うことができる。
リＤＲＡＭのバンク数分の処理を並列に実行することが
できる。これにより、データの転送を必要としないの
で、この並列分散処理が高速に実行できる。このような
処理形態の場合、プロセッサＣＰＵの数とマルチバンク
メモリＤＲＡＭのバンク数とが等しい、図５のような構
成のときに最も効率の良い処理を行うことができる。
【００５４】(2).ベクトル計算を含む処理 予め、たとえばプロセッサＣＰＵ＃０〜＃３の中からプ
ロセッサＣＰＵ＃０，＃１をベクトル計算に割り当て、
さらにベクトル計算を行うプロセッサＣＰＵ＃０，＃１
とマルチバンクメモリＤＲＡＭのバンク＃０，＃１をそ
れぞれ１対１に割り当てる。なお、ベクトル計算を行う
プロセッサＣＰＵ＃０，＃１は専用のプロセッサとして
もよい。
ロセッサＣＰＵ＃０，＃１をベクトル計算に割り当て、
さらにベクトル計算を行うプロセッサＣＰＵ＃０，＃１
とマルチバンクメモリＤＲＡＭのバンク＃０，＃１をそ
れぞれ１対１に割り当てる。なお、ベクトル計算を行う
プロセッサＣＰＵ＃０，＃１は専用のプロセッサとして
もよい。
【００５５】そして、ベクトル計算を行いたいデータを
バンク＃０，＃１に割り当てるようにロードして、プロ
セッサＣＰＵ＃０，＃１によるベクトル計算を対応する
バンク＃０，＃１を使用して並列に実行する。この結果
を別の共通のメモリバンク、たとえばバンク＃３にスト
アすることで、一度に最終結果をまとめた形で得ること
できる。
バンク＃０，＃１に割り当てるようにロードして、プロ
セッサＣＰＵ＃０，＃１によるベクトル計算を対応する
バンク＃０，＃１を使用して並列に実行する。この結果
を別の共通のメモリバンク、たとえばバンク＃３にスト
アすることで、一度に最終結果をまとめた形で得ること
できる。
【００５６】さらに、たとえば並列に実行されたデータ
をまとめて次の処理を行う場合に、データをまとめるた
めの転送時間が不要になり、たとえばプロセッサＣＰＵ
＃３などの別のプロセッサＣＰＵがすぐに次の処理を実
行することができる。これにより、結果として処理を高
速に行うことができる。
をまとめて次の処理を行う場合に、データをまとめるた
めの転送時間が不要になり、たとえばプロセッサＣＰＵ
＃３などの別のプロセッサＣＰＵがすぐに次の処理を実
行することができる。これにより、結果として処理を高
速に行うことができる。
【００５７】従って、本実施の形態２においても、前記
実施の形態１と同様に、プロセッサＣＰＵとマルチバン
クメモリＤＲＡＭとのフレキシブルな接続によってプロ
セッサＣＰＵへのメモリ領域の割り当て、メモリ領域の
共有などが効果的になり、かつ配置位置によるプロセッ
サＣＰＵとバンクとの間のバス遅延差を少なくすること
ができる。
実施の形態１と同様に、プロセッサＣＰＵとマルチバン
クメモリＤＲＡＭとのフレキシブルな接続によってプロ
セッサＣＰＵへのメモリ領域の割り当て、メモリ領域の
共有などが効果的になり、かつ配置位置によるプロセッ
サＣＰＵとバンクとの間のバス遅延差を少なくすること
ができる。
【００５８】特に、本実施の形態２においては、バンク
のデータ入出力バスＢＵＳＭを貫通する形で配置するこ
とにより、新たなバス領域が不要となり、データバス領
域の増加を抑えることができ、さらにプロセッサＣＰＵ
を分けて配置することにより、多数のプロセッサＣＰＵ
を搭載する場合でも、一層、プロセッサＣＰＵとバンク
との間のバス遅延差を均等にすることができる。
のデータ入出力バスＢＵＳＭを貫通する形で配置するこ
とにより、新たなバス領域が不要となり、データバス領
域の増加を抑えることができ、さらにプロセッサＣＰＵ
を分けて配置することにより、多数のプロセッサＣＰＵ
を搭載する場合でも、一層、プロセッサＣＰＵとバンク
との間のバス遅延差を均等にすることができる。
【００５９】さらに、本実施の形態２のような半導体集
積回路装置を用いることにより、並列分散処理、ベクト
ル計算を含む処理などを高速に処理することができ、さ
らにこのような処理形態の大規模な処理、複雑な処理、
高性能な処理などを効率良く行うことが可能なデータ処
理方法を実現することができる。
積回路装置を用いることにより、並列分散処理、ベクト
ル計算を含む処理などを高速に処理することができ、さ
らにこのような処理形態の大規模な処理、複雑な処理、
高性能な処理などを効率良く行うことが可能なデータ処
理方法を実現することができる。
【００６０】（実施の形態３）図６は本発明の実施の形
態３である半導体集積回路装置を示す概略配置図、図７
〜図９は本実施の形態３における変形例の半導体集積回
路装置を示す概略配置図である。
態３である半導体集積回路装置を示す概略配置図、図７
〜図９は本実施の形態３における変形例の半導体集積回
路装置を示す概略配置図である。
【００６１】本実施の形態３の半導体集積回路装置は、
前記実施の形態１，２と同様にいわゆるマルチバンクメ
モリ混載マルチプロセッサシステムＬＳＩとされ、独立
にアクセス可能な複数個のバンクからなるマルチバンク
メモリＤＲＡＭと、独立に動作可能な複数個のプロセッ
サＣＰＵからなるマルチプロセッサと、これらのマルチ
バンクメモリＤＲＡＭとプロセッサＣＰＵとを互いに信
号の入出力が可能に電気的に接続する複数個のスイッチ
手段Ｓとから構成され、前記実施の形態１，２との相違
点は、プロセッサＣＰＵとマルチバンクメモリＤＲＡＭ
とのレイアウトに加えて、さらに入出力ポートＩ／Ｏの
レイアウトまでを考慮するようにした点である。
前記実施の形態１，２と同様にいわゆるマルチバンクメ
モリ混載マルチプロセッサシステムＬＳＩとされ、独立
にアクセス可能な複数個のバンクからなるマルチバンク
メモリＤＲＡＭと、独立に動作可能な複数個のプロセッ
サＣＰＵからなるマルチプロセッサと、これらのマルチ
バンクメモリＤＲＡＭとプロセッサＣＰＵとを互いに信
号の入出力が可能に電気的に接続する複数個のスイッチ
手段Ｓとから構成され、前記実施の形態１，２との相違
点は、プロセッサＣＰＵとマルチバンクメモリＤＲＡＭ
とのレイアウトに加えて、さらに入出力ポートＩ／Ｏの
レイアウトまでを考慮するようにした点である。
【００６２】すなわち、本実施の形態３においては、前
記実施の形態１，２と同様にプロセッサＣＰＵとマルチ
バンクメモリＤＲＡＭのバンクとの接続方法、レイアウ
ト方法を取り入れるとともに、図６に示すように、入出
力ポートＩ／ＯをプロセッサＣＰＵのデータバスＢＵＳ
Ｃの延長線上におけるチップ周辺部の片側、すなわちプ
ロセッサＣＰＵが配置されない側で、プロセッサＣＰＵ
のデータバスＢＵＳＣと直交する辺の片側に配置するレ
イアウト方法を採用したものである。
記実施の形態１，２と同様にプロセッサＣＰＵとマルチ
バンクメモリＤＲＡＭのバンクとの接続方法、レイアウ
ト方法を取り入れるとともに、図６に示すように、入出
力ポートＩ／ＯをプロセッサＣＰＵのデータバスＢＵＳ
Ｃの延長線上におけるチップ周辺部の片側、すなわちプ
ロセッサＣＰＵが配置されない側で、プロセッサＣＰＵ
のデータバスＢＵＳＣと直交する辺の片側に配置するレ
イアウト方法を採用したものである。
【００６３】特に、チップ周辺部の片側に入出力ポート
Ｉ／Ｏを配置するために、図６において右側に配置され
る入出力ポートＩ／Ｏにバンクの上側に配置される２個
のプロセッサＣＰＵ＃０，＃１のデータバスＢＵＳＣ
と、バンクの下側に配置される２個のプロセッサ＃２，
＃３のデータバスＢＵＳＣとを接続して配置している。
Ｉ／Ｏを配置するために、図６において右側に配置され
る入出力ポートＩ／Ｏにバンクの上側に配置される２個
のプロセッサＣＰＵ＃０，＃１のデータバスＢＵＳＣ
と、バンクの下側に配置される２個のプロセッサ＃２，
＃３のデータバスＢＵＳＣとを接続して配置している。
【００６４】なお、本実施の形態３のように、入出力ポ
ートＩ／Ｏのレイアウトまでを考慮する場合には、たと
えば図７に示すようにチップ周辺部の両側に入出力ポー
トＩ／Ｏ＃０，＃１を配置して、それぞれの入出力ポー
トＩ／Ｏ＃０，＃１に２個ずつのプロセッサＣＰＵ＃
０，＃１と＃２，＃３のデータバスＢＵＳＣを接続して
配置したり、さらに図８に示すように、２個ずつのプロ
セッサＣＰＵ＃０，＃１と＃２，＃３のデータバスＢＵ
ＳＣをそれぞれの入出力ポートＩ／Ｏ＃０，＃１で分担
させることができる。
ートＩ／Ｏのレイアウトまでを考慮する場合には、たと
えば図７に示すようにチップ周辺部の両側に入出力ポー
トＩ／Ｏ＃０，＃１を配置して、それぞれの入出力ポー
トＩ／Ｏ＃０，＃１に２個ずつのプロセッサＣＰＵ＃
０，＃１と＃２，＃３のデータバスＢＵＳＣを接続して
配置したり、さらに図８に示すように、２個ずつのプロ
セッサＣＰＵ＃０，＃１と＃２，＃３のデータバスＢＵ
ＳＣをそれぞれの入出力ポートＩ／Ｏ＃０，＃１で分担
させることができる。
【００６５】また、図９に示すように、８個のうちの４
個ずつのプロセッサＣＰＵ＃０〜＃３と＃４〜＃７を分
けて配置するなど、さらに多数のプロセッサＣＰＵを配
置することなども可能である。これにより、プロセッサ
ＣＰＵとマルチバンクメモリＤＲＡＭとのレイアウトに
加えて、プロセッサＣＰＵのデータバスＢＵＳＣに対し
て入出力ポートＩ／Ｏを効率的に配置することができ
る。
個ずつのプロセッサＣＰＵ＃０〜＃３と＃４〜＃７を分
けて配置するなど、さらに多数のプロセッサＣＰＵを配
置することなども可能である。これにより、プロセッサ
ＣＰＵとマルチバンクメモリＤＲＡＭとのレイアウトに
加えて、プロセッサＣＰＵのデータバスＢＵＳＣに対し
て入出力ポートＩ／Ｏを効率的に配置することができ
る。
【００６６】従って、本実施の形態３においても、前記
実施の形態１，２と同様に、プロセッサＣＰＵとマルチ
バンクメモリＤＲＡＭとのフレキシブルな接続によって
プロセッサＣＰＵへのメモリ領域の割り当て、メモリ領
域の共有などが効果的になり、かつ配置位置によるプロ
セッサＣＰＵとバンクとの間のバス遅延差を少なくする
ことができる。
実施の形態１，２と同様に、プロセッサＣＰＵとマルチ
バンクメモリＤＲＡＭとのフレキシブルな接続によって
プロセッサＣＰＵへのメモリ領域の割り当て、メモリ領
域の共有などが効果的になり、かつ配置位置によるプロ
セッサＣＰＵとバンクとの間のバス遅延差を少なくする
ことができる。
【００６７】特に、本実施の形態３においては、プロセ
ッサＣＰＵとマルチバンクメモリＤＲＡＭとに加えて入
出力ポートＩ／Ｏのレイアウトまでを考慮し、入出力ポ
ートＩ／Ｏをチップ周辺部の片側または両側に配置する
ことにより、プロセッサＣＰＵのデータバスＢＵＳＣに
対して入出力ポートＩ／Ｏを効率的に配置することがで
きるので、バス領域の削減、遅延時間の増大などを防止
することができる。
ッサＣＰＵとマルチバンクメモリＤＲＡＭとに加えて入
出力ポートＩ／Ｏのレイアウトまでを考慮し、入出力ポ
ートＩ／Ｏをチップ周辺部の片側または両側に配置する
ことにより、プロセッサＣＰＵのデータバスＢＵＳＣに
対して入出力ポートＩ／Ｏを効率的に配置することがで
きるので、バス領域の削減、遅延時間の増大などを防止
することができる。
【００６８】（実施の形態４）図１０は本発明の実施の
形態４である半導体集積回路装置を示す概略配置図、図
１１〜図１３は本実施の形態４における変形例の半導体
集積回路装置を示す概略配置図である。
形態４である半導体集積回路装置を示す概略配置図、図
１１〜図１３は本実施の形態４における変形例の半導体
集積回路装置を示す概略配置図である。
【００６９】本実施の形態４の半導体集積回路装置は、
前記実施の形態１〜３と同様にいわゆるマルチバンクメ
モリ混載マルチプロセッサシステムＬＳＩとされ、独立
にアクセス可能な複数個のバンクからなるマルチバンク
メモリＤＲＡＭと、独立に動作可能な複数個のプロセッ
サＣＰＵからなるマルチプロセッサと、これらのマルチ
バンクメモリＤＲＡＭとプロセッサＣＰＵとを互いに信
号の入出力が可能に電気的に接続する複数個のスイッチ
手段Ｓとから構成され、前記実施の形態１〜３との相違
点は、プロセッサＣＰＵとマルチバンクメモリＤＲＡＭ
とのレイアウト、入出力ポートＩ／Ｏのレイアウトに加
えて、さらにパッドＰＡＤのレイアウトまでを考慮する
ようにした点である。
前記実施の形態１〜３と同様にいわゆるマルチバンクメ
モリ混載マルチプロセッサシステムＬＳＩとされ、独立
にアクセス可能な複数個のバンクからなるマルチバンク
メモリＤＲＡＭと、独立に動作可能な複数個のプロセッ
サＣＰＵからなるマルチプロセッサと、これらのマルチ
バンクメモリＤＲＡＭとプロセッサＣＰＵとを互いに信
号の入出力が可能に電気的に接続する複数個のスイッチ
手段Ｓとから構成され、前記実施の形態１〜３との相違
点は、プロセッサＣＰＵとマルチバンクメモリＤＲＡＭ
とのレイアウト、入出力ポートＩ／Ｏのレイアウトに加
えて、さらにパッドＰＡＤのレイアウトまでを考慮する
ようにした点である。
【００７０】すなわち、本実施の形態４においては、前
記実施の形態１〜３と同様にプロセッサＣＰＵとマルチ
バンクメモリＤＲＡＭのバンクと入出力ポートＩ／Ｏと
の接続方法、レイアウト方法を取り入れるとともに、図
１０に示すように、複数個のパッドＰＡＤのうち、デー
タ入出力パッドＰＡＤＤを入出力ポートＩ／Ｏの並ぶ辺
のチップ周辺部に配置し、周辺パッド構造によるレイア
ウト方法を採用したものである。
記実施の形態１〜３と同様にプロセッサＣＰＵとマルチ
バンクメモリＤＲＡＭのバンクと入出力ポートＩ／Ｏと
の接続方法、レイアウト方法を取り入れるとともに、図
１０に示すように、複数個のパッドＰＡＤのうち、デー
タ入出力パッドＰＡＤＤを入出力ポートＩ／Ｏの並ぶ辺
のチップ周辺部に配置し、周辺パッド構造によるレイア
ウト方法を採用したものである。
【００７１】特に、パッドＰＡＤのレイアウトにおいて
は、入出力ポートＩ／Ｏに接続されるデータ入出力パッ
ドＰＡＤＤを入出力ポートＩ／Ｏの並ぶ辺に配置すると
ともに、この入出力ポートＩ／Ｏに接続される電源パッ
ドＰＡＤＶなどもこの入出力ポートＩ／Ｏの並ぶ辺に配
置し、入出力ポートＩ／Ｏが配置されない辺には他の電
源パッドＰＡＤＶなどを配置し、さらにプロセッサＣＰ
Ｕの並ぶ辺の両側には、このプロセッサＣＰＵに固有の
制御信号パッドＰＡＤＳ、電源パッドＰＡＤＶなどを配
置している。
は、入出力ポートＩ／Ｏに接続されるデータ入出力パッ
ドＰＡＤＤを入出力ポートＩ／Ｏの並ぶ辺に配置すると
ともに、この入出力ポートＩ／Ｏに接続される電源パッ
ドＰＡＤＶなどもこの入出力ポートＩ／Ｏの並ぶ辺に配
置し、入出力ポートＩ／Ｏが配置されない辺には他の電
源パッドＰＡＤＶなどを配置し、さらにプロセッサＣＰ
Ｕの並ぶ辺の両側には、このプロセッサＣＰＵに固有の
制御信号パッドＰＡＤＳ、電源パッドＰＡＤＶなどを配
置している。
【００７２】なお、本実施の形態４のように、パッドＰ
ＡＤのレイアウトまでを考慮する場合には、たとえば図
１１に示すように入出力ポートＩ／Ｏがチップ周辺部の
両側に配置される場合には、入出力ポートＩ／Ｏの並ぶ
辺の両側にデータ入出力パッドＰＡＤＤ、電源パッドＰ
ＡＤＶを配置したり、さらに図１２に示すように、それ
ぞれの入出力ポートＩ／Ｏをそれぞれのデータ入出力パ
ッドＰＡＤＤで分担させることができる。
ＡＤのレイアウトまでを考慮する場合には、たとえば図
１１に示すように入出力ポートＩ／Ｏがチップ周辺部の
両側に配置される場合には、入出力ポートＩ／Ｏの並ぶ
辺の両側にデータ入出力パッドＰＡＤＤ、電源パッドＰ
ＡＤＶを配置したり、さらに図１２に示すように、それ
ぞれの入出力ポートＩ／Ｏをそれぞれのデータ入出力パ
ッドＰＡＤＤで分担させることができる。
【００７３】また、図１３に示すように、８個のうちの
４個ずつのプロセッサＣＰＵ＃０〜＃３と＃４〜＃７を
分けて配置するなど、さらに多数のプロセッサＣＰＵを
配置することなども可能である。これにより、プロセッ
サＣＰＵ、マルチバンクメモリＤＲＡＭ、入出力ポート
Ｉ／Ｏのレイアウトに加えて、入出力ポートＩ／Ｏに接
続されるデータ入出力パッドＰＡＤＤを効率的に配置す
ることができる。
４個ずつのプロセッサＣＰＵ＃０〜＃３と＃４〜＃７を
分けて配置するなど、さらに多数のプロセッサＣＰＵを
配置することなども可能である。これにより、プロセッ
サＣＰＵ、マルチバンクメモリＤＲＡＭ、入出力ポート
Ｉ／Ｏのレイアウトに加えて、入出力ポートＩ／Ｏに接
続されるデータ入出力パッドＰＡＤＤを効率的に配置す
ることができる。
【００７４】従って、本実施の形態４においても、前記
実施の形態１〜３と同様に、プロセッサＣＰＵとマルチ
バンクメモリＤＲＡＭとのフレキシブルな接続によって
プロセッサＣＰＵへのメモリ領域の割り当て、メモリ領
域の共有などが効果的になり、かつ配置位置によるプロ
セッサＣＰＵとバンクとの間のバス遅延差を少なくする
ことができる。
実施の形態１〜３と同様に、プロセッサＣＰＵとマルチ
バンクメモリＤＲＡＭとのフレキシブルな接続によって
プロセッサＣＰＵへのメモリ領域の割り当て、メモリ領
域の共有などが効果的になり、かつ配置位置によるプロ
セッサＣＰＵとバンクとの間のバス遅延差を少なくする
ことができる。
【００７５】特に、本実施の形態４においては、プロセ
ッサＣＰＵ、マルチバンクメモリＤＲＡＭ、入出力ポー
トＩ／Ｏに加えてパッドＰＡＤのレイアウトまでを考慮
し、データ入出力パッドＰＡＤＤを入出力ポートＩ／Ｏ
の並ぶ辺の片側または両側に配置することにより、入出
力ポートＩ／Ｏに対してデータ入出力パッドＰＡＤＤを
効率的に配置することができるので、配線領域の削減、
遅延時間の増大などを防止することができる。
ッサＣＰＵ、マルチバンクメモリＤＲＡＭ、入出力ポー
トＩ／Ｏに加えてパッドＰＡＤのレイアウトまでを考慮
し、データ入出力パッドＰＡＤＤを入出力ポートＩ／Ｏ
の並ぶ辺の片側または両側に配置することにより、入出
力ポートＩ／Ｏに対してデータ入出力パッドＰＡＤＤを
効率的に配置することができるので、配線領域の削減、
遅延時間の増大などを防止することができる。
【００７６】以上、本発明者によってなされた発明をそ
の発明の実施の形態１〜４に基づき具体的に説明した
が、本発明は前記実施の形態に限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。
の発明の実施の形態１〜４に基づき具体的に説明した
が、本発明は前記実施の形態に限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。
【００７７】たとえば、前記実施の形態においては、図
２に示すように、４Ｍバイトの容量のバンクによる８バ
ンク２５６ＭシンクロナスＤＲＡＭ＋２プロセッサを搭
載し、プロセッサのバス幅が６４〜１２８ビットの例を
示しているが、プロセッサの数が多くなるとバスの信号
線数が増えるが、その場合にはプロセッサのバス幅を８
〜３２ビット程度に絞ることなども可能である。特に、
チップ面積と要求性能のトレードオフにより、最適なバ
ス幅を設定することが望ましい。
２に示すように、４Ｍバイトの容量のバンクによる８バ
ンク２５６ＭシンクロナスＤＲＡＭ＋２プロセッサを搭
載し、プロセッサのバス幅が６４〜１２８ビットの例を
示しているが、プロセッサの数が多くなるとバスの信号
線数が増えるが、その場合にはプロセッサのバス幅を８
〜３２ビット程度に絞ることなども可能である。特に、
チップ面積と要求性能のトレードオフにより、最適なバ
ス幅を設定することが望ましい。
【００７８】以上の説明では主として本発明者によって
なされた発明をその属する技術分野であるシンクロナス
ＤＲＡＭを搭載した、いわゆるマルチバンクメモリ混載
マルチプロセッサシステムＬＳＩに適用した場合につい
て説明したが、これに限定されるものではなく、たとえ
ば汎用ＤＲＡＭなどの他のマルチバンクメモリ、特にデ
ータ入出力バスがバンクを貫通する形のマルチバンクメ
モリ全般に広く適用可能である。また、実行する情報処
理は並列分散処理やベクトル計算を含む処理に限らず、
様々な処理形態がとれることはいうまでもない。
なされた発明をその属する技術分野であるシンクロナス
ＤＲＡＭを搭載した、いわゆるマルチバンクメモリ混載
マルチプロセッサシステムＬＳＩに適用した場合につい
て説明したが、これに限定されるものではなく、たとえ
ば汎用ＤＲＡＭなどの他のマルチバンクメモリ、特にデ
ータ入出力バスがバンクを貫通する形のマルチバンクメ
モリ全般に広く適用可能である。また、実行する情報処
理は並列分散処理やベクトル計算を含む処理に限らず、
様々な処理形態がとれることはいうまでもない。
【００７９】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００８０】(1).メモリの各バンクのデータ入出力バス
と各プロセッサのデータバスとを、それぞれスイッチ手
段により電気的に接続することで、各プロセッサと各バ
ンクとをフレキシブルに接続することができるので、各
プロセッサへのメモリ領域の割り当て、メモリ領域の共
有などを効果的に行うことが可能となる。
と各プロセッサのデータバスとを、それぞれスイッチ手
段により電気的に接続することで、各プロセッサと各バ
ンクとをフレキシブルに接続することができるので、各
プロセッサへのメモリ領域の割り当て、メモリ領域の共
有などを効果的に行うことが可能となる。
【００８１】(2).各プロセッサを、各バンクのデータ入
出力バスの延長線上におけるチップ周辺部の片側または
両側に配置することで、各プロセッサと各バンクとの間
のバス遅延差を少なくすることができ、特に多数のプロ
セッサを搭載する場合に、各プロセッサと各バンクとの
間のバス遅延差を均等にすることができるので、プロセ
ッサ間の遅延差を抑えることが可能となる。
出力バスの延長線上におけるチップ周辺部の片側または
両側に配置することで、各プロセッサと各バンクとの間
のバス遅延差を少なくすることができ、特に多数のプロ
セッサを搭載する場合に、各プロセッサと各バンクとの
間のバス遅延差を均等にすることができるので、プロセ
ッサ間の遅延差を抑えることが可能となる。
【００８２】(3).各バンクのデータ入出力バスを貫通す
る形に配置することで、データバス領域の増加を抑える
ことができるので、レイアウト面積の増大を防止するこ
とが可能となる。
る形に配置することで、データバス領域の増加を抑える
ことができるので、レイアウト面積の増大を防止するこ
とが可能となる。
【００８３】(4).入出力ポートを、各プロセッサのデー
タバスの延長線上におけるチップ周辺部の片側または両
側に配置することで、各プロセッサのデータバスに対し
て入出力ポートを効率的に配置することができるので、
バス領域の削減、遅延時間の増大などを防止することが
可能となる。
タバスの延長線上におけるチップ周辺部の片側または両
側に配置することで、各プロセッサのデータバスに対し
て入出力ポートを効率的に配置することができるので、
バス領域の削減、遅延時間の増大などを防止することが
可能となる。
【００８４】(5).データ入出力パッドを、入出力ポート
の並ぶ辺の片側または両側に配置することで、入出力ポ
ートに対してデータ入出力パッドを効率的に配置するこ
とができるので、配線領域の削減、遅延時間の増大など
を防止することが可能となる。
の並ぶ辺の片側または両側に配置することで、入出力ポ
ートに対してデータ入出力パッドを効率的に配置するこ
とができるので、配線領域の削減、遅延時間の増大など
を防止することが可能となる。
【００８５】(6).各プロセッサによるデータ処理を実行
する場合に、並列分散処理、ベクトル計算を含む処理な
どを高速に処理することができ、さらにこのような処理
形態による大規模な処理、複雑な処理、高性能な処理な
どにおける高い処理効率を実現することが可能となる。
する場合に、並列分散処理、ベクトル計算を含む処理な
どを高速に処理することができ、さらにこのような処理
形態による大規模な処理、複雑な処理、高性能な処理な
どにおける高い処理効率を実現することが可能となる。
【００８６】(7).いわゆるマルチバンクメモリ混載マル
チプロセッサシステムＬＳＩにおいて、マルチプロセッ
サの性能を最大限に引き出してＬＳＩの性能を向上さ
せ、さらにこのＬＳＩを用いたシステムの性能向上が可
能となり、かつ遅延時間、レイアウト面積の増大を抑制
してコストパフォーマンスの向上が可能な半導体集積回
路装置を得ることができる。
チプロセッサシステムＬＳＩにおいて、マルチプロセッ
サの性能を最大限に引き出してＬＳＩの性能を向上さ
せ、さらにこのＬＳＩを用いたシステムの性能向上が可
能となり、かつ遅延時間、レイアウト面積の増大を抑制
してコストパフォーマンスの向上が可能な半導体集積回
路装置を得ることができる。
【図１】本発明の実施の形態１である半導体集積回路装
置を示す概略配置図である。
置を示す概略配置図である。
【図２】本発明の実施の形態１の半導体集積回路装置を
示す構成図である。
示す構成図である。
【図３】本発明の実施の形態１における変形例の半導体
集積回路装置を示す概略配置図である。
集積回路装置を示す概略配置図である。
【図４】本発明の実施の形態２である半導体集積回路装
置を示す概略配置図である。
置を示す概略配置図である。
【図５】本発明の実施の形態２における変形例の半導体
集積回路装置を示す概略配置図である。
集積回路装置を示す概略配置図である。
【図６】本発明の実施の形態３である半導体集積回路装
置を示す概略配置図である。
置を示す概略配置図である。
【図７】本発明の実施の形態３における変形例の半導体
集積回路装置を示す概略配置図である。
集積回路装置を示す概略配置図である。
【図８】本発明の実施の形態３における他の変形例の半
導体集積回路装置を示す概略配置図である。
導体集積回路装置を示す概略配置図である。
【図９】本発明の実施の形態３におけるさらに他の変形
例の半導体集積回路装置を示す概略配置図である。
例の半導体集積回路装置を示す概略配置図である。
【図１０】本発明の実施の形態４である半導体集積回路
装置を示す概略配置図である。
装置を示す概略配置図である。
【図１１】本発明の実施の形態４における変形例の半導
体集積回路装置を示す概略配置図である。
体集積回路装置を示す概略配置図である。
【図１２】本発明の実施の形態４における他の変形例の
半導体集積回路装置を示す概略配置図である。
半導体集積回路装置を示す概略配置図である。
【図１３】本発明の実施の形態４におけるさらに他の変
形例の半導体集積回路装置を示す概略配置図である。
形例の半導体集積回路装置を示す概略配置図である。
ＤＲＡＭ マルチバンクメモリ ＣＰＵ プロセッサ Ｓ スイッチ手段 ＢＵＳＭ データ入出力バス ＢＵＳＣ データバス Ｉ／Ｏ 入出力ポート ＰＡＤ パッド ＰＡＤＤ データ入出力パッド ＰＡＤＶ 電源パッド ＰＡＤＳ 制御信号パッド
Claims (10)
- 【請求項１】 独立にアクセス可能な複数個のバンクか
らなるメモリと、独立に動作可能な複数個のプロセッサ
とが同一チップに集積され、前記複数個の各プロセッサ
は固有のデータバスを持ち、かつ前記複数個の各バンク
のデータ入出力バスは、それぞれスイッチ手段により前
記各プロセッサのデータバスと電気的に接続されている
ことを特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置であ
って、前記各スイッチ手段のオン／オフ制御はソフトウ
ェア的なコマンド指定により設定され、前記各プロセッ
サのデータバスと前記各バンクのデータ入出力バスとは
フレキシブルに接続されることを特徴とする半導体集積
回路装置。 - 【請求項３】 請求項１記載の半導体集積回路装置であ
って、前記各プロセッサは前記各バンクのデータ入出力
バスの延長線上におけるチップ周辺部の片側に配置され
ていることを特徴とする半導体集積回路装置。 - 【請求項４】 請求項１記載の半導体集積回路装置であ
って、前記各バンクのデータ入出力バスはこの各バンク
の両端まで貫通する形に配置されるとともに、前記各バ
ンクはチップ中央部に配置され、かつ前記各プロセッサ
は前記各バンクのデータ入出力バスの延長線上における
チップ周辺部の両側に配置されていることを特徴とする
半導体集積回路装置。 - 【請求項５】 請求項３または４記載の半導体集積回路
装置であって、前記半導体集積回路装置の入出力ポート
は前記各プロセッサのデータバスの延長線上におけるチ
ップ周辺部の片側に配置されていることを特徴とする半
導体集積回路装置。 - 【請求項６】 請求項３または４記載の半導体集積回路
装置であって、前記半導体集積回路装置の入出力ポート
は前記各プロセッサのデータバスの延長線上におけるチ
ップ周辺部の両側に配置されていることを特徴とする半
導体集積回路装置。 - 【請求項７】 請求項６記載の半導体集積回路装置であ
って、前記両側に配置される入出力ポートのうち、一方
の入出力ポートは前記両側に配置される各プロセッサの
うちの一方のデータバスを分担し、かつ他方の入出力ポ
ートは他方のデータバスを分担することを特徴とする半
導体集積回路装置。 - 【請求項８】 請求項５、６または７記載の半導体集積
回路装置であって、前記半導体集積回路装置のデータ入
出力パッドは前記入出力ポートの並ぶ辺のチップ周辺部
に配置されていることを特徴とする半導体集積回路装
置。 - 【請求項９】 独立にアクセス可能な複数個のバンクか
らなるメモリと、独立に動作可能な複数個のプロセッサ
とが同一チップに集積され、前記複数個の各プロセッサ
は固有のデータバスを持ち、かつ前記複数個の各バンク
のデータ入出力バスは、それぞれスイッチ手段により前
記各プロセッサのデータバスと電気的に接続されて構成
される半導体集積回路装置を用い、前記各プロセッサに
固有の機能を割り振り、この各プロセッサを前記各バン
クのうちの非アクセス中のバンクに対してアクセス可能
とし、前記各バンクを前記各プロセッサで共用してこの
各プロセッサによる並列分散処理を実行することを特徴
とする半導体集積回路装置のデータ処理方法。 - 【請求項１０】 独立にアクセス可能な複数個のバンク
からなるメモリと、独立に動作可能な複数個のプロセッ
サとが同一チップに集積され、前記複数個の各プロセッ
サは固有のデータバスを持ち、かつ前記複数個の各バン
クのデータ入出力バスは、それぞれスイッチ手段により
前記各プロセッサのデータバスと電気的に接続されて構
成される半導体集積回路装置を用い、前記各プロセッサ
のうちの所定数のプロセッサをベクトル計算に割り当
て、かつこの所定数のプロセッサに１対１でバンクを割
り当ててベクトル計算を並列的に処理し、この並列的な
ベクトル計算の結果を他のバンクに格納して次の処理を
他のプロセッサで処理し、前記各プロセッサによるベク
トル計算を含む処理を実行することを特徴とする半導体
集積回路装置のデータ処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9063053A JPH10260952A (ja) | 1997-03-17 | 1997-03-17 | 半導体集積回路装置およびそのデータ処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9063053A JPH10260952A (ja) | 1997-03-17 | 1997-03-17 | 半導体集積回路装置およびそのデータ処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10260952A true JPH10260952A (ja) | 1998-09-29 |
Family
ID=13218218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9063053A Pending JPH10260952A (ja) | 1997-03-17 | 1997-03-17 | 半導体集積回路装置およびそのデータ処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10260952A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004109519A1 (ja) * | 2003-05-22 | 2004-12-16 | Sony Corporation | メモリアクセス制御装置およびそれを有する演算システム |
| US7139849B2 (en) | 2002-08-07 | 2006-11-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device |
| JP2008176699A (ja) * | 2007-01-22 | 2008-07-31 | Renesas Technology Corp | マルチプロセッサ装置 |
| JP2010152585A (ja) * | 2008-12-25 | 2010-07-08 | Fujitsu Semiconductor Ltd | 複数バスを有するシステムｌｓｉ |
| JP2016515367A (ja) * | 2013-03-13 | 2016-05-26 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 分配型フローテーブルを有するネットワーク要素 |
-
1997
- 1997-03-17 JP JP9063053A patent/JPH10260952A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7139849B2 (en) | 2002-08-07 | 2006-11-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device |
| US7533196B2 (en) | 2002-08-07 | 2009-05-12 | Panasonic Corporation | Semiconductor integrated circuit device |
| WO2004109519A1 (ja) * | 2003-05-22 | 2004-12-16 | Sony Corporation | メモリアクセス制御装置およびそれを有する演算システム |
| US7536499B2 (en) | 2003-05-22 | 2009-05-19 | Sony Corporation | Memory access control device and processing system having same |
| JP2008176699A (ja) * | 2007-01-22 | 2008-07-31 | Renesas Technology Corp | マルチプロセッサ装置 |
| US8200878B2 (en) | 2007-01-22 | 2012-06-12 | Renesas Electronics Corporation | Multi-processor device with groups of processors consisting of respective separate external bus interfaces |
| US8621127B2 (en) | 2007-01-22 | 2013-12-31 | Renesas Electronics Corporation | Multi-processor device with groups of processors and respective separate external bus interfaces |
| US10372654B2 (en) | 2007-01-22 | 2019-08-06 | Renesas Electronics Corporation | Multi-processor device |
| JP2010152585A (ja) * | 2008-12-25 | 2010-07-08 | Fujitsu Semiconductor Ltd | 複数バスを有するシステムｌｓｉ |
| JP2016515367A (ja) * | 2013-03-13 | 2016-05-26 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 分配型フローテーブルを有するネットワーク要素 |
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