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JPH1023096A - ディジタル変調器および復調器 - Google Patents

ディジタル変調器および復調器

Info

Publication number
JPH1023096A
JPH1023096A JP8172220A JP17222096A JPH1023096A JP H1023096 A JPH1023096 A JP H1023096A JP 8172220 A JP8172220 A JP 8172220A JP 17222096 A JP17222096 A JP 17222096A JP H1023096 A JPH1023096 A JP H1023096A
Authority
JP
Japan
Prior art keywords
output
roll
frequency
filter
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8172220A
Other languages
English (en)
Inventor
Takanori Iwamatsu
隆則 岩松
Mitsuo Tsunoishi
光夫 角石
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP8172220A priority Critical patent/JPH1023096A/ja
Priority to DE19651720A priority patent/DE19651720A1/de
Priority to US08/764,969 priority patent/US5781076A/en
Publication of JPH1023096A publication Critical patent/JPH1023096A/ja
Priority to US09/057,698 priority patent/US5987071A/en
Priority to US09/418,453 priority patent/US6507625B2/en
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/32—Carrier systems characterised by combinations of two or more of the types covered by groups H04L27/02, H04L27/10, H04L27/18 or H04L27/26
    • H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems
    • H04L27/38—Demodulator circuits; Receiver circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/32—Carrier systems characterised by combinations of two or more of the types covered by groups H04L27/02, H04L27/10, H04L27/18 or H04L27/26
    • H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems
    • H04L27/36—Modulator circuits; Transmitter circuits
    • H04L27/362—Modulation using more than one carrier, e.g. with quadrature carriers, separately amplitude modulated

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)

Abstract

(57)【要約】 【課題】 多値直交振幅変調（ＱＡＭ）方式のディジタ
ル変調器およびディジタル復調器に関し、ロールオフフ
ィルタの回路規模の縮小とロールオフフィルタでの電力
消費の減少を課題とする。 【解決手段】 ＲＺ符号のベースバンド信号を扱うよう
にするとともに、選択出力手段７やＤ／Ａ変換手段８
が、所定の周波数の４倍の周波数のクロックで動作する
のに対して、第１乃至第４のロールオフフィルタ１〜４
や第１乃至第２の反転手段５，６が、上記所定の周波数
のクロックで動作する。選択出力手段７は、第１のロー
ルオフフィルタ１、第３のロールオフフィルタ３、第１
の反転手段５、第２の反転手段６の順に選択する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、多値直交振幅変調
（ＱＡＭ）方式のディジタル変調器およびディジタル復
調器に関し、特に、多重無線装置やＣＡＴＶ等に使用さ
れるディジタル変調器およびディジタル復調器に関す
る。
【０００２】多値直交振幅変調方式の変調器および復調
器において、精度向上やＬＳＩ化を狙って構成回路のデ
ィジタル化が進行しつつある。しかし、直交振幅変調の
多値数が増えると、ディジタル処理のビット数が増え、
ディジタル回路の規模が増大し、経済性や消費電力が問
題となる。この問題を解決するために、回路の工夫によ
り、ディジタル回路を小さくすることが望まれる。本発
明は、こうした要請に沿って回路構成の工夫を行ったも
のである。
【０００３】
【従来の技術】
（ｉ） 図１８は、従来のディジタル変調器の構成を示
すブロック図である。図中、ＩｃｈおよびＱｃｈの各ベ
ースバンド信号が、ロールオフフィルタ１０１，１０２
へそれぞれ入力される。ロールオフフィルタ１０１，１
０２は、符号間干渉量が最小になるように帯域外の信号
を除去するものである。ロールオフフィルタ１０１，１
０２の内部構成は同一であり、例えば、図１９に示す構
成となっている。
【０００４】すなわち、図１９において、フリップフロ
ップ１０３ａ，１０３ｂ，１０３ｃ．．．が縦列接続さ
れ、搬送波周期Ｔの１／４の周期毎に作動して、入力し
たベースバンド信号を時間Ｔ／４ずつ順次遅延させて、
乗算器１０４ａ，１０４ｂ，１０４ｃ．．．のうちの対
応の乗算器へそれぞれ出力する。乗算器１０４ａ，１０
４ｂ，１０４ｃ．．．は、送られた信号にタップ係数α
n ，αn-1 ，αn-2 ．．．を、搬送波周期Ｔの１／４の
周期毎にそれぞれ乗算して、その結果を加算器１０５へ
それぞれ出力する。加算器１０５は、搬送波周期Ｔの１
／４の周期毎に加算結果を出力する。タップ係数は、イ
ンパルスレスポンスにより算出されるものであり、それ
らの値は、図１９に示すように、タップ係数α0 を中心
に左右対称となる。
【０００５】図１８に戻って、ロールオフフィルタ１０
１，１０２の各出力は、乗算器１０６，１０７へそれぞ
れ送られる。乗算器１０６，１０７には、搬送波 cosω
t ，sinωt がそれぞれ供給されており、乗算器１０６
は、ロールオフフィルタ１０１の出力に搬送波 cosωt
を、搬送波周期Ｔの１／４の周期毎に乗算し、乗算器１
０７は、ロールオフフィルタ１０２の出力に搬送波 sin
ωt を、搬送波周期Ｔの１／４の周期毎に乗算する。こ
うした乗算結果が加算器１０８で、搬送波周期Ｔの１／
４の周期毎に加算される。これにより変調波が得られ
る。得られた変調波は、Ｄ／Ａコンバータ１０９によ
り、搬送波周期Ｔの１／４の周期毎にアナログ化され
る。ローパスフィルタ１１０は、Ｄ／Ａコンバータ１０
９で発生する高調波の折り返し成分を除去するものであ
る。
【０００６】ここで、搬送波 cosωt ， sinωt の周波
数をシンボルレートとすると、前述のように、乗算器１
０６，１０７が搬送波周期Ｔの１／４の周期毎に作動す
るので、乗算器１０６，１０７は、搬送波 cosωt ， s
inωt としてそれぞれ下記の値を乗算していることにな
る。
【０００７】
【数１】 cosωt ＝１，０，−１， ０．．． （１ａ） sinωt ＝０，１， ０，−１．．． （１ｂ） ここで、ロールオフフィルタ１０１からの出力される信
号系列をＩ1 ，Ｉ2 ，Ｉ3 ，Ｉ4 ．．．とし、ロールオ
フフィルタ１０２からの出力される信号系列をＱ1 ，Ｑ
2 ，Ｑ3 ，Ｑ4 ．．．とすると、上記数式（１ａ），
（１ｂ）に基づき、Ｄ／Ａコンバータ１０９へ入力され
る変調信号は、Ｉ1 ，Ｑ2 ，−Ｉ3 ，−Ｑ 4 ．．．とな
る。
【０００８】したがって、図１８に示す回路の乗算器１
０６，１０７および加算器１０８を、図２０に示すよう
に、反転部１１５，１１６およびパラレル／シリアル変
換器１１７に置き換えることできる。すなわち図２０に
おいて、Ｉｃｈベースバンド信号をロールオフフィルタ
１１１，１１２へ入力し、Ｑｃｈベースバンド信号をロ
ールオフフィルタ１１３，１１４へ入力する。ロールオ
フフィルタ１１１〜１１４の内部構成は、図１９に示し
た構成と同じであり、ロールオフフィルタ１１１〜１１
４はそれぞれ、前述のように、搬送波周波数（この場
合、シンボルレートと同じ）の４倍の速度で動作する。
パラレル／シリアル変換器１１７には入力端子Ａ，Ｂ，
Ｃ，Ｄがあり、入力端子Ａはロールオフフィルタ１１１
に、入力端子Ｂはロールオフフィルタ１１３に、入力端
子Ｃは反転部１１５を介してロールオフフィルタ１１２
に、入力端子Ｄは反転部１１６を介してロールオフフィ
ルタ１１４に接続される。パラレル／シリアル変換器１
１７は、搬送波周波数の４倍の速度で、入力端子Ａ，
Ｂ，Ｃ，Ｄのうちの１つをこの順に選択して、選択した
入力端子に入力されている信号を、Ｄ／Ａコンバータ１
０９へ出力する。
【０００９】なお、こうした置き換えが行われた図２０
の回路が、特開平３−２６５３３２号公報、特開平６−
１０４９４３号公報等に開示されている。 （ii） つぎに、ディジタル変調では、搬送波周波数と
して、一般にはシンボルレートのｎ倍の周波数が使用さ
れる。ディジタル変調により得られた変調波を、図１８
で示したように、Ｄ／Ａコンバータ１０９により、搬送
波周期の１／４の周期毎にアナログ化する。このＤ／Ａ
コンバータ１０９による変換により、変換周期に対応す
る周波数を中心として折り返し成分が発生する。この折
り返し成分は、ローパスフィルタ１１０により除去され
るが、ローパスフィルタ１１０に求められる通過域は、
搬送波周波数が低い程、低下する。通過域の低いローパ
スフィルタは、一般に高価であるので、安価な装置にす
るためには搬送波周波数はできるだけ高い方がよい。す
なわち、搬送波周波数がシンボルレートのｎ倍であるの
で、倍率ｎが大きいほうがよいことになる。
【００１０】（iii) つぎに、図２１は、従来のディジ
タル変調器およびディジタル復調器の構成を示すブロッ
ク図である。図中のディジタル変調器は、図１８で示し
た構成と同じであるが、図２１はさらに細かく図示して
いる。図２１において、図１８で示した構成と同一部分
には図１８と同一符号を付して説明を省略する。
【００１１】図中、搬送波発振器１２０が、シンボルレ
ートで決まる周波数ｆCLK をもった搬送波を発振し、分
岐部１２１がその搬送波を分岐して、一方を乗算器１０
６へ、他方を９０°移相した上で乗算器１０７へ送って
いる。また、発振器１２２が、無線周波数ｆLOと搬送波
周波数ｆCLK との差の周波数をもった信号を発振し、周
波数変換器１２３へ送っている。周波数変換器１２３
は、ローパスフィルタ１１０から送られ、搬送波周波数
ｆCLK を中心周波数とする変調波を、差の周波数をもっ
た信号を使用してアップコンバートし、無線周波数ｆLO
を中心周波数とする変調波を作成し、伝送路へ出力す
る。なお、詳しい説明は省略するが、ディジタル復調器
では、伝送路から送られた変調波に対して、ディジタル
変調器と正反対の処理が施される。
【００１２】（iv） つぎに、図２２（Ａ）は、従来の
ディジタル復調器の構成を示すブロック図であり、図２
２（Ｂ）は、図２２（Ａ）に示したレベル検出部１３２
の内部構成を示す図である。
【００１３】図２２（Ａ）において、受信信号がＡＧＣ
回路１３０へ送られ、ＡＧＣ回路１３０は、後述のレベ
ル検出部１３２から送られる制御信号に基づき、受信信
号レベルを一定に保持する。つぎのＡ／Ｄコンバータ１
３１は、アナログ値からディジタル値への変換を行い、
復調器１３３へ出力する。レベル検出部１３２は、Ａ／
Ｄコンバータ１３１から出力されたディジタルの受信信
号を基に信号レベルを検出し、この信号レベルが所定の
設定値と異なっている場合にＡＧＣ回路１３０へ制御信
号を送る。この制御信号を利用して、ＡＧＣ回路１３０
は受信信号レベルを一定に保持する。
【００１４】すなわち、図２２（Ｂ）に示すように、レ
ベル検出部１３２では、絶対値検出部１３５が、Ａ／Ｄ
コンバータ１３１から出力されたディジタルの受信信号
を基に信号レベルの絶対値を検出し、比較部１３６で、
その絶対値を所定の設定値と比較し、その差を、加算器
１３７およびフリップフロップ１３８から成る積分器へ
送り、そこで時間積分する。その結果をＤ／Ａコンバー
タ１３９を介してＡＧＣ回路１３０へ出力する。
【００１５】（ｖ） さらに、図１８に示すように従来
のディジタル変調器では、Ｄ／Ａコンバータ１０９が変
調波に対してディジタル／アナログ変換を行っている
が、このディジタル／アナログ変換により、変換後出力
の周波数特性が歪む。すなわち、一般に、Ｓ倍サンプル
時のＤ／Ａコンバータの出力周波数特性は次のように表
される。
【００１６】
【数２】 〔sin （ω／２Ｓ）〕／（ω／２Ｓ） ・・（２） この数式（２）から分かるように、すなわち、Ｄ／Ａコ
ンバータの出力周波数特性において、高域が低下する一
次傾斜が発生する。
【００１７】
【発明が解決しようとする課題】
（ｉ） 図２０に示す従来のディジタル変調器では、ロ
ールオフフィルタの回路規模が大きく、多値化が困難で
ある。特に、ロールオフフィルタの内部の乗算器の数や
乗算器のビット数が、ロールオフフィルタの回路規模に
大きな影響を与えるので、乗算器の数を減少させること
が求められている。また、図２０に示す従来のディジタ
ル変調器では、ロールオフフィルタが、搬送波周波数の
４倍の速さで動作するため、搬送波周波数が高速になる
と、ロールオフフィルタでの消費電力が増大する。
【００１８】以上のように、図２０に示す従来のディジ
タル変調器では、ロールオフフィルタの回路規模の縮小
とロールオフフィルタでの電力消費の減少が要請されて
いる。
【００１９】（ii） 前述のように、安価なローパスフ
ィルタにするために、搬送波周波数がシンボルレートに
対して高倍率であることが求められるが、高倍率となる
と、搬送波周波数の４倍の速さで作動するディジタル変
調器も、高速な動作が必要となり、回路規模の増大とな
る。
【００２０】（iii) 図２１に示す従来のディジタル変
調器では、無線周波数ｆLOと搬送波周波数ｆCLK との差
の周波数をもった信号を発振するために、発振器１２２
が必要である。ディジタル復調器でも同様である。しか
し、これらの発振器は、搬送波周波数ｆCLK が変更にな
った場合に、発振周波数を変更しなければならないとい
う問題がある。特に、搬送波周波数ｆCLK がシンボルレ
ートのｎ倍に設定されるので、この倍率ｎが変更になる
だけで、この発振器１２２等の変更が必要となる。
【００２１】（iv） 図２２に示す従来のディジタル復
調器では、Ａ／Ｄコンバータ１３１およびレベル検出部
１３２が搬送波周波数に応じた速度で動作するため、搬
送波周波数がシンボルレートに対して高倍率に設定され
ていると、Ａ／Ｄコンバータ１３１およびレベル検出部
１３２が高速に作動する必要がある。この場合にはＡ／
Ｄコンバータ１３１およびレベル検出部１３２が高コス
トなものとなってしまう。
【００２２】（ｖ） さらに、従来のディジタル変調器
において、変調波に対してＤ／Ａコンバータによりディ
ジタル／アナログ変換が行われると、変換後の変調波に
おいて、周波数特性の高域が低下するが、変調波の周波
数特性はフラットな形で送信されることが望ましい。こ
れは、電波法による規制やノイズ耐力の観点から要請さ
せるものである。
【００２３】本発明はこのような各問題点に鑑みてなさ
れたものであり、ロールオフフィルタの回路規模の縮小
とロールオフフィルタでの電力消費の減少を図ったディ
ジタル変調器を提供することを第１の目的とする。
【００２４】また、搬送波周波数がシンボルレートに対
して高倍率であっても、回路規模が増大しないようにし
たディジタル変調器を提供することを第２の目的とす
る。また、搬送波周波数が変更になっても、周波数変換
に使用される発振器の周波数を変更しないで済むディジ
タル変調器およびディジタル復調器を提供することを第
３の目的とする。
【００２５】また、搬送波周波数がシンボルレートに対
して高倍率であっても、ＡＧＣ回路が高コストすること
を防止するようにしたディジタル復調器を提供すること
を第４の目的とする。
【００２６】さらに、Ｄ／Ａコンバータによるディジタ
ル／アナログ変換後の変調波の周波数特性をフラットな
形に補正するようにしたディジタル変調器を提供するこ
とを第５の目的とする。
【００２７】
【課題を解決するための手段】本発明では上記第１の目
的を達成するために、図１に示すように、ＲＺ符号のＩ
ｃｈのベースバンド信号が入力され、所定の周波数のク
ロックで動作する第１および第２のロールオフフィルタ
１，２と、ＲＺ符号のＱｃｈのベースバンド信号が入力
され、上記所定の周波数のクロックで動作する第３およ
び第４のロールオフフィルタ３，４と、第２のロールオ
フフィルタ２の出力を、上記所定の周波数のクロックで
反転させる第１の反転手段５と、第４のロールオフフィ
ルタ４の出力を、上記所定の周波数のクロックで反転さ
せる第２の反転手段６と、上記所定の周波数の４倍の周
波数のクロックで、第１のロールオフフィルタ１の出
力、第３のロールオフフィルタの出力３、第１の反転手
段５の出力、および第２の反転手段６の出力のうちの１
つを、この並び順に選択して出力する選択出力手段７
と、ディジタルの選択出力手段７の出力を、上記所定の
周波数の４倍の周波数のクロックでアナログ信号に変換
するＤ／Ａ変換手段８とを有することを特徴とするディ
ジタル変調器が提供される。
【００２８】以上のような構成において、本発明では、
ＲＺ符号のベースバンド信号を扱うようにするととも
に、選択出力手段７やＤ／Ａ変換手段８が、所定の周波
数の４倍の周波数のクロックで動作するのに対して、第
１乃至第４のロールオフフィルタ１〜４や第１乃至第２
の反転手段５，６が、上記所定の周波数のクロックで動
作する点に特徴がある。
【００２９】すなわち、一般的に変調側の入力信号とし
て、ＮＲＺ(Non Return-to-Zero)符号の信号を用いる場
合と、ＲＺ符号の信号を用いる場合とがある。ＮＲＺ符
号とＲＺ符号との違いを、図２に示す。図２はＱＰＳＫ
のように信号レベルが２値の場合を例にして示してい
る。
【００３０】図２（Ａ）は入力データの例を示し、図２
（Ｂ）はシンボルクロックを示し、図２（Ｃ）は入力デ
ータに対応するＮＲＺ符号を示し、図２（Ｄ）は入力デ
ータに対応するＲＺ符号を示し、図２（Ｅ）はシンボル
クロックの周波数の４倍の周波数を持つサンプリングク
ロックを示す。ここで、図２（Ｃ），（Ｄ）から分かる
ように、ＮＲＺ符号では、値「１」または「−１」の状
態が、サンプリングクロックが４つ発生する間、継続す
る。一方、ＲＺ符号では、値「１」または「−１」の状
態が、サンプリングクロックが４つ発生する間に、最初
の１つだけで発生し、残りの３つでは値「０」となる。
本発明では、ＲＺ符号のこうした性質に着目して、従来
のように、ロールオフフィルタをサンプリングクロック
で動作させることをせず、シンボルクロックで動作させ
るようにする。これにより、第１乃至第４のロールオフ
フィルタ１〜４を構成する乗算器の数を減少させること
ができ、ロールオフフィルタの回路規模を縮小できる。
また、第１乃至第４のロールオフフィルタ１〜４の動作
速度が、従来に比べ低下し、ロールオフフィルタでの電
力消費が減少する。
【００３１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。まず、第１の実施の形態の原理構
成を、図１を参照して説明する。第１の実施の形態はデ
ィジタル変調器であり、ＲＺ符号のＩｃｈのベースバン
ド信号が入力され、所定の周波数のクロックで動作する
第１および第２のロールオフフィルタ１，２と、ＲＺ符
号のＱｃｈのベースバンド信号が入力され、上記所定の
周波数のクロックで動作する第３および第４のロールオ
フフィルタ３，４と、第２のロールオフフィルタ２の出
力を、上記所定の周波数のクロックで反転させる第１の
反転手段５と、第４のロールオフフィルタ４の出力を、
上記所定の周波数のクロックで反転させる第２の反転手
段６と、上記所定の周波数の４倍の周波数のクロック
で、第１のロールオフフィルタ１の出力、第３のロール
オフフィルタの出力３、第１の反転手段５の出力、およ
び第２の反転手段６の出力のうちの１つを、この並び順
に選択して出力する選択出力手段７と、ディジタルの選
択出力手段７の出力を、上記所定の周波数の４倍の周波
数のクロックでアナログ信号に変換するＤ／Ａ変換手段
８とから構成される。
【００３２】図３は、第１の実施の形態の半分の構成を
示すブロック図であり、図４は、第１の実施の形態の残
りの半分の構成を示すブロック図である。なお、図１に
示す構成と、図３および図４に示す構成との対応関係に
ついては、図３および図４に基づく第１の実施の形態の
詳しい構成の説明を終了した後で記述する。
【００３３】図３において、ロールオフフィルタ１１
は、ＲＺ符号のＩｃｈのベースバンド信号が入力される
ものであり、本来２つの構成のロールオフフィルタが、
フリップフロップから成る遅延部を共用した形となって
いる。また、ロールオフフィルタ１２は、ＲＺ符号のＱ
ｃｈのベースバンド信号が入力されるものであり、同様
に、本来２つの構成のロールオフフィルタが、フリップ
フロップから成る遅延部を共用した形となっている。
【００３４】ロールオフフィルタ１１では、フリップフ
ロップ１３ａ，１３ｂ，１３ｃ．．．が縦列接続され、
搬送波周期（この場合、シンボル周期と同じ）Ｔ毎に作
動して、入力したベースバンド信号を時間Ｔずつ順次遅
延させて、乗算器１４ａ，１４ｂ，１４ｃ．．．のうち
の対応の乗算器へそれぞれ出力するとともに、乗算器１
５ａ，１５ｂ，１５ｃ．．．のうちの対応の乗算器へそ
れぞれ出力する。乗算器１４ａ，１４ｂ，１４ｃ．．．
は、送られた信号にタップ係数α4(m+1)，α4m，α
4(m-1)．．．を、搬送波周期Ｔ毎にそれぞれ乗算して、
その結果を加算器１６へそれぞれ出力する。加算器１６
は、搬送波周期Ｔ毎に加算結果を出力する。また、乗算
器１５ａ，１５ｂ，１５ｃ．．．は、送られた信号にタ
ップ係数α4m +2，α4m-2，α4m-6．．．を、搬送波周期
Ｔ毎にそれぞれ乗算して、その結果を加算器１７へそれ
ぞれ出力する。加算器１７は、搬送波周期Ｔ毎に加算結
果を出力する。なお、タップ係数の値は、乗算器１４
ａ，１４ｂ，１４ｃ．．．では、図３に示すように、タ
ップ係数α0 を中心に左右対称となり（実際にはタップ
係数α4(m+1)だけが例外となる）、乗算器１５ａ，１５
ｂ，１５ｃ．．．では、タップ係数α2 ，α2 を中心に
左右対称となる。
【００３５】ロールオフフィルタ１２では、フリップフ
ロップ１８ａ，１８ｂ，１８ｃ．．．が縦列接続され、
搬送波周期Ｔ毎に作動して、入力したベースバンド信号
を時間Ｔずつ順次遅延させて、乗算器１９ａ，１９ｂ，
１９ｃ．．．のうちの対応の乗算器へそれぞれ出力する
とともに、乗算器２０ａ，２０ｂ，２０ｃ．．．のうち
の対応の乗算器へそれぞれ出力する。乗算器１９ａ，１
９ｂ，１９ｃ．．．は、送られた信号にタップ係数α
4m+3，α4m-1，α4m-5．．．を、搬送波周期Ｔ毎にそれ
ぞれ乗算して、その結果を加算器２１へそれぞれ出力す
る。加算器２１は、搬送波周期Ｔ毎に加算結果を出力す
る。また、乗算器２０ａ，２０ｂ，２０ｃ．．．は、送
られた信号にタップ係数α4m+1，α4m-3，α4m-7．．．
を、搬送波周期Ｔ毎にそれぞれ乗算して、その結果を加
算器２２へそれぞれ出力する。加算器２２は、搬送波周
期Ｔ毎に加算結果を出力する。なお、タップ係数の値
は、図３に示すように、乗算器１９ａ，１９ｂ，１９
ｃ．．．と乗算器２０ａ，２０ｂ，２０ｃ．．．との並
び順を反対方向にした場合に一致する配置となってい
る。これらのロールオフフィルタ１１，１２について
は、詳しく後述する。
【００３６】つぎに図４において、反転器２３，２４
が、図３の加算器１７，２２の出力を搬送波周期Ｔ毎に
それぞれ反転する。パラレル／シリアル変換器２５には
入力端子Ａ，Ｂ，Ｃ，Ｄが設けられる。入力端子Ａには
図３の加算器１６の出力が送られ、入力端子Ｂには図３
の加算器２１の出力が送られ、入力端子Ｃには図３の加
算器１７の出力が反転器２３を介して送られ、入力端子
Ｄには図３の加算器２２の出力が反転器２４を介して送
られる。パラレル／シリアル変換器２５は、搬送波周期
Ｔの１／４の周期毎に（すなわち搬送波周波数の４倍の
速度で）、入力端子Ａ，Ｂ，Ｃ，Ｄのうちの１つをこの
順に選択して、選択した入力端子に入力されている信号
を、Ｄ／Ａコンバータ２６へ出力する。このＤ／Ａコン
バータ２６へ入力される信号は変調波となっている。得
られた変調波は、Ｄ／Ａコンバータ２６により、搬送波
周期Ｔの１／４の周期毎にアナログ化される。ローパス
フィルタ２７は、Ｄ／Ａコンバータ２６で発生する高調
波の折り返し成分を除去するものである。図４に示す構
成の動作は、図２０に示す構成の動作と同じであるので
説明を省略する。
【００３７】なお、図３のロールオフフィルタ１１が、
図１に示す第１および第２のロールオフフィルタ１，２
に対応し、図３のロールオフフィルタ１２が、図１に示
す第３および第４のロールオフフィルタ３，４に対応
し、図４の反転器２３が、図１に示す第１の反転手段５
に対応し、図４の反転器２４が、図１に示す第２の反転
手段６に対応し、図４のパラレル／シリアル変換器２５
が、図１に示す選択出力手段７に対応し、図４のＤ／Ａ
コンバータ２６が、図１に示すＤ／Ａ変換手段８に対応
する。
【００３８】つぎに、ロールオフフィルタ１１，１２に
ついて以下に説明する。サンプリングクロック毎にロー
ルオフフィルタ１１に入力されるＲＺ符号のＩｃｈのベ
ースバンド信号を、Ｉ1 ，Ｉ2 ，Ｉ3 ．．．Ｉn ．．と
し、ロールオフフィルタ１２に入力されるＱｃｈのベー
スバンド信号を、Ｑ1 ，Ｑ2 ，Ｑ3 ．．．Ｑn ．．とす
る。このときに、ロールオフフィルタ１１において、ベ
ースバンド信号Ｉn がタップ係数α0 と乗算される時点
の付近におけるロールオフフィルタ１１の出力は図５の
ようになる。また、ロールオフフィルタ１２において、
ベースバンド信号Ｑn がタップ係数α0 と乗算される時
点の付近におけるロールオフフィルタ１２の出力は図６
のようになる。これは、図２を参照して前述したよう
に、ＲＺ符号では、値「１」または「−１」の状態が、
サンプリングクロックが４つ発生する間に、最初の１つ
だけで発生し、残りの３つでは値「０」となるという性
質に従って得られた結果である。
【００３９】図５および図６において、右端に示すサン
プル出力Ａ，Ｂ，Ｃ，Ｄは、サンプリングクロック毎の
ロールオフフィルタ出力を示し、同一の符号によって、
ロールオフフィルタ出力の周期性を示している。ここ
で、パラレル／シリアル変換器２５が、搬送波周波数の
４倍の速度で、入力端子Ａ，Ｂ，Ｃ，Ｄの順に選択を行
うので、ロールオフフィルタ１１からサンプル出力Ａ
（図５）がパラレル／シリアル変換器２５の入力端子Ａ
へ入力されるとともに、サンプル出力Ｃ（図５）が反転
されて入力端子Ｃへ入力される。また、ロールオフフィ
ルタ１２からサンプル出力Ｂ（図６）がパラレル／シリ
アル変換器２５の入力端子Ｂへ入力されるとともに、サ
ンプル出力Ｄ（図６）が反転されて入力端子Ｄへ入力さ
れる。
【００４０】したがって、図５に示されるサンプル出力
Ｂ，Ｄおよび図６に示されるサンプル出力Ａ，Ｃは、出
力されても、パラレル／シリアル変換器２５によって選
択されることはないので、出力そのものが不要となる。
しかも、ロールオフフィルタ１１，１２の各加算器１
６，１７，２１，２２からの信号出力は、搬送波周期と
同じ周期でそれぞれ行われる。こうした点を考慮するこ
とによって、図３に示す回路構成のロールオフフィルタ
１１，１２が実現する。ここでは、乗算器の数が、図１
８に示す従来装置に比べ１／４に、図１９に示す従来装
置に比べ１／２になっている。また、ロールオフフィル
タ１１，１２を構成する乗算器、フリップフロップ、加
算器がいずれも、搬送波周期と同じ周期で動作する。
【００４１】かくして、第１の実施の形態では、ロール
オフフィルタの回路規模が縮小される。また、動作速度
を低下させることができることにより、ロールオフフィ
ルタでの電力消費を減少させることが可能となるととも
に、特に乗算器のディジタル化が可能となり、これによ
ってＬＳＩ化が促進される。
【００４２】つぎに、第２の実施の形態を説明する。第
２の実施の形態もディジタル変調器であり、第１の実施
の形態のロールオフフィルタの回路規模の更なる縮小を
図ったものである。したがって、第２の実施の形態の構
成は、第１の実施の形態の構成と基本的に同じであり、
以下では、異なる構成だけを説明する。
【００４３】図７は、第２の実施の形態のロールオフフ
ィルタの構成を示す図である。第２の実施の形態では、
第１の実施の形態のロールオフフィルタ１１に代わっ
て、ロールオフフィルタ３１を使用する。
【００４４】図中、ロールオフフィルタ３１は、ＲＺ符
号のＩｃｈのベースバンド信号が入力されるものであ
り、本来２つの構成のロールオフフィルタが、フリップ
フロップから成る遅延部を共用した形となっている。
【００４５】ここで、図３に示される第１の実施の形態
のロールオフフィルタ１１において、タップ係数の値
が、乗算器１４ａ，１４ｂ，１４ｃ．．．では、タップ
係数α 0 を中心に左右対称となり（実際にはタップ係数
α4(m+1)だけが例外となる）、乗算器１５ａ，１５ｂ，
１５ｃ．．．では、タップ係数α2 ，α2 を中心に左右
対称となっている。したがって、回路規模縮小に大きな
効果のある乗算器の数を半減することを狙って、第２の
実施の形態では、同一のタップ係数を乗算する２つの乗
算器を共用するようにしている。
【００４６】すなわち、ロールオフフィルタ３１では、
フリップフロップ３３ａ，３３ｂ，．．．３３ｚが縦列
接続され、搬送波周期（この場合、シンボル周期と同
じ）Ｔ毎に作動して、入力したベースバンド信号を時間
Ｔずつ順次遅延させる。まず、Ｉｃｈのベースバンド信
号は乗算器３６ａおよび加算器３５ｚへ送られる。つぎ
にフリップフロップ３３ａの出力は加算器３４ｚおよび
加算器３５ｙへ送られる。フリップフロップ３３ｂの出
力は加算器３４ｙおよび加算器３５ｘへ送られる。こう
して順次組み合わされ、最後に、フリップフロップ３３
ｚの出力は加算器３４ｚおよび加算器３５ｚへ送られ
る。また、加算器３４ｚの出力は乗算器３６ｚへ送ら
れ、加算器３５ｚの出力は乗算器３７ｚへ送られる。同
様に、加算器３４ｙの出力は乗算器３６ｙへ送られ、加
算器３５ｙの出力は乗算器３７ｙへ送られる。加算器３
４ｚ，３４ｙ．．．および加算器３５ｚ，３５ｙ．．．
は、搬送波周期Ｔ毎に加算を行う。乗算器３６ａは、送
られた信号にタップ係数α4(m+1)を、搬送波周期Ｔ毎に
乗算して、その結果を加算器３８へ出力する。乗算器３
６ｚ，３６ｙ．．．は、送られた信号にタップ係数
α4m，α4(m-1)．．．を、搬送波周期Ｔ毎にそれぞれ乗
算して、その結果を加算器３８へそれぞれ出力する。加
算器３８は、搬送波周期Ｔ毎に加算結果を出力する。ま
た、乗算器３７ｚ，３７ｙ．．．は、送られた信号にタ
ップ係数α4m+2，α4m-2．．．を、搬送波周期Ｔ毎にそ
れぞれ乗算して、その結果を加算器３９へそれぞれ出力
する。加算器３９は、搬送波周期Ｔ毎に加算結果を出力
する。
【００４７】このように構成することにより、ロールオ
フフィルタ３１は、第１の実施の形態のロールオフフィ
ルタ１１と全く同じ動作をする。しかも、ロールオフフ
ィルタ３１を構成する乗算器の数が、第１の実施の形態
のロールオフフィルタ１１に比べ半減する。なお、第２
の実施の形態では、加算器３４ｚ，３４ｙ．．．および
加算器３５ｚ，３５ｙ．．．が新たに必要になっている
が、ロールオフフィルタの回路規模の縮小の観点から
は、加算器の数が譬え増加しても、乗算器の数が減少す
ることの効果は大きい。
【００４８】つぎに、第３の実施の形態を説明する。第
３の実施の形態もディジタル変調器であり、第１の実施
の形態のロールオフフィルタの回路規模の更なる縮小を
図ったものである。したがって、第３の実施の形態の構
成は、第１の実施の形態の構成と基本的に同じであり、
以下では、異なる構成だけを説明する。図８は、第３の
実施の形態のロールオフフィルタの構成を示す図であ
る。第３の実施の形態では、第１の実施の形態のロール
オフフィルタ１２に代わって、ロールオフフィルタ３２
を使用する。
【００４９】図中、ロールオフフィルタ３２は、ＲＺ符
号のＱｃｈのベースバンド信号が入力される。ロールオ
フフィルタ３２は、本来２つの構成の転置換ロールオフ
フィルタが一体となった構成であり、そこでは、２つの
遅延ラインが互いに逆方向に並べられている。
【００５０】ここで、図３に示される第１の実施の形態
のロールオフフィルタ１２では、タップ係数の値が、乗
算器１９ａ，１９ｂ，１９ｃ．．．と乗算器２０ａ，２
０ｂ，２０ｃ．．．との並び順を反対方向にした場合に
一致する配置となっている。したがって、回路規模縮小
に大きな効果のある乗算器の数を半減することを狙っ
て、第３の実施の形態では、同一のタップ係数を乗算す
る２つの乗算器を共用するようにしている。
【００５１】すなわち、ロールオフフィルタ３２では、
まず、Ｑｃｈのベースバンド信号を乗算器４０ａ，４０
ｂ，４０ｃ．．．へ送る。乗算器４０ａ，４０ｂ，４０
ｃ．．．は、送られた信号にタップ係数α4m+1, α
4m-3, α4m-7．．．を、搬送波周期（この場合、シンボ
ル周期と同じ）Ｔ毎にそれぞれ乗算する。乗算器４０ａ
はその乗算結果をフリップフロップ４１ａへ送り、乗算
器４０ｂ，４０ｃ．．．はそれらの乗算結果を加算器４
２ａ，４２ｂ．．．および加算器４４ｚ，４４ｙ．．．
へそれぞれ送る。フリップフロップ４１ａは出力を加算
器４２ａへ送る。加算器４２ａは加算結果をフリップフ
ロップ４１ｂへ送り、フリップフロップ４１ｂは出力を
加算器４２ｂへ送る。加算器４２ｂは加算結果をフリッ
プフロップ４１ｃへ送り・・・このようにして最後に、
加算器４２ｚは加算結果をパラレル／シリアル変換器２
５の入力端子Ｂへ出力する。フリップフロップ４１ａ，
４１ｂ，４１ｃ．．．は、搬送波周期Ｔ毎に作動して、
入力したベースバンド信号を時間Ｔずつ順次遅延させ
る。加算器４２ａ，４２ｂ，４２ｃ．．．も搬送波周期
Ｔ毎に作動する。
【００５２】乗算器４０ｚはその乗算結果をフリップフ
ロップ４３ａへも送る。フリップフロップ４３ａは出力
を加算器４４ａへ送る。加算器４４ａは加算結果をフリ
ップフロップ４３ｂへ送り、フリップフロップ４３ｂは
出力を加算器４４ｂへ送る。このようにして最後に、フ
リップフロップ４３ｚは出力を、反転器２４を介してパ
ラレル／シリアル変換器２５の入力端子Ｄへ出力する。
フリップフロップ４３ａ，４３ｂ，４３ｃ．．．は、搬
送波周期Ｔ毎に作動して、入力したベースバンド信号を
時間Ｔずつ順次遅延させる。加算器４４ａ，４４ｂ，４
４ｃ．．．も搬送波周期Ｔ毎に作動する。
【００５３】このように構成することにより、ロールオ
フフィルタ３２は、第１の実施の形態のロールオフフィ
ルタ１２と全く同じ動作をする。しかも、ロールオフフ
ィルタ３２を構成する乗算器の数が、第１の実施の形態
のロールオフフィルタ１２に比べ半減する。なお、第３
の実施の形態でも、加算器４２ａ，４２ｂ．．．および
加算器４４ａ，４４ｂ．．．が新たに必要になっている
が、ロールオフフィルタの回路規模の縮小の観点から
は、加算器の数が譬え増加しても、乗算器の数が減少す
ることの効果は大きい。
【００５４】なお、第２の実施の形態と第３の実施の形
態とを組み合わせるようにしてもよい。これにより、ロ
ールオフフィルタの回路規模の縮小がさらに促進され
る。つぎに、第４の実施の形態を説明する。
【００５５】図９は、第４の実施の形態のディジタル変
調器の構成を示すブロック図である。図中、ＲＺ符号の
Ｉｃｈのベースバンド信号がロールオフフィルタ４６お
よびロールオフフィルタ４９へ入力され、ＲＺ符号のＱ
ｃｈのベースバンド信号がロールオフフィルタ４７およ
びロールオフフィルタ４８へ入力される。ロールオフフ
ィルタ４６，４８は、図３に示す第１の実施の形態のロ
ールオフフィルタ１１または図７に示す第２の実施の形
態のロールオフフィルタ３１と同じ構成をそれぞれ備え
る。また、ロールオフフィルタ４７，４９は、図３に示
す第１の実施の形態のロールオフフィルタ１２または図
８に示す第３の実施の形態のロールオフフィルタ３２と
同じ構成をそれぞれ備える。したがって、ロールオフフ
ィルタ４６〜４９は、搬送波周期（この場合、シンボル
周期と同じ）Ｔ毎にそれぞれ動作する。ここで、ロール
オフフィルタ４６から出力信号ＡI ，ＣI が出力され、
ロールオフフィルタ４７から出力信号ＢQ ，ＤQ が出力
され、ロールオフフィルタ４８から出力信号ＡQ ，ＣQ
が出力され、ロールオフフィルタ４９から出力信号
ＢI ，ＤI が出力されたとする。
【００５６】反転器５０は、ロールオフフィルタ４９か
らの出力信号ＢI を、搬送波周期Ｔ毎に反転する。同様
に、反転器５１は、ロールオフフィルタ４７からの出力
信号ＢQ を、反転器５２は、ロールオフフィルタ４９か
らの出力信号ＤI を、反転器５３は、ロールオフフィル
タ４７からの出力信号ＤQ を、搬送波周期Ｔ毎にそれぞ
れ反転する。パラレル／シリアル変換器５４には入力端
子ＡI ，ＡQ ，ＢI ，ＢQ ，ＣI ，ＣQ ，ＤI ，ＤQ が
設けられ、入力端子ＡI にはロールオフフィルタ４６か
らの出力信号ＡI が送られる。入力端子ＡQ にはロール
オフフィルタ４８からの出力信号ＡQ が送られる。入力
端子ＢI にはロールオフフィルタ４９からの出力信号Ｂ
I が反転器５０を介して送られる。入力端子ＢQ にはロ
ールオフフィルタ４７からの出力信号ＢQ が反転器５１
を介して送られる。入力端子ＣIにはロールオフフィル
タ４６からの出力信号ＣI が送られる。入力端子ＣQ に
はロールオフフィルタ４８からの出力信号ＣQ が送られ
る。入力端子ＤI にはロールオフフィルタ４９からの出
力信号ＤI が反転器５２を介して送られる。入力端子Ｄ
Q にはロールオフフィルタ４７からの出力信号ＤQ が反
転器５３を介して送られる。
【００５７】パラレル／シリアル変換器５４は、搬送波
周期Ｔの１／８の周期毎に（すなわち搬送波周波数の８
倍の速度で）、入力端子ＡI ，ＡQ ，ＢI ，ＢQ ，
ＣI ，Ｃ Q ，ＤI ，ＤQ のうちの１つをこの順に選択し
て、選択した入力端子に入力されている信号を、Ｄ／Ａ
コンバータ５５へ出力する。このＤ／Ａコンバータ５５
へ入力される信号は変調波となっている。得られた変調
波は、Ｄ／Ａコンバータ５５により、搬送波周期Ｔの１
／８の周期毎にアナログ化される。ローパスフィルタ５
６は、Ｄ／Ａコンバータ５５で発生する高調波の折り返
し成分を除去するものである。
【００５８】こうした構成の第４の実施の形態の動作
を、図１０を参照して説明する。図１０は、搬送波周波
数がシンボルレートの２倍である第４の実施の形態の動
作を説明する図である。第１欄には、第１乃至第３の実
施の形態のような、搬送波周波数がシンボルレートと同
じ場合の変調出力を、比較のために示す。
【００５９】搬送波周波数がシンボルレートの２倍であ
る場合には、第２欄に示すように、シンボル周期の間に
サンプリングクロック毎に、搬送波 cosωt が値「１，
０，−１，０，１，０，−１，０」のうちの１つを順に
呈し、搬送波 sinωt が値「０，１，０，−１，０，
１，０，−１」のうちの１つを順に呈す。このことか
ら、変調出力は、「ＡI ，ＡQ ，−ＢI ，−ＢQ ，
ＣI ，ＣQ ，−ＤI ，−ＤQ 」となる。この変調出力が
パラレル／シリアル変換器５４から出力されるように回
路構成を行うと、図９に示すようになる。
【００６０】第４の実施の形態では、第１乃至第３の実
施の形態で使用したロールオフフィルタを使用して、そ
れらの接続を工夫するだけで、シンボルレートの２倍の
周波数の搬送波で変調ができる。すなわち、搬送波周期
Ｔ毎に作動するロールオフフィルタを使用して、搬送波
周期Ｔの１／８の周期の信号処理が行うことが可能とな
る。これにより、搬送波周波数がシンボルレートに対し
て高倍率であっても、ロールオフフィルタの回路規模を
増大させないで済む。
【００６１】つぎに、第５の実施の形態を説明する。第
５の実施の形態は、搬送波周波数がシンボルレートの４
倍である場合のデイジタル変調器を示すものである。図
１１は、第５の実施の形態のディジタル変調器の構成を
示すブロック図である。第５の実施の形態の構成は、第
４の実施の形態の構成と基本的に同じであるので、第４
の実施の形態と同一部分には同一符号を付してその説明
を省略し、相違点だけを説明する。
【００６２】第５の実施の形態では、反転器５８が、ロ
ールオフフィルタ４６からの出力信号ＡI を、搬送波周
期Ｔ毎に反転する。同様に、反転器５９が、ロールオフ
フィルタ４８からの出力信号ＡQ を、反転器６０が、ロ
ールオフフィルタ４６からの出力信号ＣI を、反転器６
１が、ロールオフフィルタ４８からの出力信号ＣQ を、
搬送波周期Ｔ毎にそれぞれ反転する。パラレル／シリア
ル変換器６２には入力端子ＡI ，ＡQ ，ＡI*，ＡQ*，Ｂ
I*，ＢQ*，ＢI ，ＢQ ，ＣI ，ＣQ ，ＣI*，Ｃ Q*，
ＤI*，ＤQ*，ＤI ，ＤQ が設けられる。入力端子ＡI に
はロールオフフィルタ４６からの出力信号ＡI が送られ
る。入力端子ＡQ にはロールオフフィルタ４８からの出
力信号ＡQ が送られる。入力端子ＡI*にはロールオフフ
ィルタ４６からの出力信号ＡI が反転器５８を介して送
られる。入力端子ＡQ*にはロールオフフィルタ４８から
の出力信号ＡQ が反転器５９を介して送られる。入力端
子ＢI*にはロールオフフィルタ４９からの出力信号ＢI
が送られる。入力端子ＢQ*にはロールオフフィルタ４７
からの出力信号ＢQ が送られる。入力端子ＢI にはロー
ルオフフィルタ４９からの出力信号ＢI が反転器５０を
介して送られる。入力端子ＢQ にはロールオフフィルタ
４７からの出力信号ＢQ が反転器５１を介して送られ
る。入力端子ＣI にはロールオフフィルタ４６からの出
力信号ＣI が送られる。入力端子ＣQ にはロールオフフ
ィルタ４８からの出力信号ＣQ が送られる。入力端子Ｃ
I*にはロールオフフィルタ４６からの出力信号ＣI が反
転器６０を介して送られる。入力端子ＣQ*にはロールオ
フフィルタ４８からの出力信号ＣQ が反転器６１を介し
て送られる。入力端子ＤI*にはロールオフフィルタ４９
からの出力信号ＤI が送られる。入力端子ＤQ*にはロー
ルオフフィルタ４７からの出力信号ＤQ が送られる。入
力端子ＤI にはロールオフフィルタ４９からの出力信号
ＤI が反転器５２を介して送られる。入力端子ＤQ には
ロールオフフィルタ４７からの出力信号ＤQ が反転器５
３を介して送られる。
【００６３】パラレル／シリアル変換器６２は、搬送波
周期Ｔの１／１６の周期毎に（すなわち搬送波周波数の
１６倍の速度で）、入力端子ＡI ，ＡQ ，ＡI*，ＡQ*，
ＢI*，ＢQ*，ＢI ，ＢQ ，ＣI ，ＣQ ，ＣI*，ＣQ*，Ｄ
I*，ＤQ*，ＤI ，ＤQ のうちの１つをこの順に選択し
て、選択した入力端子に入力されている信号を、Ｄ／Ａ
コンバータ６３へ出力する。このＤ／Ａコンバータ６３
へ入力される信号は変調波となっている。得られた変調
波は、Ｄ／Ａコンバータ６３により、搬送波周期Ｔの１
／１６の周期毎にアナログ化される。ローパスフィルタ
６４は、Ｄ／Ａコンバータ６３で発生する高調波の折り
返し成分を除去するものである。
【００６４】第５の実施の形態では、第１乃至第３の実
施の形態で使用したロールオフフィルタを使用して、そ
れらの接続を工夫するだけで、シンボルレートの４倍の
周波数の搬送波で変調ができる。すなわち、搬送波周期
Ｔ毎に作動するロールオフフィルタを使用して、搬送波
周期Ｔの１／１６の周期の信号処理が行うことが可能と
なる。
【００６５】さらに、パラレル／シリアル変換器６２お
よびＤ／Ａコンバータ６３の動作速度を、搬送波周波数
のｎ倍（ｎは２の巾乗）にすることにより、さらに搬送
波周期Ｔ毎に作動するロールオフフィルタを使用して、
搬送波周波数のｎ倍の信号処理が行うことが可能とな
る。
【００６６】つぎに、第６の実施の形態を説明する。第
６の実施の形態は、搬送波周波数がシンボルレートのｎ
倍である場合のデイジタル変調器を示すものである。図
１２は第６の実施の形態のディジタル変調器の構成を示
すブロック図である。第６の実施の形態では、ロールオ
フフィルタ１１ａ，１２ａ、反転器２３ａ，２４ａ、パ
ラレル／シリアル変換器２５ａ、およびＤ／Ａ変換器２
６ａが、第１の実施の形態のロールオフフィルタ１１，
１２、反転器２３，２４、パラレル／シリアル変換器２
５、およびＤ／Ａ変換器２６と、基本的にそれぞれ同じ
構成となっている。ただし、第６の実施の形態では、そ
れらがシンボルレートのｎ倍の搬送波周波数に基づきそ
れぞれ作動する。したがって、ロールオフフィルタ１１
ａ，１２ａの各タップ係数を４倍サンプルの値からｎ倍
サンプルの値に書き換える必要がある。ローパスフィル
タ２７は、第１の実施の形態のローパスフィルタ２７と
全く同一である。
【００６７】第６の実施の形態では、搬送波周波数をシ
ンボルレートのｎ倍にすることによって、回路規模の増
大はないが、ロールオフフィルタ等の動作速度の高速化
やロールオフフィルタにおいて等価的なタップ数の減少
が発生する。
【００６８】つぎに、第７の実施の形態を説明する。第
７の実施の形態は、デイジタル変調器およびディジタル
復調器に関するものである。図１３は第７の実施の形態
のディジタル変調器およびディジタル復調器の構成を示
すブロック図である。
【００６９】図中、ロールオフフィルタ６６，６７、乗
算器６８，６９、加算器７０、Ｄ／Ａコンバータ７１、
およびローパスフィルタ７２から構成されるディジタル
変調器のおいて、搬送波発振器７３が、シンボルレート
で決まる周波数ｆCLK をもった搬送波を発振し、分岐部
７４がその搬送波を分岐して、一方を乗算器６８へ、他
方を９０°移相した上で乗算器６９へ送っている。ま
た、発振器７５が、無線周波数ｆLOの信号を発振し、ミ
キサ７６へ送る。ミキサ７６には搬送波発振器７３から
周波数ｆCLK の搬送波も送られ、無線周波数ｆLOと搬送
波周波数ｆCLK との和および差の周波数をもった信号が
バンドパスフィルタ７７へ送られる。バンドパスフィル
タ７７は、差の周波数の信号だけを取り出して周波数変
換器７８へ送る。周波数変換器７８は、ローパスフィル
タ７３から送られ、搬送波周波数ｆ CLK を中心周波数と
する変調波を、差の周波数をもった信号を使用してアッ
プコンバートし、無線周波数ｆLOを中心周波数とする変
調波を作成し、伝送路へ出力する。
【００７０】なお、詳しい説明は省略するが、ディジタ
ル復調器では、伝送路から送られた変調波に対して、デ
ィジタル変調器と正反対の処理が施される。かくして、
発振器７５は搬送波周波数ｆCLK とは無関係に、単に無
線周波数ｆ LOの信号を発振する発振器であるので、搬送
波周波数ｆCLK が変更になった場合に、発振器７５が従
来のように発振周波数を変更しなければならないという
問題がなくなる。ディジタル復調器でも同様である。
【００７１】つぎに、第８の実施の形態を説明する。第
８の実施の形態は、ディジタル復調器に関するものであ
る。図１４（Ａ）は、第８の実施の形態に係るディジタ
ル復調器の構成を示すブロック図であり、図１４（Ｂ）
は、図１４（Ａ）に示したレベル検出部８２の内部構成
を示す図である。
【００７２】図１４（Ａ）において、受信信号がＡＧＣ
回路８０へ送られ、ＡＧＣ回路８０は後述のレベル検出
部８２から送られる制御信号に基づき受信信号レベルを
一定に保持する。つぎのＡ／Ｄコンバータ８１は、アナ
ログ値からディジタル値への変換を行い、復調器８３へ
出力する。レベル検出部８２は、Ａ／Ｄコンバータ８１
から出力されたディジタルの受信信号を基に信号レベル
を検出し、この信号レベルが所定の設定値と異なってい
る場合にＡＧＣ回路８０へ制御信号を送る。この制御信
号を利用して、ＡＧＣ回路８０は受信信号レベルを一定
に保持する。
【００７３】ここで、変調信号はシンボルレートの（ｎ
×４）倍のディジタル信号になっているが、Ａ／Ｄコン
バータ８１およびレベル検出部８２の動作周波数を、こ
のシンボルレートの（ｎ×４）倍の速度を値ｉで除算し
て得られた値に設定する。この値ｉは、値（ｎ×４）と
素の関係にある値とする。例えば、値（ｎ×４）が
「４」であるときに、値ｉを「５」に設定する。このよ
うに、１／ｉの速度で動作させることにより、Ａ／Ｄコ
ンバータ８１およびレベル検出部８２を低速動作させる
ことが可能となって、低コスト化が実現する。また、値
ｉを、値（ｎ×４）と素の関係にすることによって、変
調信号の特定タイミングだけのレベル検出となることを
回避できる。
【００７４】レベル検出部８２では、図１４（Ｂ）に示
すように、分周器８４が入力信号に対して１／ｉの分周
を行い、絶対値検出部８５が、信号レベルの絶対値を検
出し、比較部８６で、その絶対値を所定の設定値と比較
し、その差を、加算器８７およびフリップフロップ８８
から成る積分器へ送り、そこで時間積分する。その結果
をＤ／Ａコンバータ８９を介してＡＧＣ回路８０へ出力
する。
【００７５】図１５は、各種の値ｉにおけるレベル検出
タイミングを示す図である。ここでは、値（ｎ×４）が
「４」である場合を例にしている。図から分かるよう
に、ｉ＝２，４では、いくら多数回のレベル検出を行っ
ても、本来レベル検出が行われるべき全タイミング（直
線や破線で示される）のうちの特定タイミングだけでし
か、レベル検出が行われないが、ｉ＝３，５では、多数
回のレベル検出を行ううちに、全タイミングでレベル検
出が行われる結果となる。
【００７６】つぎに、第９の実施の形態を説明する。第
９の実施の形態は、ディジタル変調器に関するものであ
る。図１６は、第９の実施の形態に係るディジタル変調
器の構成を示すブロック図である。
【００７７】図中、ロールオフフィルタ９０，９１、乗
算器９２，９３、加算器９４、Ｄ／Ａコンバータ９５、
およびローパスフィルタ９６から構成されるディジタル
変調器のおいて、傾斜補正回路９７をＤ／Ａコンバータ
９５の後に設ける。傾斜補正回路９７は、Ｄ／Ａコンバ
ータ９５で発生した一次傾斜をアナログ値において補正
する補正回路である。すなわち、傾斜補正回路９７を、
例えば増幅器９７ａとコンデンサＣとから構成して、コ
ンデンサＣによって増幅器９７ａに正帰還をかけるよう
にして、周波数特性の高域を持ち上げるようにする。な
お、傾斜補正回路９７を、コイルによって増幅器に負帰
還をかけるようにして、周波数特性の高域を持ち上げる
ようにしてもよい。
【００７８】このようにして、Ｄ／Ａコンバータ９５の
変換後出力の周波数特性を補正し、周波数特性がフラッ
トな形の変調波を送信するようにする。なお、図１７に
示すように、傾斜補正回路９８をＤ／Ａコンバータ９５
の前に設けるようにしてもよい。この場合には、傾斜補
正回路９８は、Ｄ／Ａコンバータ９５で発生した一次傾
斜をディジタル値において補正する補正回路となり、Ｆ
ＩＲ(Finite Impulse Response) フィルタ等により構成
される。図のように、傾斜補正回路９８は、フリップフ
ロップ９８ａ、乗算器９８ｂ、および加算器９８ｃから
なる１タップのＦＩＲフィルタでも十分に所望の特性を
得ることができる。
【００７９】
【発明の効果】以上説明したように本発明では、ＲＺ符
号のベースバンド信号を扱うようにするとともに、ディ
ジタル変調器の選択出力手段やＤ／Ａ変換手段が、所定
の周波数の４倍の周波数のクロックで動作するのに対し
て、４つのロールオフフィルタや２つの反転手段が、上
記所定の周波数のクロックで動作するように構成した。
これにより、ディジタル変調器のロールオフフィルタの
回路規模の縮小とロールオフフィルタでの電力消費の減
少が図られる。
【００８０】また、ディジタル変調器において、所定の
周波数のクロックで動作する４つのロールオフフィルタ
を使用して、それらの接続を工夫するだけで、この所定
の周波数のｎ倍の周波数の搬送波で変調処理ができる。
すなわち、搬送波周波数がシンボルレートに対して高倍
率であっても、ロールオフフィルタの回路規模を増大さ
せないで済む。
【００８１】また、ディジタル変調器およびディジタル
復調器において、搬送波発振器から搬送波を貰い、その
搬送波の周波数と無線周波信号の周波数との差の周波数
を有する差周波数信号を出力する差周波出力手段を設け
る構成にした。これにより、搬送波周波数が変更になっ
ても、差周波出力手段はそのまま発振を続けることがで
きる。
【００８２】また、ディジタル復調器のＡＧＣ回路にお
いて、信号サンプル周波数がシンボルレートの（ｎ×
４）倍の変調波を、当該倍率（ｎ×４）と素の関係にあ
る値ｉで信号サンプル周波数を除算して得られた周波数
でサンプリングしてレベル検出を行う信号レベル検出手
段を設けた。これにより、搬送波周波数がシンボルレー
トに対して高倍率であっても、ＡＧＣ回路の動作速度が
上昇せず、ＡＧＣ回路の高コスト化が防止される。
【００８３】さらに、ディジタル変調器において、ディ
ジタル／アナログ変換部の前段または後段に、変調波の
周波数特性の高域を上昇させる高域上昇手段を設けた。
これにより、Ｄ／Ａコンバータによるディジタル／アナ
ログ変換後の変調波の周波数特性をフラットな形に補正
することができる。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】図２（Ａ）は入力データの例を示す図であり、
図２（Ｂ）はシンボルクロックを示す図であり、図２
（Ｃ）は入力データに対応するＮＲＺ符号を示す図であ
り、図２（Ｄ）は入力データに対応するＲＺ符号を示す
図であり、図２（Ｅ）はシンボルクロックの周波数の４
倍の周波数を持つサンプリングクロックを示す図であ
る。
【図３】第１の実施の形態の詳しい構成の半分を示すブ
ロック図である。
【図４】第１の実施の形態の詳しい構成の残りの半分を
示すブロック図である。
【図５】Ｉｃｈ用のロールオフフィルタの出力を示す図
である。
【図６】Ｑｃｈ用のロールオフフィルタの出力を示す図
である。
【図７】第２の実施の形態のロールオフフィルタの構成
を示す図である。
【図８】第３の実施の形態のロールオフフィルタの構成
を示す図である。
【図９】第４の実施の形態のディジタル変調器の構成を
示すブロック図である。
【図１０】搬送波周波数がシンボルレートの２倍である
第４の実施の形態の動作を説明する図である。
【図１１】第５の実施の形態のディジタル変調器の構成
を示すブロック図である。
【図１２】第６の実施の形態のディジタル変調器の構成
を示すブロック図である。
【図１３】第７の実施の形態のディジタル変調器および
ディジタル復調器の構成を示すブロック図である。
【図１４】図１４（Ａ）は、第８の実施の形態に係るデ
ィジタル復調器の構成を示すブロック図であり、図１４
（Ｂ）は、図１４（Ａ）に示したレベル検出部の内部構
成を示す図である。
【図１５】各種の値ｉにおけるレベル検出タイミングを
示す図である。
【図１６】第９の実施の形態のディジタル変調器の構成
を示すブロック図である。
【図１７】図１６に示すディジタル変調器とは別の構成
を示すブロック図である。
【図１８】従来のディジタル変調器の構成を示すブロッ
ク図である。
【図１９】従来のロールオフフィルタの内部構成を示す
図である。
【図２０】従来のディジタル変調器において、反転部お
よびパラレル／シリアル変換器で置き換えを行った構成
を示す図である。
【図２１】従来のディジタル変調器およびディジタル復
調器の構成を示すブロック図である。
【図２２】図２２（Ａ）は、従来のディジタル復調器の
構成を示すブロック図であり、図２２（Ｂ）は、図２２
（Ａ）に示したレベル検出部の内部構成を示す図であ
る。
【符号の説明】
１ 第１のロールオフフィルタ ２ 第２のロールオフフィルタ ３ 第３のロールオフフィルタ ４ 第４のロールオフフィルタ ５ 第１の反転手段 ６ 第２の反転手段 ７ 選択出力手段 ８ Ｄ／Ａ変換手段

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 多値直交振幅変調方式のディジタル変調
    器において、 ＲＺ(Return-to-Zero)符号のＩｃｈのベースバンド信号
    が入力され、所定の周波数のクロックで動作する第１お
    よび第２のロールオフフィルタと、 ＲＺ符号のＱｃｈのベースバンド信号が入力され、前記
    所定の周波数のクロックで動作する第３および第４のロ
    ールオフフィルタと、 前記第２のロールオフフィルタの出力を、前記所定の周
    波数のクロックで反転させる第１の反転手段と、 前記第４のロールオフフィルタの出力を、前記所定の周
    波数のクロックで反転させる第２の反転手段と、 前記所定の周波数の４倍の周波数のクロックで、前記第
    １のロールオフフィルタの出力、前記第３のロールオフ
    フィルタの出力、前記第１の反転手段の出力、および前
    記第２の反転手段の出力のうちの１つを、この並び順に
    選択して出力する選択出力手段と、 ディジタルの前記選択出力手段の出力を、前記所定の周
    波数の４倍の周波数のクロックでアナログ信号に変換す
    るＤ／Ａ変換手段と、 を有することを特徴とするディジタル変調器。
  2. 【請求項２】 前記所定の周波数がシンボルレートに設
    定されることを特徴とする請求項１記載のディジタル変
    調器。
  3. 【請求項３】 前記第１および第２のロールオフフィル
    タはそれぞれ、同一タップ係数が乗算されるべき各２つ
    の信号を予め加算し、当該加算値に対して前記タップ係
    数を乗算することを特徴とする請求項１記載のディジタ
    ル変調器。
  4. 【請求項４】 前記第３および第４のロールオフフィル
    タは、互いに逆方向に並べられた２つの遅延ラインを備
    え、一体となった２つの転置換ロールオフフィルタで構
    成され、各タップ係数を乗算した後、当該乗算値を２つ
    に分岐し、各々を前記２つの遅延ラインにそれぞれ送り
    出すことを特徴とする請求項１記載のディジタル変調
    器。
  5. 【請求項５】 前記所定の周波数が、シンボルレートの
    整数倍に設定されることを特徴とする請求項１記載のデ
    ィジタル変調器。
  6. 【請求項６】 多値直交振幅変調方式のディジタル変調
    器において、 ＲＺ(Return-to-Zero)符号のＩｃｈのベースバンド信号
    が入力され、所定の周波数のクロックで動作する第１お
    よび第２のロールオフフィルタと、 ＲＺ符号のＱｃｈのベースバンド信号が入力され、前記
    所定の周波数のクロックで動作する第３および第４のロ
    ールオフフィルタと、 前記Ｑｃｈのベースバンド信号が入力され、前記所定の
    周波数のクロックで動作する第５および第６のロールオ
    フフィルタと、 前記Ｉｃｈのベースバンド信号が入力され、前記所定の
    周波数のクロックで動作する第７および第８のロールオ
    フフィルタと、 前記第３のロールオフフィルタの出力を、前記所定の周
    波数のクロックで反転させる第１の反転手段と、 前記第４のロールオフフィルタの出力を、前記所定の周
    波数のクロックで反転させる第２の反転手段と、 前記第７のロールオフフィルタの出力を、前記所定の周
    波数のクロックで反転させる第３の反転手段と、 前記第８のロールオフフィルタの出力を、前記所定の周
    波数のクロックで反転させる第４の反転手段と、 前記所定の周波数の８倍の周波数のクロックで、前記第
    １のロールオフフィルタの出力、前記第５のロールオフ
    フィルタの出力、前記第３の反転手段の出力、前記第１
    の反転手段の出力、前記第２のロールオフフィルタの出
    力、前記第６のロールオフフィルタの出力、前記第４の
    反転手段の出力、および前記第２の反転手段の出力のう
    ちの１つを、この並び順に選択して出力する選択出力手
    段と、ディジタルの前記選択出力手段の出力を、前記所
    定の周波数の８倍の周波数のクロックでアナログ信号に
    変換するＤ／Ａ変換手段と、 を有することを特徴とするディジタル変調器。
  7. 【請求項７】 前記第１のロールオフフィルタの出力
    を、前記所定の周波数のクロックで反転させる第５の反
    転手段と、 前記第５のロールオフフィルタの出力を、前記所定の周
    波数のクロックで反転させる第６の反転手段と、 前記第２のロールオフフィルタの出力を、前記所定の周
    波数のクロックで反転させる第７の反転手段と、 前記第６のロールオフフィルタの出力を、前記所定の周
    波数のクロックで反転させる第８の反転手段と、 をさらに有し、 前記選択出力手段は、前記所定の周波数の１６倍の周波
    数のクロックで、前記第１のロールオフフィルタの出
    力、前記第５のロールオフフィルタの出力、前記第５の
    反転手段の出力、前記第６の反転手段の出力、前記第７
    のロールオフフィルタの出力、前記第３のロールオフフ
    ィルタの出力、前記第３の反転手段の出力、および前記
    第１の反転手段の出力、前記第２のロールオフフィルタ
    の出力、前記第６のロールオフフィルタの出力、前記第
    ７の反転手段の出力、前記第８の反転手段の出力、前記
    第８のロールオフフィルタの出力、前記第４のロールオ
    フフィルタの出力、前記第４の反転手段の出力、および
    前記第２の反転手段の出力のうちの１つを、この並び順
    に選択して出力することを特徴とする請求項６記載のデ
    ィジタル変調器。
  8. 【請求項８】 多値直交振幅変調方式のディジタル変調
    器において、 変調回路に、シンボルレートで決まる周波数の搬送波を
    供給する搬送波供給手段と、 所定の無線周波数の信号を発振する無線周波発振手段
    と、 前記搬送波供給手段が出力する搬送波と、前記無線周波
    発振手段が出力する無線周波信号とを用いて、前記搬送
    波の周波数と前記無線周波信号の周波数との差の周波数
    を有する差周波数信号を出力する差周波出力手段と、 前記差周波出力手段から出力された差周波数信号によ
    り、前記変調回路の出力の周波数を前記所定の無線周波
    数にアップコンバートするアップコンバート手段と、 を有することを特徴とするディジタル変調器。
  9. 【請求項９】 多値直交振幅変調方式のディジタル復調
    器において、 検波回路に、シンボルレートで決まる周波数の搬送波を
    供給する搬送波供給手段と、 所定の無線周波数の信号を発振する無線周波発振手段
    と、 前記搬送波供給手段が出力する搬送波と、前記無線周波
    発振手段が出力する無線周波信号とを用いて、前記搬送
    波の周波数と前記無線周波信号の周波数との差の周波数
    を有する差周波数信号を出力する差周波出力手段と、 前記差周波出力手段から出力された差周波数信号によ
    り、無線周波数の入力信号の周波数を前記搬送波の周波
    数にダウンコンバートするダウンコンバート手段と、 を有することを特徴とするディジタル復調器。
  10. 【請求項１０】 多値直交振幅変調方式のディジタル復
    調器において、 信号サンプル周波数がシンボルレートの（ｎ×４）倍の
    変調波を、当該倍率（ｎ×４）と素の関係にある値ｉで
    前記信号サンプル周波数を除算して得られた周波数でサ
    ンプリングしてレベル検出を行う信号レベル検出手段
    と、 前記信号レベル検出手段が検出した信号レベルに基づき
    検波前の信号レベルが一定になるように制御する制御手
    段と、 を有することを特徴とするディジタル復調器。
  11. 【請求項１１】 多値直交振幅変調方式のディジタル変
    調器において、 ディジタル／アナログ変換部の前段または後段に設けら
    れ、変調波の周波数特性の高域を上昇させる高域上昇手
    段を有することを特徴とするディジタル変調器。
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