JPH10221676A - Liquid crystal display device and driving method therefor - Google Patents
Liquid crystal display device and driving method thereforInfo
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- JPH10221676A JPH10221676A JP2745597A JP2745597A JPH10221676A JP H10221676 A JPH10221676 A JP H10221676A JP 2745597 A JP2745597 A JP 2745597A JP 2745597 A JP2745597 A JP 2745597A JP H10221676 A JPH10221676 A JP H10221676A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、例えばカメラ一体
型VTRや液晶プロジェクタに用いられる液晶表示装置
およびその駆動方法に関し、更に詳しくは、Vスキャナ
における隣接ゲートパルスのオーバーラップを防止して
画質改善を図った液晶表示装置およびその駆動方法に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device used for, for example, a camera-integrated VTR or a liquid crystal projector and a method of driving the same, and more particularly, to improving the image quality by preventing adjacent gate pulses from overlapping in a V scanner. And a driving method thereof.
【0002】[0002]
【従来の技術】近年、カメラ一体型VTRや液晶プロジ
ェクタに代表される液晶表示装置付機器の普及ととも
に、液晶表示装置への高性能化の要求が高まり、液晶表
示装置の高画素化や高性能化が進んでいる。例えば、多
結晶シリコンを活性層とする薄膜トランジスタ(Thin Fi
lm Transistor:以下、単に「TFT」と記す)を採用す
る液晶表示装置においては、その高速性能の高さから注
目を集め、多くの液晶表示装置付機器に採用されてい
る。2. Description of the Related Art In recent years, as devices with a liquid crystal display device represented by a camera-integrated VTR and a liquid crystal projector have become widespread, demands for higher performance of the liquid crystal display device have been increased. Is progressing. For example, a thin film transistor (Thin Fi
A liquid crystal display device employing an lm transistor (hereinafter simply referred to as “TFT”) has attracted attention due to its high-speed performance and has been adopted in many devices with a liquid crystal display device.
【0003】図3を参照して従来の液晶表示装置の概要
を簡潔に説明する。図3は従来の液晶表示装置の要部構
成を示す回路図である。The outline of a conventional liquid crystal display device will be briefly described with reference to FIG. FIG. 3 is a circuit diagram showing a main configuration of a conventional liquid crystal display device.
【0004】従来の液晶表示装置は、行状のゲート線
X、列状の信号線Y、両者の各交差部に配された液晶セ
ルおよび蓄積容量から成る画素部(図示省略)を有して
いる。個々の画素部はTFT1により駆動される。Vス
キャナ2は、図に示すようなバッファ回路3を介してゲ
ート線Xに選択パルスを供給する訳であるが、このゲー
ト線Xには、各画像部毎に内部抵抗R1、R2、R3・
・Rnが見かけ上接続されている。A conventional liquid crystal display device has a row-shaped gate line X, a column-shaped signal line Y, a liquid crystal cell disposed at each intersection of the two, and a pixel portion (not shown) including a storage capacitor. . Each pixel unit is driven by the TFT1. The V scanner 2 supplies a selection pulse to a gate line X via a buffer circuit 3 as shown in the figure. The gate line X has an internal resistance R1, R2, R3.
-Rn is apparently connected.
【0005】Vスキャナ2は、図3および図4の従来の
Vスキャナの動作を示すタイミングチャート図に示すよ
うに、選択パルスV1L、V2L、V3L・・と順次走査して
1水平期間(1H)毎に1行分の画素部を選択する。そ
して、図示を省略したHスキャナは1H内で各信号線Y
を順次サンプリングし、選択された1行分の画素部に映
像信号Vsigを書き込む。具体的には、各信号線Yに
接続され、水平サンプリングパルス(図示省略)により
開閉制御される水平スイッチ4を介して映像信号Vsi
gの供給を受けるようになっている。As shown in timing charts showing the operation of the conventional V scanner shown in FIGS. 3 and 4, the V scanner 2 sequentially scans selection pulses V 1L , V 2L , V 3L. A pixel portion for one row is selected every (1H). The H scanner (not shown) is connected to each signal line Y within 1H.
Are sequentially sampled, and the video signal Vsig is written to the selected pixel portion for one row. More specifically, the video signal Vsi is connected via a horizontal switch 4 connected to each signal line Y and controlled to open and close by a horizontal sampling pulse (not shown).
g.
【0006】ここで、バッファ回路3に接続されたゲー
ト線Xの内部抵抗R1、R2、R3・・Rnの関係は、
R1<R2<R3<<Rnとなる。つまり、TFT1に
おけるバッファ回路3の直後であるV1Lと、選択された
ゲート線Xがオフする直前のV1Rの選択パルスは時定数
の違いにより波形が異なり、V1RはV1Lに比べてパルス
波形が鈍ってしまう。この選択パルスの波形が鈍ってし
まうと、図4に示すように、選択パルスV1R、V2R、V
3Rが同時にオンしている領域Aが発生してしまう。この
ことは、ゲート線Xが重複して選択されることを意味
し、選択されたゲート線Xにオーバラップして映像信号
Vsigが書き込まれることになるため、結果的に映像
信号Vsigが混ざり合って液晶表示装置の画質に悪影
響を及ぼすという問題点がある。The relationship among the internal resistances R1, R2, R3,... Rn of the gate line X connected to the buffer circuit 3 is as follows.
R1 <R2 <R3 << Rn. That is, the V 1L is immediately after the buffer circuit 3 in the TFT 1, different waveform depending of the selection pulse is the time constant of V 1R immediately before the selected gate line X is turned off, V 1R is compared to V 1L pulse The waveform becomes dull. When the waveform of the selection pulse becomes dull, as shown in FIG. 4, the selection pulses V 1R , V 2R , V
An area A where 3Rs are simultaneously turned on occurs. This means that the gate lines X are selected redundantly, and the video signal Vsig is written overlapping the selected gate line X. As a result, the video signals Vsig are mixed. Therefore, there is a problem that the image quality of the liquid crystal display device is adversely affected.
【0007】[0007]
【発明が解決しようとする課題】本発明はかかる問題点
に鑑みてなされたもので、その課題は、従来のVスキャ
ナにおける隣接するゲートパルスがオーバーラップして
引き起こされる液晶表示装置の画質悪化を防止する液晶
表示装置およびその駆動方法を提供することである。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and has as its object to reduce the image quality of a liquid crystal display device caused by overlapping adjacent gate pulses in a conventional V scanner. It is an object of the present invention to provide a liquid crystal display device and a driving method thereof.
【0008】[0008]
【課題を解決するための手段】上述した従来技術の課題
を解決するため以下の手段を講じた。すなわち、本発明
の液晶表示装置は、行状に配線した複数のゲート線が接
続されたVスキャナと、列状に配線した複数の信号線が
接続されたHスキャナと、ゲート線および信号線の各交
差部に設けられた画素部とを備えた液晶表示装置におい
て、Vスキャナを、奇数ゲート線が接続される第1Vス
キャナと、偶数ゲート線が接続される第2Vスキャナと
に分割して配置するとともに、第1Vスキャナのnゲー
ト線には入力側の一端が接続されたNAND回路および
バッファ回路を直列に接続し、NAND回路の入力側の
非接続端には第2Vスキャナのn−1ゲート線の終端を
インバータ回路を介して接続(先頭のゲート線を除く)
し、第2Vスキャナのnゲート線にはNAND回路およ
びバッファ回路を直列に接続し、NAND回路の入力側
の非接続端には第1Vスキャナのn−1ゲート線の終端
をインバータ回路を介して接続することにより、第1V
スキャナおよび第2Vスキャナの各々ゲート線が重複し
て選択されるのを防止する。In order to solve the above-mentioned problems of the prior art, the following measures have been taken. That is, the liquid crystal display device of the present invention includes a V scanner to which a plurality of gate lines arranged in a row are connected, an H scanner to which a plurality of signal lines arranged in a column are connected, and each of a gate line and a signal line. In a liquid crystal display device including a pixel portion provided at an intersection, a V scanner is divided into a first V scanner to which odd-numbered gate lines are connected and a second V scanner to which even-numbered gate lines are connected. At the same time, a NAND circuit and a buffer circuit having one end on the input side connected to the n gate line of the first V scanner are connected in series, and the n-1 gate line of the second V scanner is connected to the non-connection end on the input side of the NAND circuit. (Except for the first gate line)
A NAND circuit and a buffer circuit are connected in series to the n gate line of the second V scanner, and the end of the n-1 gate line of the first V scanner is connected to the non-connection end on the input side of the NAND circuit via an inverter circuit. By connecting, the first V
This prevents the gate line of each of the scanner and the second V scanner from being redundantly selected.
【0009】また、本発明の液晶表示装置の駆動方法
は、行状に配線したゲート線を順次走査して1水平期間
毎に1行分の画素部を選択するVスキャナと、1水平期
間内で列状に配線された信号線をサンプリングして選択
された1行分の画素部に映像信号を書き込むHスキャナ
とを有する液晶表示装置の駆動方法において、Vスキャ
ナを、奇数ゲート線を選択する第1Vスキャナと、偶数
ゲート線を選択する第2Vスキャナとに分割するととも
に、第1Vスキャナのnゲート線は第2Vスキャナのn
−1ゲート線の終端が完全にオフするまで立ち上がら
ず、第2Vスキャナのnゲート線は第1Vスキャナのn
−1ゲート線の終端が完全にオフするまで立ち上がらな
いようにして2つのVスキャナから1ゲート線毎に選択
パルスを交互に供給するようにした。これにより、nゲ
ート線およびその直前のn−1ゲート線の選択パルスが
オーバーラップすることが無くなり、選択パルスのオー
バーラップを主原因とする液晶表示装置の画質悪化を防
止できる。Further, the driving method of the liquid crystal display device according to the present invention comprises a V-scanner which sequentially scans the gate lines arranged in a row to select a pixel portion for one row every one horizontal period, and a V-scanner within one horizontal period. In a method of driving a liquid crystal display device having an H scanner for sampling a signal line arranged in a column and writing a video signal to a pixel portion for one row selected, a V scanner is connected to an odd gate line. 1 V scanner and a second V scanner for selecting even gate lines, and n gate lines of the first V scanner are connected to n gates of the second V scanner.
-1 The gate line does not rise until the end of the gate line is completely turned off, and the n gate line of the second V scanner is connected to the n gate line of the first V scanner.
The selection pulse is alternately supplied from the two V scanners every gate line so that the gate line does not rise until the end of the -1 gate line is completely turned off. As a result, the selection pulses of the n gate line and the immediately preceding n-1 gate line do not overlap, and the deterioration of the image quality of the liquid crystal display device caused mainly by the overlap of the selection pulses can be prevented.
【0010】[0010]
【発明の実施の形態】以下、本発明の具体的な実施の形
態につき添付図面を参照して説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, specific embodiments of the present invention will be described with reference to the accompanying drawings.
【0011】先ず、図1を参照して本発明の液晶表示装
置の構成を説明する。図1は本発明の液晶表示装置の要
部構成を示す回路図である。なお、従来技術の液晶表示
装置と同一部分には同一参照符号を付し、それらの説明
を一部省略する。First, the configuration of the liquid crystal display device of the present invention will be described with reference to FIG. FIG. 1 is a circuit diagram showing a main configuration of the liquid crystal display device of the present invention. The same portions as those of the liquid crystal display device of the related art are denoted by the same reference numerals, and the description thereof will be partially omitted.
【0012】本発明の液晶表示装置は、行状のゲート線
X、列状の信号線Y、両者の各交差部に配された画素部
(図示省略)を有している。個々の画素部はTFT1に
より駆動される。Vスキャナは、本発明の特徴事項とし
て、奇数ゲート線に接続された第1Vスキャナ11と、
偶数ゲート線に接続された同相の第2Vスキャナ12と
が画素部の両端に配置されて構成される。これら第1V
スキャナ11および第2Vスキャナ12とは同相である
ため新たに入力信号を増やす必要は無い。また、本発明
の第2の特徴事項として、詳細は後述するがバッファ回
路とNAND回路を通して上記2つのVスキャナから1
ゲート線毎に選択パルスを交互に供給するようにする。The liquid crystal display device of the present invention has a row-shaped gate line X, a column-shaped signal line Y, and a pixel portion (not shown) arranged at each intersection of the two. Each pixel unit is driven by the TFT1. The V scanner includes a first V scanner 11 connected to an odd gate line,
The same-phase second V scanners 12 connected to the even-numbered gate lines are arranged at both ends of the pixel portion. These first V
Since the scanner 11 and the second V scanner 12 have the same phase, it is not necessary to newly increase input signals. As a second feature of the present invention, as will be described later in detail, the two V scanners are connected to each other through a buffer circuit and a NAND circuit.
The selection pulse is alternately supplied for each gate line.
【0013】すなわち、第1スキャナ11の1ゲート線
にはNAND回路13を介してバッファ回路14が直列
に接続されるとともに、その終端にはインバータ回路1
5が接続される。インバータ回路15の出力は、第2V
スキャナ12の2ゲート線に接続されたNAND回路1
6の一端に入力される。NAND回路16の出力にはバ
ッファ回路17が直列に接続されるとともに、その終端
にはインバータ回路18が接続される。That is, a buffer circuit 14 is connected in series to one gate line of the first scanner 11 via a NAND circuit 13, and an inverter circuit 1
5 is connected. The output of the inverter circuit 15 is the second V
NAND circuit 1 connected to two gate lines of scanner 12
6 is input to one end. A buffer circuit 17 is connected in series to the output of the NAND circuit 16, and an inverter circuit 18 is connected to the end of the buffer circuit 17.
【0014】また、インバータ回路18の出力は、第1
Vスキャナ11の3ゲート線に接続されたNAND回路
19の一端に入力される。NAND回路19の出力には
バッファ回路20が直列に接続されるとともに、その終
端にはインバータ回路21が接続される。インバータ回
路21の出力は、第2Vスキャナ12の4ゲート線に接
続されたNAND回路22の一端に入力される。NAN
D回路22の出力にはバッファ回路23が直列に接続さ
れるとともに、その終端にはインバータ回路24が接続
されている。以下、同様にして第1Vスキャナ11およ
び第2Vスキャナ12毎にNAND回路およびバッファ
回路が接続される。The output of the inverter circuit 18 is the first
The signal is input to one end of a NAND circuit 19 connected to three gate lines of the V scanner 11. A buffer circuit 20 is connected in series to the output of the NAND circuit 19, and an inverter circuit 21 is connected to the end of the buffer circuit 20. The output of the inverter circuit 21 is input to one end of a NAND circuit 22 connected to four gate lines of the second V scanner 12. NAN
A buffer circuit 23 is connected in series to the output of the D circuit 22, and an inverter circuit 24 is connected to the end of the buffer circuit 23. Hereinafter, a NAND circuit and a buffer circuit are connected to each of the first V scanner 11 and the second V scanner 12 in the same manner.
【0015】次に、図1および図2を参照して本発明の
液晶表示装置の駆動方法を説明する。図2は本発明の液
晶表示装置のVスキャナの動作を示すタイミングチャー
ト図である。Next, a method of driving the liquid crystal display device of the present invention will be described with reference to FIGS. FIG. 2 is a timing chart showing the operation of the V scanner of the liquid crystal display device of the present invention.
【0016】第1Vスキャナ11は、図1および図2に
示すように、NAND回路13およびバッファ回路14
を介して選択パルスV1Lを出力して1行分の画素部を選
択する。そして、図示を省略したHスキャナは1H内で
映像信号Vsigを各信号線Yに接続された水平スイッ
チ4によって順次サンプリングし、選択された1行分の
画素部に映像信号Vsigを書き込む。1ゲート線の終
端の選択パルスV1Rは、前述の理由により多少鈍った選
択パルス(図2参照)となる。As shown in FIGS. 1 and 2, the first V scanner 11 includes a NAND circuit 13 and a buffer circuit 14.
Outputs a selection pulse V 1L via the selecting pixels of one row. The H scanner (not shown) sequentially samples the video signal Vsig within 1H by the horizontal switch 4 connected to each signal line Y, and writes the video signal Vsig to the selected one-row pixel portion. The selection pulse V 1R at the end of one gate line is a somewhat dull selection pulse (see FIG. 2) for the above-described reason.
【0017】1ゲート線の終端の選択パルスV1Rは、イ
ンバータ回路15を介してNAND回路16に入力され
る訳であるが、2ゲート線の選択パルスは、図2のタイ
ミングチャート図からも明らかなように、インバータ回
路15およびNAND回路16の働きにより1ゲート線
の終端の選択パルスV1Rが完全にオフするまで立ち上が
らず、1ゲート線および2ゲート線の選択パルスがオー
バーラップするのを防止する。The selection pulse V 1R at the end of one gate line is input to the NAND circuit 16 via the inverter circuit 15, but the selection pulse for the two gate lines is apparent from the timing chart of FIG. In this way, the operation of the inverter circuit 15 and the NAND circuit 16 does not rise until the selection pulse V 1R at the end of one gate line is completely turned off, and prevents the selection pulses of the one gate line and the two gate lines from overlapping. I do.
【0018】同様に、2ゲート線の終端の選択パルスV
2Lは、インバータ回路18を介して第1Vスキャナ11
に接続されたNAND回路19に入力される訳である
が、3ゲート線の選択パルスV3Lは、インバータ回路1
8およびNAND回路19の働きにより2ゲート線の終
端の選択パルスV2Lが完全にオフするまで立ち上がら
ず、2ゲート線および3ゲート線の選択パルスがオーバ
ーラップするのを防ぐ。Similarly, the selection pulse V at the end of the two gate lines
2L is connected to the first V scanner 11 via the inverter circuit 18.
, The selection pulse V 3L of the three gate lines is supplied to the inverter circuit 1.
8 and the NAND circuit 19 do not rise until the selection pulse V 2L at the end of the two gate lines is completely turned off, preventing the selection pulses of the two gate lines and the three gate lines from overlapping.
【0019】以下同様にして、第1Vスキャナ11およ
び第2Vスキャナ12に接続されたNAND回路および
バッファ回路を介して1ゲート線毎に選択パルスを出力
することにより、Vスキャナにおける隣接するゲートパ
ルスのオーバーラップを防止する。これにより、選択パ
ルスのオーバーラップを主原因とする液晶表示装置の画
質悪化を防止できる。また、本発明の第1Vスキャナ1
1および第2Vスキャナ12とは同相であるため新たに
入力信号を増やす必要は無い。Similarly, by outputting a selection pulse for each gate line via a NAND circuit and a buffer circuit connected to the first V scanner 11 and the second V scanner 12, a gate pulse of an adjacent gate pulse in the V scanner is output. Prevent overlap. Thus, it is possible to prevent the image quality of the liquid crystal display device from being deteriorated mainly due to the overlap of the selection pulses. Also, the first V scanner 1 of the present invention
Since the first and second V scanners 12 have the same phase, there is no need to newly increase the number of input signals.
【0020】本発明は前記実施の形態例に限定されず、
種々の実施形態を採ることができる。例えば、本実施の
形態例ではインバータ回路およびNAND回路の組み合
わせによる隣接ゲートパルスのオーバーラップ防止回路
を例示したが、上述した回路以外にも同様の働きをする
他の構成を用いても良い。また、本発明の主旨を逸脱し
ない範囲で適宜応用が可能であることは言うまでもな
い。The present invention is not limited to the above embodiment,
Various embodiments can be employed. For example, in the present embodiment, an example of a circuit for preventing overlap of adjacent gate pulses by a combination of an inverter circuit and a NAND circuit has been described. However, other than the above-described circuit, another configuration having a similar function may be used. Needless to say, the present invention can be appropriately applied without departing from the gist of the present invention.
【0021】[0021]
【発明の効果】以上説明したように、本発明の液晶表示
装置およびその駆動方法によれば、2つのVスキャナか
ら1ゲート線毎に選択パルスを交互に供給するようにし
たため、Vスキャナにおける隣接するゲートパルスがオ
ーバーラップすることが無くなり、液晶表示装置の画質
を改善することが可能となる。As described above, according to the liquid crystal display device and the method of driving the same according to the present invention, the selection pulses are alternately supplied from the two V scanners for each gate line. The overlapping gate pulses do not overlap, and the image quality of the liquid crystal display device can be improved.
【図1】 本発明の液晶表示装置の要部構成を示す回路
図である。FIG. 1 is a circuit diagram showing a main configuration of a liquid crystal display device of the present invention.
【図2】 本発明の液晶表示装置のVスキャナの動作を
示すタイミングチャート図である。FIG. 2 is a timing chart illustrating an operation of a V scanner of the liquid crystal display device of the present invention.
【図3】 従来の液晶表示装置の要部構成を示す回路図
である。FIG. 3 is a circuit diagram illustrating a configuration of a main part of a conventional liquid crystal display device.
【図4】 従来の液晶表示装置のVスキャナの動作を示
すタイミングチャート図である。FIG. 4 is a timing chart showing an operation of a V-scanner of a conventional liquid crystal display device.
1……薄膜トランジスタ(TFT)、2……Vスキャ
ナ、3……バッファ回路、11……第1Vスキャナ、1
2……第2Vスキャナ、13,16,19,22……N
AND回路、14,17,20,23……バッファ回
路、15,18,21,24……インバータ回路1 ... thin film transistor (TFT), 2 ... V scanner, 3 ... buffer circuit, 11 ... 1st V scanner, 1
2... 2nd V scanner, 13, 16, 19, 22... N
AND circuit, 14, 17, 20, 23 ... buffer circuit, 15, 18, 21, 24 ... inverter circuit
Claims (2)
れたVスキャナと、列状に配線した複数の信号線が接続
されたHスキャナと、 前記ゲート線および前記信号線の各交差部に設けられた
画素部とを備えた液晶表示装置において、 前記Vスキャナを、奇数ゲート線が接続される第1Vス
キャナと、偶数ゲート線が接続される第2Vスキャナと
に分割して配置するとともに、 前記第1Vスキャナのnゲート線にはNAND回路およ
びバッファ回路を直列に接続し、前記NAND回路の非
接続入力端には前記第2Vスキャナのn−1ゲート線の
終端をインバータ回路を介して接続し、 前記第2Vスキャナのnゲート線にはNAND回路およ
びバッファ回路を直列に接続し、前記NAND回路の非
接続入力端には前記第1Vスキャナのn−1ゲート線の
終端をインバータ回路を介して接続することにより、前
記第1Vスキャナおよび前記第2Vスキャナの各々ゲー
ト線が重複して選択されることを防止することを特徴と
する液晶表示装置。1. A V-scanner to which a plurality of gate lines arranged in a row are connected, an H-scanner to which a plurality of signal lines arranged in a column are connected, and at each intersection of the gate line and the signal line. In a liquid crystal display device provided with a pixel portion provided, the V scanner is divided into a first V scanner to which odd-numbered gate lines are connected and a second V scanner to which even-numbered gate lines are connected, and A NAND circuit and a buffer circuit are connected in series to the n gate line of the first V scanner, and the end of the n-1 gate line of the second V scanner is connected to an unconnected input terminal of the NAND circuit via an inverter circuit. A NAND circuit and a buffer circuit are connected in series to the n gate line of the second V scanner, and the n-1 gate of the first V scanner is connected to a non-connection input terminal of the NAND circuit. By connecting the end of bets line through an inverter circuit, a liquid crystal display device characterized by preventing each gate line of the first 1V scanner and said second 2V scanner is selected duplicate.
1水平期間毎に1行分の画素部を選択するVスキャナ
と、 1水平期間内で列状に配線された信号線をサンプリング
して選択された1行分の画素部に映像信号を書き込むH
スキャナとを有する液晶表示装置の駆動方法において、 前記Vスキャナを、奇数ゲート線を選択する第1Vスキ
ャナと、偶数ゲート線を選択する第2Vスキャナとに分
割するとともに、 前記第1Vスキャナのnゲート線は前記第2Vスキャナ
のn−1ゲート線の終端が完全にオフするまで立ち上が
らず、 前記第2Vスキャナのnゲート線は前記第1Vスキャナ
のn−1ゲート線の終端が完全にオフするまで立ち上が
らないように制御することにより、前記第1Vスキャナ
および前記第2Vスキャナの各々ゲート線が重複して選
択されるのを防止することを特徴とする液晶表示装置の
駆動方法。2. A V-scanner for sequentially scanning gate lines arranged in a row to select a pixel portion for one row every one horizontal period, and sampling a signal line arranged in a column in one horizontal period. H to write the video signal to the pixel portion of one row selected by H
A method of driving a liquid crystal display device having a scanner, wherein the V-scanner is divided into a first V-scanner for selecting an odd-numbered gate line and a second V-scanner for selecting an even-numbered gate line. The line does not rise until the end of the n-1 gate line of the second V scanner is completely turned off, and the n gate line of the second V scanner is not turned on until the end of the n-1 gate line of the first V scanner is completely turned off. A method for driving a liquid crystal display device, characterized in that control is performed so that gate lines of the first V-scanner and the second V-scanner are not selected redundantly.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2745597A JPH10221676A (en) | 1997-02-12 | 1997-02-12 | Liquid crystal display device and driving method therefor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2745597A JPH10221676A (en) | 1997-02-12 | 1997-02-12 | Liquid crystal display device and driving method therefor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10221676A true JPH10221676A (en) | 1998-08-21 |
Family
ID=12221602
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2745597A Pending JPH10221676A (en) | 1997-02-12 | 1997-02-12 | Liquid crystal display device and driving method therefor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10221676A (en) |
Cited By (6)
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