JPH10228799A

JPH10228799A - 柔軟性のあるｚレジスタプログラミングを有するメモリテスタａｐｇ

Info

Publication number: JPH10228799A
Application number: JP9338419A
Authority: JP
Inventors: Michael J Sobelman; ジェイ．ソーベルマンマイケル
Original assignee: Schlumberger Technologies Inc
Current assignee: Schlumberger Technologies Inc
Priority date: 1996-12-09
Filing date: 1997-12-09
Publication date: 1998-08-25
Also published as: US6061815A; EP0847060A1; KR19980063869A; TW359828B

Abstract

(57)【要約】【課題】メモリ装置をテストするための自動テスト装
置における改良したアルゴリズミックパターン発生器を
提供する。【解決手段】メモリテスタにおけるアルゴリズミック
パターン発生器（ＡＰＧ）は、第一出力データ経路上に
第一値を発生するプログラム可能な第一ＡＬＵと、Ｚ出
力データ経路上にＺ値を発生するプログラム可能なＺ
ＡＬＵと、ＺＡＬＵからＺ値を受取るための端子を具
備すると共に第二出力データ経路上に第二値を出力する
前に第二値の低次ビット内に受取ったＺ値のビットを挿
入させるための回路を具備するプログラム可能な第二Ａ
ＬＵとを有している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリ装置をテス
トするための自動テスト装置におけるアルゴリズミック
パターン発生器（ａｌｇｏｒｉｔｈｍｉｃｐａｔｔｅ
ｒｎｇｅｎｅｒａｔｏｒ）に関するものであって、更
に詳細には、同期型半導体ランダムアクセスメモリ装置
をテストするのに有用なアルゴリズックパターン発生器
に関するものである。

【０００２】

【従来の技術】アルゴリズミックパターン発生器（ＡＰ
Ｇ）は、電子回路用の自動テスト装置の公知のコンポー
ネントである。ある従来の構成においては、ＡＰＧは、
基本的に、非常に長い命令ワード（ＶＬＩＷ）アーキテ
クチュアを有する、特別目的の非常に高速のＲＩＳＣプ
ロセサである。このようなアーキテクチュアにおいて
は、各機能的ブロック即ちＡＰＧの演算論理ユニット
（ＡＬＵ）は、ＡＰＧ命令ワードにおける対応する組の
命令ビットを有している。典型的に、ＡＰＧは２つの部
分、即ちＸ及びＹにおけるアドレスを発生し、従ってＸ
レジスタとＹレジスタとを有しており、その各々は、通
常、ターゲットメモリ装置に対するアドレスの半分を形
成するのに充分な幅を有している。例えば、３２ビット
アドレスによってアドレス可能なメモリをテストするた
めには、各々が１６ビットであるＸ及びＹレジスタで充
分である。更に、ＡＰＧは、典型的に、Ｚレジスタと呼
ばれる小型のユーティリティレジスタを有している。こ
れらのレジスタの各々はＡＰＧ命令による処理に露呈さ
れる。

【０００３】メモリテスタは、多数の挑戦的な動作モー
ドを有するメモリをテストせねばならない。バースト動
作モードにおいては、メモリはクロック信号に応答して
それ自身に対するアドレスを発生するために内部アドレ
ス発生手段を使用する。開始アドレスから、メモリ内の
レジスタをセットすることによってプログラム可能なバ
ースト長まで、データからなるワードがメモリから読取
られ又はメモリへ書込まれる。典型的な１組の選択可能
な値は、バースト当り、１（バーストなし）、２、４、
８ワードである。

【０００４】バーストモードにおいては、「シーケンシ
ャル（ｓｅｑｕｅｎｔｉａｌ）」又は「インターリーブ
（ｉｎｔｅｒｌｅａｖｅｄ）」のいずれかのアドレッシ
ングモード（即ちラップ（ｗｒａｐ）型）が、バースト
データがアドレスされる順番を特定する。インターリー
ブモードは、又、インテルアドレッシングモードとして
も知られている。該アドレッシングモードは、メモリ内
のレジスタをセット即ち設定することによってプログラ
ムすることが可能である。バースト長が８である場合に
シーケンシャルモードにおいてのアドレッシングモード
動作を例示するために、開始アドレスの低次３ビットが
次のより高いアドレスビットがインクリメントされる前
に８個のアドレスを介してモジュロ８でインクリメント
され、一方、インターリーブモードにおいては、該アド
レスの低次３ビットが開始アドレス低次３ビットと０か
ら７へカウントするカウンタとの排他的ＯＲ（ＸＯＲ）
として形成される。開始アドレスが低次開始ビット０１
０（二進）を有しているので、インターリーブアドレス
シーケンスの低次３ビットは２，３，０，１，６，７，
４，５（十進数）である。

【０００５】

【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、バースト、インターリーブ
又はシーケンシャル、及びラッピング（ｗｒａｐｐｉｎ
ｇ）モードのアドレッシングを有するメモリ装置に対す
るテストのプログラミングを簡単化する操作方法及びＺ
レジスタアーキテクチュアを提供することを目的とす
る。

【０００６】

【課題を解決するための手段】一般的に、１つの側面に
おいては、本発明はメモリテスタにおけるアルゴリズミ
ックパターン発生器（ＡＰＧ）を特徴としている。該Ａ
ＰＧは第一出力データ経路上に第一値を発生するプログ
ラム可能な第一ＡＬＵと、Ｚ出力データ経路上にＺ値を
発生するプログラム可能なＺＡＬＵと、前記ＺＡＬ
ＵからのＺ値を受取るための端子及び第二出力データ経
路上に第二値を出力する前に第二値の低次ビット内に受
取ったＺ値のビットを挿入する回路を具備するプログラ
ム可能な第二ＡＬＵとを有している。本発明の好適実施
例は、以下の特徴のうちの１つ又はそれ以上を包含して
いる。第一ＡＬＵはＸＡＬＵであり、第一値はＸ値で
あり、第二ＡＬＵはＹＡＬＵであり、且つ第二値はＹ
値である。第一値及び第二値は、テスト中のメモリの複
数個のメモリセルからなるアレイ内の位置を画定するた
めに発生され、且つ第二値はバースト動作モードにおい
てテスト中のメモリによって内部的にインクリメントさ
れるアドレスビットに対応する低次ビットを包含してい
る。第二ＡＬＵはＺＡＬＵからのＺＣＡＲＲＹ信号を
受取る端子を有しており、且つＺＣＡＲＲＹ信号をテス
トするＡＬＵ命令に応答してステップ値により第二値を
インクリメントさせる回路を有しており、該ステップ値
はバースト動作モードにおけるテスト中のメモリ装置の
バースト長である。

【０００７】一般的に、別の側面においては、本発明は
メモリ装置をテストするためのメモリテスタにおけるＡ
ＰＧをプログラミングする方法を特徴としている。本方
法は、インターリーブされているアドレスを発生させる
ために非零シードを表わす値と非零バースト長ｎを表わ
す値を設定する単一の命令をＡＰＧによる実行のために
ＡＰＧへ供給することを包含している。本発明の好適実
施例は、以下の特徴のうちの１つ又はそれ以上を包含し
ている。ＡＰＧは非常に長い命令ワード（ＶＬＩＷ）命
令フォーマットを有している。本方法は、カウンタをリ
セットさせるための中間の命令なしでＡＰＧによる実行
のためにｎ回をカウンタに対するインクリメント命令を
与え、且つ前のステップからのカウンタのｎ値を使用し
てインターリーブされているアドレッシングモードでバ
ースト動作モードにおいてメモリ装置をテストするため
のｎ個のアドレスを形成することを包含している。バー
スト長は、４，８，１６からなるグループから選択され
る。

【０００８】一般的に、別の側面においては、本発明
は、非零シードを表わすシード値をシードレジスタ内に
ロードさせ、テスト中のメモリ装置のバースト動作モー
ドの非零バースト長ｎを表わす値を限界レジスタ内にロ
ードさせ、インターリーブモード信号をセット又はクリ
アさせ、且つ非零シードから開始して零からｎ−１へｎ
個の別個の値を介してカウンタをカウントさせてインタ
ーリーブモード信号が存在する場合にはインターリーブ
されたアドレスを形成し且つそうでない場合にはシーケ
ンシャルアドレスを形成して全ｎ個の別個の値が形成さ
れた場合にのみ前記カウンタからのキャリィ信号をアサ
ート（ａｓｓｅｒｔ）させる、命令によってプログラム
することの可能なメモリテスタにおけるＡＰＧを特徴と
している。本発明の好適実施例は以下の特徴のうちの１
つ又はそれ以上を包含している。ＡＰＧは、更に、テス
ト中のメモリ装置のメモリアレイにおけるメモリセル位
置の座標として使用するための値を形成するため、及び
前記値の低次ビットとして該カウンタのｌｏｇ₂ ｎ低次
ビットを挿入させるための命令によってプログラム可能
である。該値はｙ値である。ＡＰＧは、更に、前記キャ
リィ信号の値をテストし且つそれがセットされている場
合にはプログラム可能な寸法のステップ値だけ値をイン
クリメントさせるための命令によってプログラム可能で
ある。ＡＰＧは、更に、前記キャリィ信号の値をテスト
し且つそれがセットされている場合にはプログラム可能
な寸法のステップ値だけ値をデクリメントさせるための
命令によってプログラム可能である。

【０００９】本発明の利点としては以下のうちの１つ又
はそれ以上のものがある。本発明は、ＡＰＧ命令ワード
内において最小数の付加的なビットを必要とするに過ぎ
ない。本発明のＺレジスタを使用する場合には、プログ
ラマーは単にレジスタをセットし且つカウントを開始す
ることによってバーストモード装置に対するメモリテス
タをプログラムすることが可能であり、開始アドレスが
非零低次ビットを有する場合であってもバーストモード
におけるアドレスのラッピングを取扱うためにＡＰＧの
ＡＬＵをプログラムすることは必要ではない。この開始
アドレスの値に対するテスタ動作の透明性はそれのより
少ないものがＡＰＧをプログラムするために必要とされ
るという点においてパターンメモリを節約している。更
に、それは、テスト中のメモリの動作モードに拘らずに
メモリをテストするためのスタンダードパターンのライ
ブラリを再使用することを可能とする。

【００１０】

【発明の実施の形態】図１を参照すると、アルゴリズミ
ックテストパターン発生器（ＡＰＧ）はシーケンサ１０
２、ＺＡＬＵ２００、ＹＡＬＵ３００、ＸＡＬＵ
１０４を包含している。ＸＡＬＵ及びＹＡＬＵは夫
々出力端子１０６及び３０１を有しており、そこにおい
て、夫々Ｘ値及びＹ値は、ｘ［１６］及びｙ［１６］を
供給し、それらはメモリ装置アドレスを形成するために
ＡＰＧによって使用される。Ｙ値は、更に、アドレスに
依存するテストデータを発生する場合に使用される。
尚、ｄ［ｎ］という表記法は、データｄがｎビット幅で
あることを表わしている。又、ｄ［ｎ：ｍ］という表記
法は、ｄのｎ乃至ｍのビットを表わしており、ビット０
が最小桁ビットであることを表わしている。

【００１１】Ｘ及びＹＡＬＵはＺＡＬＵから信号Ｚ
ＣＡＲＲＹを受取り、それの発生及び使用について説明
する。ＹＡＬＵもＺＡＬＵ出力端子２０１から以下
に説明するようにＺＡＬＵによって発生されたデータ
ｚ［４］を受取る。

【００１２】シーケンサ１０２はＸ，Ｙ，ＺＡＬＵの
各々へＡＬＵ命令を与える。ＡＬＵ命令の各々は、シー
ケンス制御プログラムの動作を介してＡＬＵ命令メモリ
（不図示）からシーケンサによって検索されるＶＬＩＷ
命令の一部である。それが本発明に影響を与える限り、
該シーケンサは従来の公知の構成のものとすることが可
能である。

【００１３】Ｘ及びＹＡＬＵによって発生されるｘ
［１６］及びｙ［１６］データは、最大で２¹⁶×２
¹⁶（何故ならば、ｘ及びｙは１６ビット幅であるから）
の寸法のアレイにおけるメモリセルの位置を識別即ち同
定する。装置内の格納されているビットの物理的配列に
関連する影響に対してテストすることが望ましいので、
アレイの実際の位置に関してテストパターンをプログラ
ムすることが一般的である。然しながら、実際のｘ及び
ｙの位置は、通常は、装置に対するアドレスとして使用
することは不可能である。何故ならば、メモリ装置は、
一般的には、メモリセルへの入力のアドレスのマッピン
グをスクランブルするからである。従って、メモリテス
タはテスト中の装置のこの動作を補償し且つ物理的アド
レスを発生するためにＸ及びＹレジスタから下流側に回
路を有している。それが本発明に影響を与える限り、こ
の下流側の回路も従来の公知の構成のものとすることが
可能である。

【００１４】図２を参照すると、ＺＡＬＵ２００（図
１）はＺＭＡＸ［４］レジスタ２０２、Ｚ＿ＣＡＲＲＹ
＿ＧＥＮ［４］カウンタ回路２０４、ＺＲＥＧ［４］レ
ジスタ２０６（Ｚレジスタ）、及びＺＳＥＥＤ［４］レ
ジスタ２０８を包含している。ところで、この場合の図
は本発明の特徴をより良く示すために簡単化されており
且つ概念的なものであるという点に注意すべきである。
例えば、該図面は生産例における高速を達成するために
使用されるＡＰＧのパイプライン構造を示すものではな
い。該図面は、又、ＺＲＥＧレジスタとＺＳＥＥＤレジ
スタとが別々の構成として示しているが、これらは冗長
なものであり（以下の説明から明らかとなるように）、
従って生産例は１個の共用の物理的レジスタを有するに
過ぎない。

【００１５】ＡＬＵ命令によって設定される信号ＺＨＯ
ＬＤ又はＺＩＮＣ２１０を使用してライン２１２上に０
（ホールド用）又は１（インクリメント用）のデータを
発生させ、ライン２１２はカウンタ２０４の入力端及び
加算器２１４の入力端へ接続している。加算器２１４へ
の他方の入力端はＺレジスタ２０６であり、従って、Ａ
ＰＧの各サイクル期間中に、０又は１のいずれかが、Ｚ
ＨＯＬＤ又はＺＩＮＣの状態に依存して、Ｚレジスタへ
加算される。

【００１６】ＡＬＵ命令はテスト中のメモリ装置のバー
スト長−１でＺＭＡＸレジスタ２０２及びカウンタ２０
４の両方をロードする。バースト長−１は、更に、カウ
ンタ上のマスクとして使用され、実効的に、その幅を設
定する（バースト長は、常に、２の整数羃である）。従
って、バースト長がＡＬＵ命令によって４へセットされ
ると、カウンタ２０４はモジュロ４カウンタとなる。Ｚ
がインクリメントされる各クロックサイクルにおいて
（ＺＩＮＣが真であり信号２１２が１である）、カウン
タ２０４もインクリメントする。それがバースト長−１
に到達すると、ＺＭＡＸレジスタ２０２内の値及びカウ
ンタ２０４の値は同一であり、従ってＮＯＴ−ＸＯＲゲ
ート２１６の出力はキャリィ信号ＺＣＡＲＲＹをアサー
ト即ち活性化させる。このことは、ｚ値のバースト長を
数がＺＡＬＵによって発生されている場合におこり、
且つ従ってバーストの終りをマークする。

【００１７】カウンタ２０４をバースト長−１へ初期化
させることは、ＺＡＬＵレジスタの最初のインクリメ
ント上で直接的なＺＣＡＲＲＹを発生させる。このこと
が行なわれるのは、ＡＰＧ構成が「次のサイクル」では
なく「このサイクル」タイミングを有しているからであ
り、「次のサイクル」構成においては、初期的なカウン
タ値は０である。

【００１８】カウンタ２０４は、インターリーブ型動作
モードが有効である場合にインターリーブさせたシーケ
ンスの値を発生するために使用することも可能である。
インターリーブ型動作においては、ライン２１８上の信
号Ｚ又はＺＩＮＴが、マルチプレクサ（ｍｕｘ）２２０
への入力及びｍｕｘ２２２へのＺＳＥＥＤ２０８入力と
してカウンタ２０４の出力を選択する。ＸＯＲゲート２
２４は該シードとカウンタ値との排他的ＯＲ（ＸＯＲ）
を発生し、該シードに基づいてインテルシーケンスを発
生させる。カウント動作が開始する前に、ＡＬＵ命令が
バースト長−１でＺＭＡＸレジスタ２０２をロードし且
つインターリーブシーケンス用のシード値でシードレジ
スタ２０８をロードする。該シード値はゼロでないもの
即ち非零（ｎｏｎ−ｚｅｒｏ）とすることが可能であ
り、それはＺＡＬＵをラップ（ｗｒａｐ）モードで動
作させるために必要なことの全てである。注意すべきこ
とであるが、このＺＡＬＵアーキテクチュアが以上に
説明したようにプログラムされている場合には、ＺＣＡ
ＲＲＹ信号は、バーストの中間において発生されたアド
レスの数値的ラップアラウンドを発生させる非零シード
を有するインターリーブ型アドレッシングモードにおい
ても、ゲート２１６から適切な時間において発生され
る。更に注意すべきことであるが、該シード値はその他
のプログラミング変化を必要とすることなしに変更させ
ることが可能であり、従ってインターリーブ型モードプ
ログラミングは殆ど努力することなしに既存のＡＰＧプ
ログラミングに付け加えることが可能である。

【００１９】シーケンシャル（即ち、非インターリーブ
型）動作モードにおいては、ｍｕｘ２２２が０をＸＯＲ
ゲート２２４の１つの入力端へ通過させ、従って該ゲー
トは単にその他方の入力をその出力へ通過させるに過ぎ
ない。シーケンシャルモードにおいては、ｍｕｘ２２０
は加算器２１４からの出力を選択する。この状態におい
ての加算器２１４の出力は、Ｚレジスタの値であるか
（ＺＨＯＬＤが真であり、ライン２１２上は０）又は１
だけインクリメントされているＺレジスタ（ＺＩＮＣが
真であり、ライン２１２上に１）のいずれかである。そ
の値はゲート２２４を介して通過し且つＺレジスタ２０
６内に格納され、該シーケンサからインクリメントＺ又
はホールドＺ命令を行なわせる。

【００２０】ＺＡＬＵの動作の関連する側面は、その
命令セット内において見ることも可能である。ＺＡＬ
Ｕは、以下の表にリストした命令を包含するシーケンサ
からのＡＬＵ命令に応答する。

【００２１】命令コメントＨＯＬＤＺＺレジスタを不変に維持。

【００２２】ＺＢＵＲＳＴ命令において特定されたオペランドでＺＳＥＥＤレジスタ及びＺＭＡＸレジスタをロード。

【００２３】ＬＤＺラップモードに対しＺレジスタをロード（ＺＩＮＴをクリア）。

【００２４】ＩＮＴＬＤＺインターリーブモードに対してＺレジスタをロード（ＺＩＮＴをセット）。

【００２５】ＩＮＣＺＺレジスタをインクリメント。

【００２６】ＩＮＣＺ＠ＸＣＡＲＲＹＸＣＡＲＲＹ（ＸＡＬＵから）が真である場合にのみＺをインクリメント。

【００２７】ＩＮＣＺ＠ＹＣＡＲＲＹＹＣＡＲＲＹ（ＹＡＬＵから）が真である場合にのみＺをインクリメント。

【００２８】図３を参照すると、ＹＡＬＵはＹ＿ＣＯ
ＵＮＴＥＲ回路３０２を有しており、それは、Ｙ［１
６］レジスタ３０４と、ＹＳＴＥＰ［１６］レジスタ３
０６と、ＹＬＳＢＳＥＬ［４］レジスタ３０８とを有し
ている。Ｙ＿ＣＯＵＮＴＥＲ回路は、入力として、ＹＳ
ＴＥＰレジスタ３０６内の値を受取り且つその値によっ
てＡＬＵ命令に応答してＹレジスタ３０４の内容をイン
クリメント又はデクリメントすべく接続されている。特
に、ＺＣＡＲＲＹが真である場合に、ＹレジスタをＹＳ
ＴＥＰだけインクリメントするための命令が与えられ
る。ＹＳＴＥＰがバースト長に設定されている場合に
は、この命令の使用は、Ｙの高次部分を適切な時間にお
いて適切な量だけインクリメントさせ、一方ＺＡＬＵ
はインターリーブ型又はシーケンシャルモードアドレッ
シング用の低次ビットを発生する。

【００２９】ＹＬＳＢＳＥＬレジスタ３０８は、ＺＡ
ＬＵのｚ出力のうちのどのビットが、ＡＰＧにおける下
流側において使用するためにｍｕｘ３１０からの修正し
たＹ出力を発生させるために、Ｙレジスタ３０４の対応
する低次ビットに対して置換すべきであるかを選択する
ためにＡＬＵ命令によってロードさせることが可能であ
る。ＹＬＳＢＳＥＬがバースト長−１に設定されている
場合には（例えば、バースト長が８である場合には７に
設定）、ＺＡＬＵによって発生される低次アドレスビ
ットが直接的にＹ値内へ挿入される。この構成は、Ｚレ
ジスタの幅を有するテスト中のメモリに対してテスタが
信号経路を与えることを必要とすることなしに、Ｚレジ
スタでプログラミングすることの便益性をＡＬＵプログ
ラマーへ与えている。

【００３０】ＹＡＬＵの動作の関連する側面は、その
命令セットを見ることによって理解することも可能であ
る。ＹＡＬＵは、以下の表にリスト命令を含むシーケ
ンサからのＡＬＵ命令に応答する。

【００３１】命令コメントＨＯＬＤＹＹレジスタを不変に維持。

【００３２】ＨＤＹＹレジスタを命令において特定されているオペランドでロード。

【００３３】ＬＤＹＳＴＥＰＹＳＴＥＰレジスタを命令において特定されているオペランドでロード。

【００３４】ＩＮＣＹＹレジスタをＹＳＴＥＰレジスタ内の値だけインクリメント。

【００３５】ＤＥＣＹＹレジスタをＹＳＴＥＰレジスタ内の値だけデクリメント。

【００３６】ＩＮＣＹ＠ＺＣＡＲＲＹＺＣＡＲＲＹ＝１である場合にのみＹ＝Ｙ＋ＹＳＴＥＰ。

【００３７】ＤＥＣＹ＠ＺＣＡＲＲＹＺＣＡＲＲＹ＝１である場合にのみＹ＝Ｙ−ＹＳＴＥＰ。

【００３８】ＹＬＳＢ＝０ＹＬＳＢＳＥＬレジスタを０でロード（Ｚからのビットは挿入しない）。

【００３９】ＹＬＳＢ＝Ｚ０ＹＬＳＢＳＥＬレジスタを１でロード（ｚ［０：０］がｙ［０：０］に対して挿入）。

【００４０】ＹＬＳＢ＝Ｚ１ＹＬＳＢＳＥＬレジスタを３でロード（ｚ［１：０］をｙ［１：０］に対して挿入）。

【００４１】ＹＬＳＢ＝Ｚ２ＹＬＳＢＳＥＬレジスタを７でロード（ｚ［２：０］をｙ［２：０］に対して挿入）。

【００４２】ＹＬＳＢ＝Ｚ３ＹＬＳＢＳＥＬレジスタを１５でロード（ｚ［３：０］をｙ［３：０］に対して挿入）。

【００４３】別の実施例においては、ＹＳＴＥＰ値及び
ＹＬＳＢＳＥＬ値は、両方とも、バースト長に従って設
定され、且つ別個のレジスタは実現されない。

【００４４】再度図１を参照すると、ＹＡＬＵ３００
と同様に、ＸＡＬＵ１０４がＺＡＬＵ２００からＺＣ
ＡＲＲＹ信号を受取り且つＺＣＡＲＲＹが真である場合
にＸレジスタをインクリメントし且つデクリメントする
命令をサポートする。本実施例においては、ＹＡＬＵ
が低次Ｙビットの置換を与えるので、低次Ｘビットに対
してＺビットの置換を与えるものではないという点にお
いて、ＸＡＬＵ１０４がＹＡＬＵ３００とは異なっ
ている。その他の実施例においては、この置換は、Ｘ
ＡＬＵ内に設けられるか、又は第二置換カウンタと共に
又はなしでＸ及びＹＡＬＵの両方において設けられ
る。

【００４５】その他の実施例は本発明の特許請求の範囲
内のものである。ＺＡＬＵレジスタは４以外の幅を有
することが可能であり、その幅は、好適には、８より大
きな２の羃である。ＸＡＬＵ及びＹＡＬＵは、１６
以外の幅でもってｘ及びｙの値を発生することが可能で
あり、幅は、好適には、１２以上であって、好適には２
の羃である。

【００４６】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。

【図面の簡単な説明】

【図１】本発明の１つの側面を例示したアルゴリズミ
ックテストパターン発生器（ＡＰＧ）の一部を示した概
略ブロック図。

【図２】図１のＡＰＧのＺレジスタＡＬＵ（演算論理
ユニット）の一部を示した概略ブロック図。

【図３】図１のＡＰＧのＹレジスタＡＬＵの一部を示
した概略ブロック図。

【符号の説明】

１０２シーケンサ１０４ＸＡＬＵ１０６，２０１，３０１出力端子２００ＺＡＬＵ３００ＹＡＬＵ

Claims

【特許請求の範囲】

【請求項１】メモリテスタにおけるアルゴリズミック
パターン発生器（ＡＰＧ）において、第一出力データ経路上に第一値を発生させるプログラム
可能な第一ＡＬＵ、Ｚ出力データ経路上にＺ値を発生するプログラム可能な
ＺＡＬＵ、ＺＡＬＵからのＺ値を受取るための端子と、第二出力
データ経路上に第二値を出力する前に第二値の低次ビッ
ト内に前記受取ったＺ値のビットを挿入する回路とを具
備するプログラム可能な第二ＡＬＵ、を有することを特
徴とするＡＰＧ。
【請求項２】請求項１において、前記第一ＡＬＵがＸ
ＡＬＵであり、前記第一値がＸ値であり、前記第二Ａ
ＬＵがＹＡＬＵであり且つ前記第二値がＹ値であるこ
とを特徴とするＡＰＧ。
【請求項３】請求項１において、前記第一値及び第二
値がテスト中のメモリの複数個のメモリセルからなるア
レイ内の位置を画定するために発生され、且つ前記第二
値がバースト動作モードにおいてテスト中のメモリによ
って内部的にインクリメントされるアドレスビットに対
応する低次ビットを有していることを特徴とするＡＰ
Ｇ。
【請求項４】請求項１において、前記第二ＡＬＵが、ＺＡＬＵからのＺＣＡＲＲＹ信号を受取るための端子
と、前記ＺＣＡＲＲＹ信号をテストするＡＬＵ命令に応答し
てステップ値により第二値をインクリメントさせる回
路、を有しており、前記ステップ値がバースト動作モー
ドにおけるテスト中のメモリ装置のバースト長であるこ
とを特徴とするＡＰＧ。
【請求項５】メモリテスタにおいて、メモリ装置をテ
ストするためのＡＰＧをプログラミングする方法におい
て、インターリーブされているアドレスを発生するために非
零シードを表わす値と非零バースト長ｎを表わす値を設
定する単一命令を前記ＡＰＧによって実行するために前
記ＡＰＧへ供給することを特徴とする方法。
【請求項６】請求項５において、前記ＡＰＧが非常に
長い命令ワード（ＶＬＩＷ）命令フォーマットを有して
いることを特徴とする方法。
【請求項７】請求項５において、更に、カウンタをリセットさせるための中間の命令なしで前記
ＡＰＧによる実行のためにｎ回数をカウンタに対してイ
ンクリメント命令を与え、先行ステップから前記カウンタのｎ値を使用してｎ個の
アドレスを形成しインターリーブ型アドレッシングモー
ドでバースト動作モードにおいて前記メモリ装置をテス
トする、ことを特徴とする方法。
【請求項８】請求項５において、前記バースト長が
４，８，１６から構成されるグループから選択したもの
であることを特徴とする方法。
【請求項９】命令によってプログラム可能なメモリテ
スタにおけるＡＰＧにおいて、シードレジスタ内に非零シードを表わすシード値をロー
ドし、テスト中のメモリ装置のバースト動作モードの非零バー
スト長ｎを表わす値を限界レジスタ内にロードし、インターリーブモード信号をセット又はクリアし、非零シードから開始して０からｎ−１へｎ個の別個の値
を介してカウンタをカウントしてインターリーブモード
信号が存在する場合にはインターリーブしたアドレスを
形成し且つそうでない場合にはシーケンシャルアドレス
を形成し且つ全ｎ個の別個の値が形成された場合にのみ
前記カウンタからのキャリィ信号を活性化させる、ため
の命令によってプログラム可能なメモリテスタにおける
ＡＰＧ。
【請求項１０】請求項９において、更に、テスト中のメモリ装置のメモリアレイ内のメモリセル位
置の座標として使用するための値を形成し、前記値の低次ビットとして前記カウンタのｌｏｇ₂ ｎ低
次ビットを挿入する、ための命令によってプログラム可
能なメモリテスタにおけるＡＰＧ。
【請求項１１】請求項１０において、前記値がＹ値で
あることを特徴とするＡＰＧ。
【請求項１２】請求項９において、更に、キャリィ信号の値をテストし且つそれがセットされてい
る場合には、プログラム可能な寸法のステップ値だけ値
をインクリメントさせる、ための命令によってプログラ
ム可能なメモリテスタにおけるＡＰＧ。
【請求項１３】請求項９において、更に、前記キャリィ信号の前記値をテストし且つそれがセット
されている場合には、プログラム可能な寸法のステップ
値だけ値をデクリメントさせる、ための命令によってプ
ログラム可能なメモリテスタにおけるＡＰＧ。