[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JPH10209815A - Decimation filter - Google Patents

Decimation filter

Info

Publication number
JPH10209815A
JPH10209815A JP1284597A JP1284597A JPH10209815A JP H10209815 A JPH10209815 A JP H10209815A JP 1284597 A JP1284597 A JP 1284597A JP 1284597 A JP1284597 A JP 1284597A JP H10209815 A JPH10209815 A JP H10209815A
Authority
JP
Japan
Prior art keywords
filter
decimation
output
transfer function
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1284597A
Other languages
Japanese (ja)
Inventor
Hideaki Hatanaka
秀晃 畠中
Tetsuhiko Kaneaki
哲彦 金秋
Akira Sobashima
彰 傍島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP1284597A priority Critical patent/JPH10209815A/en
Publication of JPH10209815A publication Critical patent/JPH10209815A/en
Pending legal-status Critical Current

Links

Landscapes

  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

PROBLEM TO BE SOLVED: To reduce the circuit scale and power consumption of a decimation filter by operating a dividing processing by plural decimation circuits using plural decimation filters having a specific transfer function which operate with a clock with a specific frequency. SOLUTION: This decimation filter is constituted of first and second decimation filters 171 and 172, and the first decimation filter 171 has a transfer function H1 (Z) by Z transformation indication indicated by an expression 1 and the second decimation filter 172 has a transfer function H2 (Z) indicated by an expression II. In the expressions 1 and II, M and N are natural numbers. Then, a first decimation circuit 151 operates the decimation of the output of a first filter 161 into 1/2, and a second decimation circuit 152 operates the decimation of the output of a second filter 162 inputs the output of the first decimation circuit 151 into 1/N. In this case, the second filter 162 operates with a clock with a frequency which is 1/2 of that of the first filter 161.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、ディジタル化され
たアナログ信号のサンプリング周波数を変換して信号列
の間引きを行うデシメーションフィルタに関するもので
ある。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a decimation filter for converting a sampling frequency of a digitized analog signal to thin out a signal sequence.

【0002】[0002]

【従来の技術】従来のデシメーションフィルタについ
て、図6を用いて説明する。なお、この技術については
「National Technical Report
VOL.34No.2 Apr.1988 p.p.43」にその記載がある。
2. Description of the Related Art A conventional decimation filter will be described with reference to FIG. This technology is described in “National Technical Report”.
VOL.34 No.2 Apr.1988 pp43 ”.

【0003】図6は従来のデシメーションフィルタの構
成を示すブロック図である。動作クロックφ1は、サン
プリング周波数fs(以下単にfsと記載する)の64
倍のオーバーサンプリングの周波数(64fs)をも
つ。段数16のシフトレジスタ601,602,603
は、信号を動作クロックφ1の16クロック分遅延させ
る。1番目のシフトレジスタ601は入力信号を遅延
し、出力する。2番目のシフトレジスタ602はシフト
レジスタ601の出力を入力とし、遅延し、出力する。
3番目のシフトレジスタ603はシフトレジスタ602
の出力を入力とし、遅延し、出力する。減算器611は
入力信号から3番目のシフトレジスタ603の出力を減
算する。減算器612は2番目のシフトレジスタ602
の出力から1番目のシフトレジスタ601の出力を減算
する。乗算器621は減算器612の出力を3倍する。
加算器613は減算器611の出力と乗算器621の出
力を加算する。1番目の積分器631は加算器613の
出力を積分する。2番目の積分器632は積分器631
の出力を積分する。3番目の積分器633は積分器63
2の出力を積分する。デシメーション回路641は、3
番目の積分器633の出力信号列を16分の1の信号列
に間引く。上記の構成のうちデシメーション回路641
を除く部分がクロックφ1で動作するフィルタ651を
構成しており、フィルタ651とデシメーション回路6
41とによってデシメーションフィルタDF4が構成さ
れている。
FIG. 6 is a block diagram showing a configuration of a conventional decimation filter. The operation clock φ1 has a sampling frequency fs (hereinafter simply referred to as fs) of 64.
It has a double oversampling frequency (64 fs). Shift register 601, 602, 603 with 16 stages
Delays the signal by 16 operation clocks φ1. The first shift register 601 delays and outputs an input signal. The second shift register 602 receives the output of the shift register 601 as an input, delays the output, and outputs it.
The third shift register 603 is a shift register 602
Is input, delayed, and output. The subtractor 611 subtracts the output of the third shift register 603 from the input signal. The subtracter 612 is connected to the second shift register 602
Is subtracted from the output of the first shift register 601. The multiplier 621 triples the output of the subtractor 612.
The adder 613 adds the output of the subtractor 611 and the output of the multiplier 621. The first integrator 631 integrates the output of the adder 613. The second integrator 632 is an integrator 631
Integrate the output of. The third integrator 633 is the integrator 63
2. Integrate the output of 2. The decimation circuit 641 has 3
The output signal sequence of the integrator 633 is thinned out to a 1/16 signal sequence. The decimation circuit 641 of the above configuration
Except for the filter 651, the filter 651 operates with the clock φ1.
41 constitute a decimation filter DF4.

【0004】次に、以上のように構成されたデシメーシ
ョンフィルタDF4の動作について説明する。デシメー
ションフィルタDF4はクロックφ1で動作する。デシ
メーション回路641を除くフィルタ651は、(数
5)に示す伝達関数H(Z)のローパスフィルタ特性を
もつ。
Next, the operation of the decimation filter DF4 configured as described above will be described. The decimation filter DF4 operates at the clock φ1. The filter 651 except the decimation circuit 641 has a low-pass filter characteristic of a transfer function H (Z) shown in (Equation 5).

【0005】[0005]

【数5】 (Equation 5)

【0006】この伝達関数H(Z)のローパスフィルタ
の周波数特性を図7に示す。
FIG. 7 shows a frequency characteristic of the low-pass filter having the transfer function H (Z).

【0007】このフィルタ651はその特性から櫛形フ
ィルタと呼ばれる。クロックφ1の周波数(64fs)
の16分の1の周波数4fsの整数倍毎にゼロ点をも
ち、3次の積分特性を有する。この伝達関数H(Z)を
もつローパスフィルタ651のゲインは、16の3乗倍
(163 )になる。(数5)による信号列は、デシメー
ション回路641により16分の1の周波数4fsの信
号列になる。
The filter 651 is called a comb filter because of its characteristics. Frequency of clock φ1 (64fs)
Has a zero point for every integral multiple of 1/16 of the frequency 4fs, and has a third-order integration characteristic. Gain of the low pass filter 651 having the transfer function H (Z) will 16 3 th power (16 3). The signal sequence according to (Equation 5) is converted into a signal sequence having a 1/16 frequency of 4fs by the decimation circuit 641.

【0008】このデシメーションフィルタDF4の回路
規模は、入力信号のビット数に比例し、消費電力は、回
路規模と動作クロックに比例する。また、ローパスフィ
ルタ651の積分次数の変更は、(数5)に示す伝達関
数H(Z)の肩の添え字の変更で行う。
[0008] The circuit scale of the decimation filter DF4 is proportional to the number of bits of the input signal, and the power consumption is proportional to the circuit scale and the operation clock. Further, the integration order of the low-pass filter 651 is changed by changing the suffix of the shoulder of the transfer function H (Z) shown in (Equation 5).

【0009】[0009]

【発明が解決しようとする課題】従来のデシメーション
フィルタにおいては、入力信号のビット数やローパスフ
ィルタの積分次数に比例して回路規模が増加し、回路規
模と動作クロックに比例して消費電力が増加する。
In the conventional decimation filter, the circuit scale increases in proportion to the number of bits of the input signal and the integration order of the low-pass filter, and the power consumption increases in proportion to the circuit scale and the operation clock. I do.

【0010】本発明は、デシメーションフィルタの回路
規模と消費電力の削減を目的としている。
An object of the present invention is to reduce the circuit size and power consumption of a decimation filter.

【0011】[0011]

【課題を解決するための手段】この課題を解決するため
に本発明に係るデシメーションフィルタは、Mを自然数
として、
In order to solve this problem, a decimation filter according to the present invention provides a decimation filter in which M is a natural number.

【0012】[0012]

【数1】 (Equation 1)

【0013】で表されるZ変換表示による伝達関数H1
(Z)を有する第1のフィルタと、前記第1のフィルタ
の出力を2分の1にデシメーションする第1のデシメー
ション回路と、前記第1のデシメーション回路の出力を
入力とし、Nを自然数として、
A transfer function H1 represented by a Z-transform expression represented by
(Z), a first decimation circuit for decimating the output of the first filter by half, an input of the output of the first decimation circuit, and N as a natural number.

【0014】[0014]

【数2】 (Equation 2)

【0015】で表される伝達関数H2(Z)を有する第
2のフィルタと、前記第2のフィルタの出力をN分の1
にデシメーションする第2のデシメーション回路とを備
えて構成され、前記第2のフィルタが前記第1のフィル
タの2分の1の周波数のクロックで動作するように構成
されていることを特徴としている。これにより、第2の
フィルタが第1のフィルタの2分の1の周波数のクロッ
クで動作するので、デシメーションフィルタの消費電力
を削減できる。
And a second filter having a transfer function H2 (Z) expressed by the following equation:
And a second decimation circuit that performs decimation on the second filter, wherein the second filter is configured to operate with a clock having a frequency half that of the first filter. Thus, the second filter operates with a clock having a frequency half that of the first filter, so that the power consumption of the decimation filter can be reduced.

【0016】また、本発明に係るデシメーションフィル
タは、上記構成において、第1のフィルタに対する入力
が、アナログ信号をQビット(Qは自然数)のディジタ
ル信号に変換するM次のデルタシグマ変調器の出力であ
り、かつ、前記第1のフィルタの出力ビット数が(Q+
M)未満であるように構成されていることを特徴として
いる。これにより、第2のフィルタが、第1のフィルタ
の2分の1の周波数のクロックで動作し、しかも、第1
のフィルタの出力ビット数が(Q+M)未満となるの
で、デシメーションフィルタの回路規模の削減と、大幅
な消費電力の削減が図れる。
In the decimation filter according to the present invention, the input to the first filter is an output of an M-order delta-sigma modulator that converts an analog signal into a Q-bit (Q is a natural number) digital signal. And the number of output bits of the first filter is (Q +
M). This allows the second filter to operate with a clock having a frequency half that of the first filter, and
Is smaller than (Q + M), the circuit scale of the decimation filter can be reduced, and the power consumption can be significantly reduced.

【0017】さらに、本発明に係るデシメーションフィ
ルタは、アナログ信号をディジタル信号に変換するL次
(Lは自然数)のデルタシグマ変調器と、前記デルタシ
グマ変調器の出力を入力とし、
Further, the decimation filter according to the present invention has an L-order (L is a natural number) delta-sigma modulator for converting an analog signal into a digital signal, and an output of the delta-sigma modulator,

【0018】[0018]

【数3】 (Equation 3)

【0019】で表される伝達関数H3(Z)を有する第
1のフィルタと、前記第1のフィルタの出力を2分の1
にデシメーションする第1のデシメーション回路と、前
記第1のデシメーション回路の出力を入力とし、Kおよ
びMを自然数として、
A first filter having a transfer function H3 (Z) expressed by the following equation:
A first decimation circuit for decimation, and an output of the first decimation circuit as inputs, and K and M as natural numbers,

【0020】[0020]

【数4】 (Equation 4)

【0021】で表される伝達関数H4(Z)を有する第
2のフィルタと、前記第2のフィルタの出力をK分の1
にデシメーションする第2のデシメーション回路とを備
えて構成され、前記第2のフィルタが前記第1のフィル
タの2分の1の周波数のクロックで動作するように構成
され、かつ、前記第2のフィルタの次数Mが前記第1の
フィルタの次数L未満に定められていることを特徴とし
ている。第2のフィルタが第1のフィルタの2分の1の
周波数のクロックで動作し、しかも、第2のフィルタの
次数Mが第1のフィルタの次数L未満に定められている
ので、デルタシグマ変調器の次数が増加した場合に、デ
シメーションフィルタは、第1のフィルタの次数変更の
みで対応できる。これにより、デルタシグマ変調器の次
数増加に伴うデシメーションフィルタ全体の回路規模と
消費電力の増加を最小限に抑えることができる。
And a second filter having a transfer function H4 (Z) expressed by the following equation:
A second decimation circuit for decimating the second filter, wherein the second filter is configured to operate with a clock having a frequency half that of the first filter, and the second filter Is set to be less than the order L of the first filter. Since the second filter operates with a clock having a frequency half that of the first filter and the order M of the second filter is set to be less than the order L of the first filter, the delta-sigma modulation is performed. When the order of the filter increases, the decimation filter can handle only the order change of the first filter. As a result, it is possible to minimize an increase in the circuit size and power consumption of the entire decimation filter due to an increase in the order of the delta-sigma modulator.

【0022】[0022]

【発明の実施の形態】本発明に係る請求項1のデシメー
ションフィルタは、Mを自然数として、
DESCRIPTION OF THE PREFERRED EMBODIMENTS A decimation filter according to claim 1 of the present invention is a digital filter in which M is a natural number.

【0023】[0023]

【数1】 (Equation 1)

【0024】で表されるZ変換表示による伝達関数H1
(Z)を有する第1のフィルタと、前記第1のフィルタ
の出力を2分の1にデシメーションする第1のデシメー
ション回路と、前記第1のデシメーション回路の出力を
入力とし、Nを自然数として、
The transfer function H1 in the Z-transform representation represented by
(Z), a first decimation circuit for decimating the output of the first filter by half, an input of the output of the first decimation circuit, and N as a natural number.

【0025】[0025]

【数2】 (Equation 2)

【0026】で表される伝達関数H2(Z)を有する第
2のフィルタと、前記第2のフィルタの出力をN分の1
にデシメーションする第2のデシメーション回路とを備
えて構成され、前記第2のフィルタが前記第1のフィル
タの2分の1の周波数のクロックで動作するように構成
されていることを特徴としている。第2のフィルタが第
1のフィルタの2分の1の周波数のクロックで動作する
ので、デシメーションフィルタの消費電力を削減でき
る。
A second filter having a transfer function H2 (Z) expressed by the following equation:
And a second decimation circuit that performs decimation on the second filter, wherein the second filter is configured to operate with a clock having a frequency half that of the first filter. Since the second filter operates with a clock having half the frequency of the first filter, the power consumption of the decimation filter can be reduced.

【0027】本発明に係る請求項2のデシメーションフ
ィルタは、上記請求項1において、第1のフィルタに対
する入力が、アナログ信号をQビット(Qは自然数)の
ディジタル信号に変換するM次のデルタシグマ変調器の
出力であり、かつ、前記第1のフィルタの出力ビット数
が(Q+M)未満であるように構成されていることを特
徴としている。第2のフィルタが、第1のフィルタの2
分の1の周波数のクロックで動作し、しかも、第1のフ
ィルタの出力ビット数が(Q+M)未満となるので、デ
シメーションフィルタの回路規模の削減と、大幅な消費
電力の削減が図れる。
According to a second aspect of the present invention, there is provided a decimation filter according to the first aspect, wherein an input to the first filter is an M-order delta sigma converting an analog signal into a Q-bit (Q is a natural number) digital signal. The output of the modulator is characterized in that the number of output bits of the first filter is less than (Q + M). The second filter is a second filter of the first filter.
Since the first filter operates with a clock having a frequency that is one-half the frequency and the number of output bits of the first filter is less than (Q + M), the circuit size of the decimation filter can be reduced, and the power consumption can be significantly reduced.

【0028】本発明に係る請求項3のデシメーションフ
ィルタは、アナログ信号をディジタル信号に変換するL
次(Lは自然数)のデルタシグマ変調器と、前記デルタ
シグマ変調器の出力を入力とし、
According to a third aspect of the present invention, there is provided a decimation filter for converting an analog signal into a digital signal.
The following (L is a natural number) delta-sigma modulator and the output of the delta-sigma modulator are input:

【0029】[0029]

【数3】 (Equation 3)

【0030】で表される伝達関数H3(Z)を有する第
1のフィルタと、前記第1のフィルタの出力を2分の1
にデシメーションする第1のデシメーション回路と、前
記第1のデシメーション回路の出力を入力とし、Kおよ
びMを自然数として、
A first filter having a transfer function H3 (Z) expressed by the following equation:
A first decimation circuit for decimation, and an output of the first decimation circuit as inputs, and K and M as natural numbers,

【0031】[0031]

【数4】 (Equation 4)

【0032】で表される伝達関数H4(Z)を有する第
2のフィルタと、前記第2のフィルタの出力をK分の1
にデシメーションする第2のデシメーション回路とを備
えて構成され、前記第2のフィルタが前記第1のフィル
タの2分の1の周波数のクロックで動作するように構成
され、かつ、前記第2のフィルタの次数Mが前記第1の
フィルタの次数L未満に定められていることを特徴とし
ている。第2のフィルタが第1のフィルタの2分の1の
周波数のクロックで動作し、しかも、第2のフィルタの
次数Mが第1のフィルタの次数L未満に定められている
ので、デルタシグマ変調器の次数が増加した場合に、デ
シメーションフィルタは、第1のフィルタの次数変更の
みで対応できる。これにより、デルタシグマ変調器の次
数増加に伴うデシメーションフィルタ全体の回路規模と
消費電力の増加を最小限に抑えることができる。
And a second filter having a transfer function H4 (Z) expressed by the following equation:
A second decimation circuit for decimating the second filter, wherein the second filter is configured to operate with a clock having a frequency half that of the first filter, and the second filter Is set to be less than the order L of the first filter. Since the second filter operates with a clock having a frequency half that of the first filter and the order M of the second filter is set to be less than the order L of the first filter, the delta-sigma modulation is performed. When the order of the filter increases, the decimation filter can handle only the order change of the first filter. As a result, it is possible to minimize an increase in the circuit size and power consumption of the entire decimation filter due to an increase in the order of the delta-sigma modulator.

【0033】以下、本発明に係るデシメーションフィル
タの具体的な実施の形態について、図面に基づいて詳細
に説明する。
Hereinafter, specific embodiments of the decimation filter according to the present invention will be described in detail with reference to the drawings.

【0034】〔実施の形態1〕図1は本発明の実施の形
態1に係るデシメーションフィルタの構成を示すブロッ
ク図である。このデシメーションフィルタDF1は、第
1のデシメーションフィルタ171と第2のデシメーシ
ョンフィルタ172とから構成されている。第1のデシ
メーションフィルタ171における第1のフィルタ16
1の伝達関数H1(Z)を(数1)とし、第2のデシメ
ーションフィルタ172における第2のフィルタ162
の伝達関数H2(Z)を(数2)としたときに、
Embodiment 1 FIG. 1 is a block diagram showing a configuration of a decimation filter according to Embodiment 1 of the present invention. The decimation filter DF1 includes a first decimation filter 171 and a second decimation filter 172. First filter 16 in first decimation filter 171
The transfer function H1 (Z) of the second decimation filter 172 is defined as (Equation 1).
When the transfer function H2 (Z) is

【0035】[0035]

【数1】 (Equation 1)

【0036】[0036]

【数2】 (Equation 2)

【0037】において、積分次数M=3、シフトレジス
タ段数N=8の場合について示している。
In this case, the case where the integration order is M = 3 and the number of shift register stages is N = 8 is shown.

【0038】図1に示す第1のデシメーションフィルタ
171において、遅延器101,102,103はサン
プリング周波数fs(以下単にfsと記載する)の64
倍オーバーサンプリングの周波数64fsのクロックφ
1で動作し、信号をクロックφ1の1クロック分遅延
し、出力する。1番目の遅延器101は入力信号を遅延
し、加算器111の入力とする。加算器111は入力信
号と遅延器101の出力を加算する。2番目の遅延器1
02は加算器111の出力を遅延し、加算器112の入
力とする。加算器112は加算器111の出力と遅延器
102の出力を加算する。3番目の遅延器103は加算
器112の出力を遅延し、加算器113の入力とする。
加算器113は加算器112の出力と遅延器103の出
力を加算する。第1のデシメーション回路151は加算
器113の64fsの出力信号列を64fsの半分の周
波数のクロックφ2(=32fs)の信号列に間引く。
In the first decimation filter 171 shown in FIG. 1, the delay units 101, 102 and 103 have a sampling frequency fs (hereinafter simply referred to as fs) of 64.
Clock φ of double oversampling frequency 64fs
1, the signal is delayed by one clock of clock φ1 and output. The first delay unit 101 delays an input signal and uses it as an input of the adder 111. The adder 111 adds the input signal and the output of the delay unit 101. Second delay 1
02 delays the output of the adder 111 and makes it the input of the adder 112. The adder 112 adds the output of the adder 111 and the output of the delay unit 102. The third delay unit 103 delays the output of the adder 112 and uses it as the input of the adder 113.
The adder 113 adds the output of the adder 112 and the output of the delay unit 103. The first decimation circuit 151 thins out the 64 fs output signal sequence of the adder 113 to a clock φ 2 (= 32 fs) signal sequence having half the frequency of 64 fs.

【0039】第1のデシメーションフィルタ171は、
遅延器101,102,103、加算器111,11
2,113および第1のデシメーション回路151で構
成されている。上記の構成のうち第1のデシメーション
回路151を除く部分が第1のフィルタ161を構成し
ており、第1のフィルタ161と第1のデシメーション
回路151とによって第1のデシメーションフィルタ1
71が構成されている。第1のデシメーション回路11
は、64fsの入力信号に対し2分の1に間引いて32
fsで信号を出力する。遅延器101,102,103
の個数3が第1のフィルタ161の伝達関数H1(Z)
の積分次数M=3を決めている。
The first decimation filter 171 is
Delay devices 101, 102, 103, adders 111, 11
2, 113 and a first decimation circuit 151. A portion of the above configuration except for the first decimation circuit 151 forms a first filter 161, and the first filter 161 and the first decimation circuit 151 form the first decimation filter 1.
71 are configured. First decimation circuit 11
Is obtained by decimating the input signal of 64 fs by half to 32
Output a signal at fs. Delay devices 101, 102, 103
Is the transfer function H1 (Z) of the first filter 161
Is determined as M = 3.

【0040】第2のデシメーションフィルタ172にお
いて、段数8のシフトレジスタ121,122,123
は、第1のデシメーションフィルタ171のクロックφ
1(64fs)の2分の1の周波数のクロックφ2(3
2fs)で動作し、信号をクロックφ2の8クロック分
遅延し、出力する。1番目のシフトレジスタ121は前
段の第1のデシメーションフィルタ171の出力を遅延
し、シフトレジスタ122の入力とする。2番目のシフ
トレジスタ122はシフトレジスタ121の出力を遅延
し、シフトレジスタ123の入力とする。3番目のシフ
トレジスタ123はシフトレジスタ122の出力を遅延
し、出力する。減算器114は第1のデシメーションフ
ィルタ171の出力から3番目のシフトレジスタ123
の出力を減算する。減算器115は2番目のシフトレジ
スタ122の出力から1番目のシフトレジスタ121の
出力を減算する。乗算器131は減算器115の出力を
3倍にして出力する。加算器116は減算器114の出
力と乗算器131の出力を加算する。1番目の積分器1
41は加算器116の出力を積分して出力する。2番目
の積分器142は積分器141の出力を積分して出力す
る。3番目の積分器143は積分器142の出力を積分
して出力する。第2のデシメーション回路152は3番
目の積分器143の32fsの出力信号列を32fsの
N分の1すなわちここでは8分の1の周波数4fsの信
号列に間引く。
In the second decimation filter 172, the shift registers 121, 122, 123 having eight stages are provided.
Is the clock φ of the first decimation filter 171.
The clock φ2 (3
2fs), the signal is delayed by eight clocks of the clock φ2 and output. The first shift register 121 delays the output of the first decimation filter 171 in the preceding stage and uses it as an input to the shift register 122. The second shift register 122 delays the output of the shift register 121 and uses it as an input of the shift register 123. The third shift register 123 delays the output of the shift register 122 and outputs it. The subtractor 114 outputs the third shift register 123 from the output of the first decimation filter 171.
Subtract the output of. The subtractor 115 subtracts the output of the first shift register 121 from the output of the second shift register 122. The multiplier 131 triples the output of the subtractor 115 and outputs the result. The adder 116 adds the output of the subtractor 114 and the output of the multiplier 131. 1st integrator 1
41 integrates the output of the adder 116 and outputs it. The second integrator 142 integrates the output of the integrator 141 and outputs the result. The third integrator 143 integrates the output of the integrator 142 and outputs the result. The second decimation circuit 152 thins out the 32 fs output signal sequence of the third integrator 143 to 1 / N of 32 fs, that is, here, 1/8 of the signal sequence of frequency 4 fs.

【0041】第2のデシメーションフィルタ172は、
シフトレジスタ121,122,123、減算器11
4,115、加算器116、乗算器131、積分器14
1,142,143および第2のデシメーション回路1
52で構成されている。上記の構成のうち第2のデシメ
ーション回路152を除く部分が第2のフィルタ162
を構成しており、第2のフィルタ162と第2のデシメ
ーション回路152とによって第2のデシメーションフ
ィルタ172が構成されている。第2のデシメーション
フィルタ172は、32fsの入力信号に対しローパス
フィルタ処理を行い、4fsで信号を出力する。シフト
レジスタ121,122,123の段数8が第2のフィ
ルタ162の伝達関数H2(Z)の次数N=8を決めて
いる。また、積分器141,142,143の個数が第
2のフィルタ162の伝達関数H2(Z)の積分次数M
=3を決めている。
The second decimation filter 172 is
Shift registers 121, 122, 123, subtractor 11
4, 115, adder 116, multiplier 131, integrator 14
1, 142, 143 and second decimation circuit 1
52. In the above configuration, the portion other than the second decimation circuit 152 is the second filter 162
The second filter 162 and the second decimation circuit 152 form a second decimation filter 172. The second decimation filter 172 performs a low-pass filter process on the input signal of 32 fs, and outputs a signal at 4 fs. The number of stages of the shift registers 121, 122, and 123 determines the order N = 8 of the transfer function H2 (Z) of the second filter 162. Further, the number of integrators 141, 142, 143 is equal to the integration order M of the transfer function H2 (Z) of the second filter 162.
= 3.

【0042】以上のように構成された実施の形態1に係
るデシメーションフィルタDF1について、以下にその
動作を説明する。
The operation of the decimation filter DF1 according to the first embodiment configured as described above will be described below.

【0043】入力信号は64fsのディジタル信号とす
る。第1のデシメーションフィルタ171はクロックφ
1(64fs)で動作する。第1のデシメーション回路
151を除く第1のフィルタ161の動作により、(数
6)に示す伝達関数H1(Z)のローパスフィルタ特性
をもつ。
The input signal is a digital signal of 64 fs. The first decimation filter 171 outputs the clock φ
1 (64 fs). The operation of the first filter 161 except for the first decimation circuit 151 has a low-pass filter characteristic of the transfer function H1 (Z) shown in (Equation 6).

【0044】[0044]

【数6】 (Equation 6)

【0045】この第1のフィルタ161はその特性から
櫛形フィルタと呼ばれる。クロックφ1(64fs)の
周波数の2分の1の周波数(32fs)にゼロ点をも
ち、3次の積分特性を有する。よって、伝達関数H1
(Z)のローパスフィルタである第1のフィルタ161
のゲインは、2の3乗倍(23 )になる。このことは、
第2のデシメーションフィルタ172の入力信号のビッ
ト数が第1のデシメーションフィルタ171の入力信号
のビット数より3ビット多くなることを示す。(数6)
による信号列は、第1のデシメーション回路151によ
り2分の1の周波数32fsの信号列になる。
The first filter 161 is called a comb filter because of its characteristics. It has a zero point at half the frequency (32 fs) of the frequency of the clock φ1 (64 fs) and has a third-order integration characteristic. Therefore, the transfer function H1
First filter 161 which is a low-pass filter of (Z)
Is 2 3 times (2 3 ). This means
This shows that the number of bits of the input signal of the second decimation filter 172 is 3 bits larger than the number of bits of the input signal of the first decimation filter 171. (Equation 6)
Is converted by the first decimation circuit 151 into a signal sequence having a half frequency of 32 fs.

【0046】第2のデシメーションフィルタ172はク
ロックφ2(32fs)で動作する。第2のデシメーシ
ョン回路152を除く第2のフィルタ162の動作によ
り、(数7)に示す伝達関数H2(Z)のローパスフィ
ルタ特性をもつ。
The second decimation filter 172 operates with a clock φ2 (32 fs). The operation of the second filter 162 except for the second decimation circuit 152 has a low-pass filter characteristic of a transfer function H2 (Z) shown in (Formula 7).

【0047】[0047]

【数7】 (Equation 7)

【0048】この第2のフィルタ162はクロックφ2
(32fs)の周波数の8分の1の周波数(4fs)の
整数倍毎にゼロ点をもち、3次の積分特性を有する。よ
って、伝達関数H2(Z)のローパスフィルタである第
2のフィルタ162のゲインは、8の3乗倍(83 )に
なる。(数7)による信号列は第2のデシメーション回
路152により8分の1の周波数4fsの信号列にな
る。第2のフィルタ162がもつローパスフィルタ特性
の伝達関数H2(Z)を2倍の周波数をもつクロックφ
1で表すと(数8)に示す伝達関数H2′(Z)にな
る。
The second filter 162 has a clock φ2
It has a zero point at every integral multiple of one-eighth of the frequency (32 fs) (4 fs) and has a third-order integration characteristic. Therefore, the gain of the second filter 162, which is a low-pass filter of the transfer function H2 (Z), becomes the cube of 8 (8 3 ). The signal sequence according to (Equation 7) is converted into a signal sequence having a frequency of 8 fs by the second decimation circuit 152. The transfer function H2 (Z) of the low-pass filter characteristic of the second filter 162 is increased by a clock φ having a frequency twice as high.
When expressed by 1, the transfer function becomes H2 '(Z) shown in (Equation 8).

【0049】[0049]

【数8】 (Equation 8)

【0050】よって、本実施の形態1に係るデシメーシ
ョンフィルタDF1は、第1のデシメーションフィルタ
171における第1のフィルタ161の伝達関数H1
(Z)と第2のデシメーションフィルタ172における
第2のフィルタ162の伝達関数H2′(Z)とを掛け
算したものであり、(数9)に示す総合の伝達関数H1
2(Z)のローパスフィルタ特性をもつことになる。こ
れは、従来の技術に係る図6のデシメーションフィルタ
の場合の(数5)に示す伝達関数H(Z)と同じもので
ある。
Therefore, the decimation filter DF1 according to the first embodiment has a transfer function H1 of the first filter 161 in the first decimation filter 171.
(Z) multiplied by the transfer function H2 '(Z) of the second filter 162 in the second decimation filter 172, and the total transfer function H1 shown in (Equation 9) is obtained.
It has a low-pass filter characteristic of 2 (Z). This is the same as the transfer function H (Z) shown in (Equation 5) in the case of the decimation filter of FIG. 6 according to the related art.

【0051】[0051]

【数9】 (Equation 9)

【0052】この総合の伝達関数H12(Z)のローパ
スフィルタの周波数特性を図4に示す。
FIG. 4 shows the frequency characteristics of the low-pass filter having the total transfer function H12 (Z).

【0053】本実施の形態1に係るデシメーションフィ
ルタDF1の総合の伝達関数H12(Z)のゲインは4
096倍(=163 )であり、従来の技術のデシメーシ
ョンフィルタと同一である。
The gain of the total transfer function H12 (Z) of the decimation filter DF1 according to the first embodiment is 4
A 096-fold (= 16 3), it is identical to the decimation filter of the prior art.

【0054】以上のように本実施の形態1に係るデシメ
ーションフィルタDF1は、デシメーション(間引き)
処理を、第1のデシメーションフィルタ171と第2の
デシメーションフィルタ172とに分割して実現するこ
とで、従来構成のデシメーションフィルタの特性と同じ
特性を確保しつつ、回路規模と消費電力とが大きな第2
のデシメーションフィルタ172の動作クロックを従来
構成の場合のφ1(64fs)に比べて2分の1のφ2
(32fs)へと半減することができる。よって、消費
電力を従来のデシメーションフィルタの半分に削減する
ことができる。また、第2のデシメーションフィルタ1
72と従来構成のデシメーションフィルタとを比較する
と、従来では段数が16であったシフトレジスタの段数
を半分の8にすることができ、全体としての回路規模を
削減することができる。
As described above, the decimation filter DF1 according to the first embodiment uses the decimation (decimation).
By dividing the processing into the first decimation filter 171 and the second decimation filter 172, the same characteristics as those of the conventional decimation filter are ensured, and the circuit size and power consumption are large. 2
The operation clock of the decimation filter 172 is 1/2 of φ2 (64 fs) in the conventional configuration.
(32 fs). Therefore, power consumption can be reduced to half that of the conventional decimation filter. Also, the second decimation filter 1
Comparing the decimation filter 72 with the conventional decimation filter, the number of stages of the shift register, which was 16 in the past, can be halved to 8, and the circuit scale as a whole can be reduced.

【0055】なお、デシメーションフィルタDF1の次
数および動作周波数は説明のための一例であり、もちろ
ん、これに限定するものではない。
Note that the order and operating frequency of the decimation filter DF1 are merely examples for explanation, and are not intended to limit the present invention.

【0056】〔実施の形態2〕図2は本発明に係る実施
の形態2のデシメーションフィルタの構成を示すブロッ
ク図である。このデシメーションフィルタDF2は、第
1のデシメーションフィルタ271と第2のデシメーシ
ョンフィルタ272とから構成されている。第1のデシ
メーションフィルタ271における第1のフィルタ26
1の伝達関数H1(Z)を(数1)とし、第2のデシメ
ーションフィルタ272における第2のフィルタ262
の伝達関数H2(Z)を(数2)としたときに、
[Embodiment 2] FIG. 2 is a block diagram showing a configuration of a decimation filter according to Embodiment 2 of the present invention. The decimation filter DF2 includes a first decimation filter 271 and a second decimation filter 272. First filter 26 in first decimation filter 271
1 is defined as (Equation 1), and the second filter 262 in the second decimation filter 272 is used.
When the transfer function H2 (Z) is

【0057】[0057]

【数1】 (Equation 1)

【0058】[0058]

【数2】 (Equation 2)

【0059】において、積分次数M=3、シフトレジス
タ段数N=8の場合について示している。そして、次数
を第1のフィルタ261の積分次数M=3に合わせた3
次デルタシグマ(ΔΣ)変調器281として、アナログ
入力信号を4ビット‐64fsのディジタル信号に変換
するものを用いている。したがって、ここでは、第1の
フィルタ261への入力ビット数Q=4となっている。
In this case, the case where the integration order is M = 3 and the number of shift register stages is N = 8 is shown. Then, the order is adjusted to the integral order M = 3 of the first filter 261 and 3
As the next delta sigma (ΔΣ) modulator 281, a converter that converts an analog input signal into a 4-bit-64 fs digital signal is used. Therefore, here, the number of input bits Q to the first filter 261 is Q = 4.

【0060】第1のデシメーションフィルタ271にお
いて、遅延器201,202,203はサンプリング周
波数fsの64倍の周波数64fsのクロックφ1で動
作し、信号をクロックφ1の1クロック分遅延し、出力
する。1番目の遅延器201は3次デルタシグマ変調器
281の出力を遅延し、加算器211の入力とする。加
算器211は3次デルタシグマ変調器281の出力と遅
延器201の出力を加算する。2番目の遅延器202は
加算器211の出力を遅延し、加算器212の入力とす
る。加算器212は加算器211の出力と遅延器202
の出力を加算する。3番目の遅延器203は加算器21
2の出力を遅延し、加算器213の入力とする。加算器
213は加算器212の出力と遅延器203の出力を加
算する。第1のデシメーション回路251は加算器21
3の64fsの出力信号列を64fsの半分の周波数の
クロックφ2(=32fs)の信号列に間引く。
In the first decimation filter 271, the delay units 201, 202, and 203 operate at a clock φ1 having a frequency of 64 fs, which is 64 times the sampling frequency fs, delay the signal by one clock of the clock φ1, and output the delayed signal. The first delay unit 201 delays the output of the third-order delta-sigma modulator 281 and uses it as an input of the adder 211. The adder 211 adds the output of the third-order delta-sigma modulator 281 and the output of the delay unit 201. The second delay unit 202 delays the output of the adder 211 and uses it as the input of the adder 212. The adder 212 is connected to the output of the adder 211 and the delay unit 202.
Add the outputs of The third delay unit 203 is the adder 21
2 is delayed and used as an input to the adder 213. The adder 213 adds the output of the adder 212 and the output of the delay unit 203. The first decimation circuit 251 includes the adder 21
3 is thinned out to a signal train of clock φ2 (= 32 fs) having a half frequency of 64 fs.

【0061】第1のデシメーションフィルタ271は、
遅延器201,202,203、加算器211,21
2,213および第1のデシメーション回路251で構
成されている。上記の構成のうち第1のデシメーション
回路251を除く部分が第1のフィルタ261を構成し
ており、第1のフィルタ261と第1のデシメーション
回路251とによって第1のデシメーションフィルタ2
71が構成されている。第1のデシメーション回路25
1は、64fsの入力信号に対し32fsで信号を出力
する。遅延器201,202,203の個数3が第1の
フィルタ261の伝達関数H1(Z)の積分次数M=3
を決めている。
The first decimation filter 271 is
Delay devices 201, 202, 203, adders 211, 21
2, 213 and a first decimation circuit 251. A portion of the above configuration except for the first decimation circuit 251 forms a first filter 261, and the first decimation filter 2 is formed by the first filter 261 and the first decimation circuit 251.
71 are configured. First decimation circuit 25
1 outputs a signal at 32 fs for an input signal of 64 fs. The number 3 of the delay units 201, 202, and 203 is equal to the integral order M = 3 of the transfer function H1 (Z) of the first filter 261.
Have decided.

【0062】第2のデシメーションフィルタ272にお
いて、段数8のシフトレジスタ221,222,223
は、第1のデシメーションフィルタ271のクロックφ
1(64fs)の2分の1の周波数のクロックφ2(3
2fs)で動作し、信号をクロックφ2の8クロック分
遅延し、出力する。1番目のシフトレジスタ221は前
段の第1のデシメーションフィルタ271の出力を遅延
し、シフトレジスタ222の入力とする。2番目のシフ
トレジスタ222はシフトレジスタ221の出力を遅延
し、シフトレジスタ223の入力とする。3番目のシフ
トレジスタ223はシフトレジスタ222の出力を遅延
し、出力する。減算器214は第1のデシメーションフ
ィルタ271の出力から3番目のシフトレジスタ223
の出力を減算する。減算器215は2番目のシフトレジ
スタ222の出力から1番目のシフトレジスタ221の
出力を減算する。乗算器231は減算器215の出力を
3倍にして出力する。加算器216は減算器214の出
力と乗算器231の出力を加算する。1番目の積分器2
41は加算器216の出力を積分して出力する。2番目
の積分器242は積分器241の出力を積分して出力す
る。3番目の積分器243は積分器242の出力を積分
して出力する。第2のデシメーション回路252は3番
目の積分器243の32fsの出力信号列を32fsの
N分の1すなわちここでは8分の1の周波数4fsの信
号列に間引く。
In the second decimation filter 272, the shift registers 221, 222, 223 having eight stages
Is the clock φ of the first decimation filter 271
The clock φ2 (3
2fs), the signal is delayed by eight clocks of the clock φ2 and output. The first shift register 221 delays the output of the first decimation filter 271 in the preceding stage and uses it as an input to the shift register 222. The second shift register 222 delays the output of the shift register 221 and uses it as an input of the shift register 223. The third shift register 223 delays the output of the shift register 222 and outputs it. The subtractor 214 outputs the third shift register 223 from the output of the first decimation filter 271.
Subtract the output of. The subtracter 215 subtracts the output of the first shift register 221 from the output of the second shift register 222. The multiplier 231 triples the output of the subtractor 215 and outputs the result. The adder 216 adds the output of the subtractor 214 and the output of the multiplier 231. First integrator 2
41 integrates the output of the adder 216 and outputs it. The second integrator 242 integrates the output of the integrator 241 and outputs the result. The third integrator 243 integrates the output of the integrator 242 and outputs the result. The second decimation circuit 252 thins out the 32 fs output signal sequence of the third integrator 243 to 1 / N of 32 fs, that is, 1/8 here, a signal sequence of frequency 4 fs.

【0063】第2のデシメーションフィルタ272は、
シフトレジスタ221,222,223、減算器21
4,215、加算器216、乗算器231、積分器24
1,242,243および第2のデシメーション回路2
52で構成されている。上記の構成のうち第2のデシメ
ーション回路252を除く部分が第2のフィルタ262
を構成しており、第2のフィルタ262と第2のデシメ
ーション回路252とによって第2のデシメーションフ
ィルタ272が構成されている。第2のデシメーション
フィルタ272は、32fsの入力信号に対しローパス
フィルタ処理を行い、4fsで信号を出力する。シフト
レジスタ221,222,223の段数8が第2のフィ
ルタ262の伝達関数H2(Z)の次数N=8を決めて
いる。また、積分器241,242,243の個数が第
2のフィルタ262の伝達関数H2(Z)の積分次数M
=3を決めている。
The second decimation filter 272 is
Shift registers 221, 222, 223, subtractor 21
4, 215, adder 216, multiplier 231 and integrator 24
1,242,243 and second decimation circuit 2
52. In the above configuration, the portion other than the second decimation circuit 252 is the second filter 262.
And the second filter 262 and the second decimation circuit 252 form a second decimation filter 272. The second decimation filter 272 performs low-pass filtering on the input signal of 32 fs, and outputs a signal at 4 fs. The number of stages of the shift registers 221, 222, and 223 determines the order N = 8 of the transfer function H2 (Z) of the second filter 262. The number of integrators 241, 242, and 243 is equal to the integration order M of the transfer function H2 (Z) of the second filter 262.
= 3.

【0064】以上のように構成された実施の形態2に係
るデシメーションフィルタDF2について、以下にその
動作を説明する。
The operation of the decimation filter DF2 according to the second embodiment configured as described above will be described below.

【0065】3次デルタシグマ変調器281はアナログ
入力信号と量子化誤差の3次微分特性を有する4ビット
‐64fsのディジタル信号を出力する。このとき、入
力ビット数Q=4である。第1のデシメーションフィル
タ271は、その3次微分特性を有する4ビット‐64
fsのディジタル信号を入力し、クロックφ1(64f
s)で動作する。第1のデシメーション回路251を除
く第1のフィルタ261の動作により、(数6)に示す
伝達関数H1(Z)のローパスフィルタ特性をもつ。
The third-order delta-sigma modulator 281 outputs a 4-bit-64 fs digital signal having a third-order differential characteristic of an analog input signal and a quantization error. At this time, the number of input bits Q = 4. The first decimation filter 271 has a 4-bit-64 having its third-order differential characteristic.
fs digital signal and a clock φ1 (64f
s). The operation of the first filter 261 except the first decimation circuit 251 has a low-pass filter characteristic of a transfer function H1 (Z) shown in (Equation 6).

【0066】[0066]

【数6】 (Equation 6)

【0067】この第1のフィルタ261はその特性が櫛
形で、クロックφ1(64fs)の周波数の2分の1の
周波数(32fs)にゼロ点をもち、3次の積分特性を
有する。よって、伝達関数H1(Z)のローパスフィル
タである第1のフィルタ261のゲインは、2の3乗倍
(23 )になる。すなわち、3ビットの増加になる。し
かし、3次デルタシグマ変調器281の出力信号には、
高周波成分が含まれており、この高周波成分は、(数
6)に示す伝達関数H1(Z)のローパスフィルタ特性
により減衰され、加算器213の出力は5ビットにな
る。(数6)による信号列は第1のデシメーション回路
251により2分の1の周波数32fsの信号列にな
る。よって、第1のデシメーションフィルタ271は、
入力が4ビット、伝達関数H1(Z)のゲインが3ビッ
トで、計算上では4ビット+3ビット=7ビットとなる
はずであるにもかかわらず、実際上では出力ビット数を
5ビットまで少なくすることができる。
The first filter 261 has a comb-shaped characteristic, has a zero point at half the frequency of the clock φ1 (64 fs) (32 fs), and has a third-order integration characteristic. Therefore, the gain of the first filter 261 which is a low-pass filter of the transfer function H1 (Z) is a power of 2 (2 3 ). That is, it is increased by 3 bits. However, the output signal of the third-order delta-sigma modulator 281 includes
A high-frequency component is included, and the high-frequency component is attenuated by the low-pass filter characteristic of the transfer function H1 (Z) shown in (Equation 6), and the output of the adder 213 becomes 5 bits. The signal sequence according to (Equation 6) is converted into a signal sequence having a half frequency of 32 fs by the first decimation circuit 251. Therefore, the first decimation filter 271
Although the input is 4 bits and the gain of the transfer function H1 (Z) is 3 bits, and the calculation should be 4 bits + 3 bits = 7 bits, the number of output bits is reduced to 5 bits in practice. be able to.

【0068】第2のデシメーションフィルタ272の入
力信号は、第1のデシメーションフィルタ271の出力
信号の5ビット‐32fsのディジタル信号である。第
2のデシメーションフィルタ272はクロックφ2(3
2fs)で動作する。第2のデシメーション回路252
を除く第2のフィルタ262の動作により、(数7)に
示す伝達関数H2(Z)のローパスフィルタ特性をも
つ。
The input signal of the second decimation filter 272 is a 5-bit-32 fs digital signal of the output signal of the first decimation filter 271. The second decimation filter 272 outputs the clock φ2 (3
2fs). Second decimation circuit 252
The low pass filter characteristic of the transfer function H2 (Z) shown in (Equation 7) is obtained by the operation of the second filter 262 except for the following.

【0069】[0069]

【数7】 (Equation 7)

【0070】この第2のフィルタ262はクロックφ2
(32fs)の周波数の8分の1の周波数(4fs)の
整数倍毎にゼロ点をもち、3次の積分特性を有する。よ
って、伝達関数H2(Z)のローパスフィルタである第
2のフィルタ262のゲインは、8の3乗倍(83 )に
なる。(数7)による信号列は第2のデシメーション回
路252により8分の1の周波数4fsの信号列にな
る。第2のフィルタ262がもつローパスフィルタ特性
についてのクロックφ2を基準とする伝達関数H2
(Z)を2倍の周波数をもつクロックφ1の基準で書き
直すと、(数8)に示す伝達関数H2′(Z)になる。
The second filter 262 generates the clock φ2
It has a zero point at every integral multiple of one-eighth of the frequency (32 fs) (4 fs) and has a third-order integration characteristic. Therefore, the gain of the second filter 262, which is a low-pass filter of the transfer function H2 (Z), is a cube of 8 (8 3 ). The signal sequence according to (Equation 7) is converted into a signal sequence having a frequency of 8 fs by the second decimation circuit 252. Transfer function H2 based on clock φ2 for low-pass filter characteristics of second filter 262
If (Z) is rewritten based on the clock φ1 having a double frequency, the transfer function H2 '(Z) shown in (Equation 8) is obtained.

【0071】[0071]

【数8】 (Equation 8)

【0072】よって、本実施の形態2に係るデシメーシ
ョンフィルタDF2は、第1のデシメーションフィルタ
271における第1のフィルタ261の伝達関数H1
(Z)と第2のデシメーションフィルタ272における
第2のフィルタ262の伝達関数H2′(Z)とを掛け
算したものであり、(数9)に示す総合の伝達関数H1
2(Z)のローパスフィルタ特性をもつことになる。こ
れは、実施の形態1に係るデシメーションフィルタDF
1の場合と同じものである。
Therefore, the decimation filter DF2 according to the second embodiment is the same as the transfer function H1 of the first filter 261 in the first decimation filter 271.
(Z) multiplied by the transfer function H2 '(Z) of the second filter 262 in the second decimation filter 272, and the total transfer function H1 shown in (Equation 9) is obtained.
It has a low-pass filter characteristic of 2 (Z). This corresponds to the decimation filter DF according to the first embodiment.
It is the same as the case of 1.

【0073】[0073]

【数9】 (Equation 9)

【0074】この総合の伝達関数H12(Z)のローパ
スフィルタの周波数特性は図4に示すとおりである。
FIG. 4 shows the frequency characteristic of the low-pass filter having the total transfer function H12 (Z).

【0075】本実施の形態2に係るデシメーションフィ
ルタDF2の総合の伝達関数H12(Z)のゲインは4
096倍(=163 )であり、実施の形態1あるいは従
来の技術のデシメーションフィルタと同一である。
The gain of the total transfer function H12 (Z) of the decimation filter DF2 according to the second embodiment is 4
A 096-fold (= 16 3), it is identical to the decimation filter in the form 1 or the prior art embodiment.

【0076】以上のように本実施の形態2に係るデシメ
ーションフィルタDF2は、デシメーション(間引き)
処理を、第1のデシメーションフィルタ271と第2の
デシメーションフィルタ272とに分割して実現するこ
とで、実施の形態1あるいは従来構成と同じ特性を確保
しつつ、回路規模と消費電力の大きな第2のデシメーシ
ョンフィルタ272の動作クロックを従来構成の場合の
φ1(64fs)に比べて2分の1のφ2(32fs)
へと半減することができる。さらに、第1のデシメーシ
ョンフィルタ271の入力信号が3次デルタシグマ変調
器281からの4ビット‐64fsのアナログ信号の場
合は、第1のデシメーションフィルタ271の出力信号
のビット数を削減でき、それに伴って、第2のデシメー
ションフィルタ272の回路規模を小さく構成できる。
よって、従来構成のデシメーションフィルタの特性と同
じ特性を確保しつつ、従来のデシメーションフィルタに
比べ、回路規模をほぼ半分に削減でき、消費電力を4分
の1に削減できる。
As described above, the decimation filter DF2 according to the second embodiment uses the decimation (decimation).
By dividing the processing into the first decimation filter 271 and the second decimation filter 272 and realizing the same characteristics as those of the first embodiment or the conventional configuration, the second circuit having a large circuit scale and large power consumption is realized. The operation clock of the decimation filter 272 is 1/2 of φ2 (32 fs) compared to φ1 (64 fs) in the conventional configuration.
Can be halved. Further, when the input signal of the first decimation filter 271 is a 4-bit-64 fs analog signal from the third-order delta-sigma modulator 281, the number of bits of the output signal of the first decimation filter 271 can be reduced. Thus, the circuit size of the second decimation filter 272 can be reduced.
Therefore, while maintaining the same characteristics as those of the decimation filter having the conventional configuration, the circuit scale can be reduced to almost half and the power consumption can be reduced to one fourth as compared with the conventional decimation filter.

【0077】なお、前段のデルタシグマ変調器の出力ビ
ット数、デルタシグマ変調器とデシメーションフィルタ
DF2の次数および動作周波数は説明のための一例であ
り、もちろん、これに限定するものではない。
The number of output bits of the preceding delta-sigma modulator, the order of the delta-sigma modulator and the order of the decimation filter DF2, and the operating frequency are merely examples for explanation, and are not limited thereto.

【0078】〔実施の形態3〕図3は本発明に係る実施
の形態3のデシメーションフィルタの構成を示すブロッ
ク図である。このデシメーションフィルタDF3は、第
1のデシメーションフィルタ371と第2のデシメーシ
ョンフィルタ372とから構成されている。第1のデシ
メーションフィルタ371における第1のフィルタ36
1の伝達関数H3(Z)を(数3)とし、第2のデシメ
ーションフィルタ372における第2のフィルタ362
の伝達関数H4(Z)を(数4)としたときに、
[Third Embodiment] FIG. 3 is a block diagram showing a configuration of a decimation filter according to a third embodiment of the present invention. The decimation filter DF3 includes a first decimation filter 371 and a second decimation filter 372. First filter 36 in first decimation filter 371
1 as a transfer function H3 (Z), and a second filter 362 in the second decimation filter 372.
When the transfer function H4 (Z) is expressed by (Equation 4),

【0079】[0079]

【数3】 (Equation 3)

【0080】[0080]

【数4】 (Equation 4)

【0081】において、次数L=4を第1のフィルタ3
61の積分次数M=3よりも大きくした4次デルタシグ
マ変調器381を用いている。また、積分次数M=3、
シフトレジスタ段数K=8の場合について示している。
4次デルタシグマ変調器381は入力アナログ入力信号
を64fsのディジタル信号に変換する。
In the above, the order L = 4 is set to the first filter 3
A fourth-order delta-sigma modulator 381 having an integral order M = 3 larger than 61 is used. Also, the integration order M = 3,
The case where the number of shift register stages K = 8 is shown.
The fourth-order delta-sigma modulator 381 converts an input analog input signal into a 64 fs digital signal.

【0082】第1のデシメーションフィルタ371にお
いて、遅延器301,302,303,304はサンプ
リング周波数fsの64倍の周波数64fsのクロック
φ1で動作し、信号をクロックφ1の1クロック分遅延
し、出力する。1番目の遅延器301は4次デルタシグ
マ変調器381の出力を遅延し、加算器311の入力と
する。加算器311は4次デルタシグマ変調器381の
出力と遅延器301の出力を加算する。2番目の遅延器
302は加算器311の出力を遅延し、加算器312の
入力とする。加算器312は加算器311の出力と遅延
器302の出力を加算する。3番目の遅延器303は加
算器312の出力を遅延し、加算器313の入力とす
る。加算器313は加算器312の出力と遅延器303
の出力を加算する。4番目の遅延器304は加算器31
3の出力を遅延し、加算器314の入力とする。加算器
314は加算器313の出力と遅延器304の出力を加
算する。第1のデシメーション回路351は加算器31
4の64fsの出力信号列を64fsの半分の周波数の
クロックφ2(=32fs)の信号列に間引く。
In the first decimation filter 371, the delay units 301, 302, 303, and 304 operate at a clock φ1 having a frequency 64 fs, which is 64 times the sampling frequency fs, delay the signal by one clock of the clock φ1, and output the delayed signal. . The first delay unit 301 delays the output of the fourth-order delta-sigma modulator 381 and uses it as an input of the adder 311. The adder 311 adds the output of the fourth-order delta-sigma modulator 381 and the output of the delay unit 301. The second delay unit 302 delays the output of the adder 311 and uses it as the input of the adder 312. The adder 312 adds the output of the adder 311 and the output of the delay unit 302. The third delay unit 303 delays the output of the adder 312 and uses it as the input of the adder 313. The adder 313 outputs the output of the adder 312 and the delay 303
Add the outputs of The fourth delay unit 304 is the adder 31
3 is delayed and used as an input to the adder 314. The adder 314 adds the output of the adder 313 and the output of the delay unit 304. The first decimation circuit 351 includes the adder 31
4 is thinned out to a signal train of a clock φ2 (= 32 fs) having a half frequency of 64 fs.

【0083】第1のデシメーションフィルタ371は、
遅延器301,302,303,304、加算器31
1,312,313,314および第1のデシメーショ
ン回路351で構成されている。上記の構成のうち第1
のデシメーション回路351を除く部分が第1のフィル
タ361を構成しており、第1のフィルタ361と第1
のデシメーション回路351とによって第1のデシメー
ションフィルタ371が構成されている。第1のデシメ
ーション回路351は、64fsの入力信号に対し32
fsで信号を出力する。
The first decimation filter 371 is
Delay devices 301, 302, 303, 304, adder 31
1, 312, 313, 314 and a first decimation circuit 351. The first of the above configurations
The portion other than the decimation circuit 351 constitutes a first filter 361, and the first filter 361 and the first filter
A first decimation filter 371 is constituted by the decimation circuit 351 of FIG. The first decimation circuit 351 outputs 32 input signals to 64 fs.
Output a signal at fs.

【0084】第2のデシメーションフィルタ372にお
いて、段数8のシフトレジスタ321,322,323
は、第1のデシメーションフィルタ371のクロックφ
1(64fs)の2分の1の周波数のクロックφ2(3
2fs)で動作し、信号をクロックφ2の8クロック分
遅延して出力する。1番目のシフトレジスタ321は前
段の第1のデシメーションフィルタ371の出力を遅延
し、シフトレジスタ322の入力とする。2番目のシフ
トレジスタ322はシフトレジスタ321の出力を遅延
し、シフトレジスタ323の入力とする。3番目のシフ
トレジスタ323はシフトレジスタ322の出力を遅延
し、出力する。減算器315は第1のデシメーションフ
ィルタ371の出力から3番目のシフトレジスタ323
の出力を減算する。減算器316は2番目のシフトレジ
スタ322の出力から1番目のシフトレジスタ321の
出力を減算する。乗算器331は減算器316の出力を
3倍にして出力する。加算器317は減算器315の出
力と乗算器331の出力を加算する。1番目の積分器3
41は加算器317の出力を積分して出力する。2番目
の積分器342は積分器341の出力を積分して出力す
る。3番目の積分器343は積分器342の出力を積分
して出力する。第2のデシメーション回路352は3番
目の積分器343の32fsの出力信号列を32fsの
K分の1すなわちここでは8分の1の周波数4fsの信
号列に間引く。
In the second decimation filter 372, the shift registers 321, 322, 323 having eight stages are provided.
Is the clock φ of the first decimation filter 371
The clock φ2 (3
2fs), and outputs the signal delayed by eight clocks of clock φ2. The first shift register 321 delays the output of the first decimation filter 371 at the preceding stage and uses it as an input to the shift register 322. The second shift register 322 delays the output of the shift register 321 and uses it as an input of the shift register 323. The third shift register 323 delays the output of the shift register 322 and outputs the result. The subtractor 315 outputs the third shift register 323 from the output of the first decimation filter 371.
Subtract the output of. The subtractor 316 subtracts the output of the first shift register 321 from the output of the second shift register 322. The multiplier 331 triples the output of the subtractor 316 and outputs the result. The adder 317 adds the output of the subtractor 315 and the output of the multiplier 331. First integrator 3
41 integrates the output of the adder 317 and outputs it. The second integrator 342 integrates the output of the integrator 341 and outputs the result. The third integrator 343 integrates the output of the integrator 342 and outputs the result. The second decimation circuit 352 thins out the 32 fs output signal sequence of the third integrator 343 to 1 / K of 32 fs, that is, a signal sequence having a frequency of 4 fs in this case.

【0085】第2のデシメーションフィルタ372は、
シフトレジスタ321,322,323、減算器31
5,316、加算器317、乗算器331、積分器34
1,342,343および第2のデシメーション回路3
52で構成されている。上記の構成のうち第2のデシメ
ーション回路352を除く部分が第2のフィルタ362
を構成しており、第2のフィルタ362と第2のデシメ
ーション回路352とによって第2のデシメーションフ
ィルタ372が構成されている。第2のデシメーション
フィルタ372は、32fsの入力信号に対しローパス
フィルタ処理を行い、4fsで信号を出力する。シフト
レジスタ321,322,323の段数8が第2のフィ
ルタ362の伝達関数H4(Z)の次数K=8を決めて
いる。また、積分器341,342,343の個数が第
2のフィルタ362の伝達関数H4(Z)の積分次数M
=3を決めている。
The second decimation filter 372 is
Shift registers 321, 322, 323, subtractor 31
5,316, adder 317, multiplier 331, integrator 34
1, 342, 343 and second decimation circuit 3
52. In the above configuration, the portion other than the second decimation circuit 352 is the second filter 362
The second filter 362 and the second decimation circuit 352 form a second decimation filter 372. The second decimation filter 372 performs a low-pass filter process on the input signal of 32 fs, and outputs a signal at 4 fs. The number of stages of the shift registers 321, 322, and 323 determines the order K = 8 of the transfer function H4 (Z) of the second filter 362. The number of the integrators 341, 342, and 343 is equal to the integration order M of the transfer function H4 (Z) of the second filter 362.
= 3.

【0086】以上のように構成された実施の形態3に係
るデシメーションフィルタDF3について、以下にその
動作を説明する。
The operation of the decimation filter DF3 according to Embodiment 3 configured as described above will be described below.

【0087】4次デルタシグマ変調器381はアナログ
入力信号と量子化誤差の4次微分特性を有する64fs
のディジタル信号を出力する。第1のデシメーションフ
ィルタ371は、その3次微分特性を有する64fsの
ディジタル信号を入力し、クロックφ1(64fs)で
動作する。第1のデシメーション回路351を除く第1
のフィルタ361の動作により、(数10)に示す伝達
関数H3(Z)のローパスフィルタ特性をもつ。
The fourth-order delta-sigma modulator 381 has a 64 fs characteristic having a fourth-order differential characteristic between the analog input signal and the quantization error.
Output a digital signal. The first decimation filter 371 receives a digital signal of 64 fs having the third-order differential characteristic and operates at a clock φ1 (64 fs). The first excluding the first decimation circuit 351
Has the low-pass filter characteristic of the transfer function H3 (Z) shown in (Equation 10).

【0088】[0088]

【数10】 (Equation 10)

【0089】クロックφ1(64fs)の周波数の2分
の1の周波数(32fs)にゼロ点をもち、4次の積分
特性を有する。伝達関数H3(Z)のローパスフィルタ
である第1のフィルタ361のゲインは、2の4乗倍
(24 )になる。(数10)による信号列は第1のデシ
メーション回路351により2分の1の周波数32fs
の信号列になる。
The clock φ1 (64 fs) has a zero point at half the frequency (32 fs) and has a fourth-order integration characteristic. The gain of the first filter 361, which is a low-pass filter of the transfer function H3 (Z), becomes 2 to the power of 4 (2 4 ). The signal sequence according to (Equation 10) is a half frequency 32 fs by the first decimation circuit 351.
Signal sequence.

【0090】第2のデシメーションフィルタ372の入
力信号は、第1のデシメーションフィルタ371の出力
信号である32fsのディジタル信号である。第2のデ
シメーションフィルタ372はクロックφ2(32f
s)で動作する。第2のデシメーション回路352を除
く第2のフィルタ362の動作により、(数7)に示す
伝達関数H2(Z)のローパスフィルタ特性をもつ。
The input signal of the second decimation filter 372 is a 32 fs digital signal which is the output signal of the first decimation filter 371. The second decimation filter 372 outputs the clock φ2 (32f
s). The operation of the second filter 362 except for the second decimation circuit 352 has a low-pass filter characteristic of a transfer function H2 (Z) shown in (Formula 7).

【0091】[0091]

【数7】 (Equation 7)

【0092】この第2のフィルタ362はクロックφ2
(32fs)の周波数の8分の1の周波数(4fs)の
整数倍毎にゼロ点をもち、3次の積分特性を有する。よ
って、伝達関数H2(Z)のローパスフィルタである第
2のフィルタ362のゲインは、8の3乗倍(83 )に
なる。(数7)による信号列は第2のデシメーション回
路352により8分の1の周波数4fsの信号列にな
る。第2のフィルタ362がもつローパスフィルタ特性
についてのクロックφ2を基準とする伝達関数H2
(Z)を2倍の周波数をもつクロックφ1の基準で書き
直すと、(数8)に示す伝達関数H2′(Z)になる。
The second filter 362 generates the clock φ2
It has a zero point at every integral multiple of one-eighth of the frequency (32 fs) (4 fs) and has a third-order integration characteristic. Therefore, the gain of the second filter 362, which is a low-pass filter of the transfer function H2 (Z), is a cube of 8 (8 3 ). The signal sequence according to (Equation 7) is converted into a signal sequence having a frequency of 8 fs by the second decimation circuit 352. Transfer function H2 based on clock φ2 for the low-pass filter characteristic of second filter 362
If (Z) is rewritten based on the clock φ1 having a double frequency, the transfer function H2 '(Z) shown in (Equation 8) is obtained.

【0093】[0093]

【数8】 (Equation 8)

【0094】よって、本実施の形態3に係るデシメーシ
ョンフィルタDF3は、第1のデシメーションフィルタ
371における第1のフィルタ361の伝達関数H3
(Z)と第2のデシメーションフィルタ372における
第2のフィルタ362の伝達関数H2′(Z)とを掛け
算したものであり、(数11)に示す総合の伝達関数H
32(Z)のローパスフィルタ特性をもつことになる。
Therefore, the decimation filter DF3 according to the third embodiment is the same as the transfer function H3 of the first filter 361 in the first decimation filter 371.
(Z) multiplied by the transfer function H2 '(Z) of the second filter 362 in the second decimation filter 372, and the total transfer function H shown in (Equation 11) is obtained.
It has a low-pass filter characteristic of 32 (Z).

【0095】[0095]

【数11】 [Equation 11]

【0096】この総合の伝達関数H32(Z)のローパ
スフィルタの周波数特性は図5に示すとおりである。
FIG. 5 shows the frequency characteristics of the low-pass filter of the total transfer function H32 (Z).

【0097】実施の形態3に係るデシメーションフィル
タDF3の総合の伝達関数H32(Z)のゲインは81
92倍(=24×83 )である。
The gain of the total transfer function H32 (Z) of the decimation filter DF3 according to Embodiment 3 is 81
It is 92 times (= 2 4 × 8 3 ).

【0098】以上のように本実施の形態3に係るデシメ
ーションフィルタDF3は、デシメーション(間引き)
処理を、第1のデシメーションフィルタ371と第2の
デシメーションフィルタ372とに分割して実現するこ
とで、第1のデシメーションフィルタ371により4次
デルタシグマ変調器381の出力の4次微分特性を相殺
することができるため、第1のデシメーションフィルタ
371のみを4次積分特性を有する構成で対応し、第2
のデシメーションフィルタ372は3次積分特性を有す
る構成で対応できる。よって、前段のデルタシグマ変調
器の次数の変更に伴う第2のデシメーションフィルタ3
72の回路規模と消費電力の増加を最小限に抑えること
ができる。
As described above, the decimation filter DF3 according to the third embodiment has the decimation (decimation).
By dividing the processing into a first decimation filter 371 and a second decimation filter 372, the first decimation filter 371 cancels the fourth-order differential characteristic of the output of the fourth-order delta-sigma modulator 381. Therefore, only the first decimation filter 371 is supported by a configuration having a fourth-order integration characteristic,
The decimation filter 372 can be supported by a configuration having a third-order integration characteristic. Therefore, the second decimation filter 3 according to the change in the order of the delta-sigma modulator in the preceding stage
72 can be minimized.

【0099】なお、デルタシグマ変調器とデシメーショ
ンフィルタの次数および動作周波数は説明のための一例
であり、もちろん、これに限定するものではない。
Note that the order and operating frequency of the delta-sigma modulator and the decimation filter are merely examples for explanation, and are not limited thereto.

【0100】[0100]

【発明の効果】以上述べたように本発明に係るデシメー
ションフィルタによれば、デシメーション処理を複数個
のデシメーションフィルタを用いて分割処理すること
で、回路規模と消費電力の削減を図ることができる。さ
らに、デシメーションフィルタに入力する信号がデルタ
シグマ変調器の出力の場合は、回路規模と消費電力を大
幅に削減することができる。また、前段のデルタシグマ
変調器の次数の変更に伴うデシメーションフィルタの回
路規模と消費電力の増加を最小限に抑えることができ
る。
As described above, according to the decimation filter according to the present invention, the circuit size and the power consumption can be reduced by dividing the decimation process using a plurality of decimation filters. Further, when the signal input to the decimation filter is the output of the delta-sigma modulator, the circuit scale and power consumption can be significantly reduced. Further, it is possible to minimize an increase in the circuit size and power consumption of the decimation filter due to the change in the order of the delta-sigma modulator in the preceding stage.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の実施の形態1に係るデシメーションフ
ィルタの構成を示すブロック図である。
FIG. 1 is a block diagram illustrating a configuration of a decimation filter according to Embodiment 1 of the present invention.

【図2】本発明の実施の形態2に係るデシメーションフ
ィルタの構成を示すブロック図である。
FIG. 2 is a block diagram showing a configuration of a decimation filter according to Embodiment 2 of the present invention.

【図3】本発明の実施の形態3に係るデシメーションフ
ィルタの構成を示すブロック図である。
FIG. 3 is a block diagram showing a configuration of a decimation filter according to Embodiment 3 of the present invention.

【図4】本発明の実施の形態1および実施の形態2に係
るデシメーションフィルタの周波数特性を示す図であ
る。
FIG. 4 is a diagram showing frequency characteristics of the decimation filters according to the first and second embodiments of the present invention.

【図5】本発明の実施の形態3に係るデシメーションフ
ィルタの周波数特性を示す図である。
FIG. 5 is a diagram illustrating frequency characteristics of a decimation filter according to Embodiment 3 of the present invention.

【図6】従来の技術に係るデシメーションフィルタの構
成を示すブロック図である。
FIG. 6 is a block diagram showing a configuration of a decimation filter according to a conventional technique.

【図7】従来の技術に係るデシメーションフィルタの周
波数特性を示す図である。
FIG. 7 is a diagram illustrating a frequency characteristic of a decimation filter according to a conventional technique.

【符号の説明】[Explanation of symbols]

101〜103,201〜203,301〜304……
遅延器 111〜113,116,211〜213,216,3
11〜314,317……加算器 114,115,214,215,315,316……
減算器 121〜123,221〜223,321〜323……
8段シフトレジスタ 131,231,331……乗算器 141〜143,241〜243,341〜343……
積分器 151,251,351……第1のデシメーション回路 152,252,352……第2のデシメーション回路 161,261,361……第1のフィルタ 162,262,362……第2のフィルタ 171,271,371……第1のデシメーションフィ
ルタ 172,272,372……第2のデシメーションフィ
ルタ 281……3次デルタシグマ変調器 381……4次デルタシグマ変調器 DF1,DF2,DF3……デシメーションフィルタ
101-103, 201-203, 301-304 ...
Delay units 111-113, 116, 211-213, 216, 3
11 to 314, 317 Adders 114, 115, 214, 215, 315, 316 ...
Subtractors 121-123, 221-223, 321-323 ...
8-stage shift registers 131, 231, 331 ... Multipliers 141-143, 241-243, 341-343 ...
Integrators 151, 251, 351 First decimation circuit 152, 252, 352 Second decimation circuit 161, 261, 361 First filter 162, 262, 362 Second filter 171 271 371 First decimation filter 172 272 372 Second decimation filter 281 Third-order delta-sigma modulator 381 Fourth-order delta-sigma modulator DF1, DF2, DF3 Decimation filter

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 Mを自然数として、 【数1】 で表されるZ変換表示による伝達関数H1(Z)を有す
る第1のフィルタと、 前記第1のフィルタの出力を2分の1にデシメーション
する第1のデシメーション回路と、 前記第1のデシメーション回路の出力を入力とし、Nを
自然数として、 【数2】 で表される伝達関数H2(Z)を有する第2のフィルタ
と、 前記第2のフィルタの出力をN分の1にデシメーション
する第2のデシメーション回路とを備えて構成され、 前記第2のフィルタが前記第1のフィルタの2分の1の
周波数のクロックで動作するように構成されていること
を特徴とするデシメーションフィルタ。
(1) When M is a natural number, A first filter having a transfer function H1 (Z) represented by a Z-transformation, a first decimation circuit for decimating the output of the first filter by half, and a first decimation circuit , And N is a natural number. A second filter having a transfer function H2 (Z) represented by: and a second decimation circuit for decimating the output of the second filter by 1 / N, wherein the second filter Is operated so as to operate with a clock having a half frequency of the first filter.
【請求項2】 第1のフィルタに対する入力が、アナロ
グ信号をQビット(Qは自然数)のディジタル信号に変
換するM次のデルタシグマ変調器の出力であり、かつ、
前記第1のフィルタの出力ビット数が(Q+M)未満で
あるように構成されていることを特徴とする請求項1に
記載のデシメーションフィルタ。
2. An input to the first filter is an output of an M-order delta-sigma modulator that converts an analog signal into a Q-bit (Q is a natural number) digital signal, and
The decimation filter according to claim 1, wherein the number of output bits of the first filter is configured to be less than (Q + M).
【請求項3】 アナログ信号をディジタル信号に変換す
るL次(Lは自然数)のデルタシグマ変調器と、 前記デルタシグマ変調器の出力を入力とし、 【数3】 で表される伝達関数H3(Z)を有する第1のフィルタ
と、 前記第1のフィルタの出力を2分の1にデシメーション
する第1のデシメーション回路と、 前記第1のデシメーション回路の出力を入力とし、Kお
よびMを自然数として、 【数4】 で表される伝達関数H4(Z)を有する第2のフィルタ
と、 前記第2のフィルタの出力をK分の1にデシメーション
する第2のデシメーション回路とを備えて構成され、 前記第2のフィルタが前記第1のフィルタの2分の1の
周波数のクロックで動作するように構成され、かつ、前
記第2のフィルタの次数Mが前記第1のフィルタの次数
L未満に定められていることを特徴とするデシメーショ
ンフィルタ。
3. An L-order (L is a natural number) delta-sigma modulator for converting an analog signal into a digital signal, and an output of the delta-sigma modulator as an input. A first filter having a transfer function H3 (Z) represented by: a first decimation circuit for decimating the output of the first filter by half, and an output of the first decimation circuit And K and M are natural numbers, A second filter having a transfer function H4 (Z) represented by: and a second decimation circuit for decimating the output of the second filter by 1 / K, wherein the second filter Is configured to operate with a clock having a half frequency of the first filter, and the order M of the second filter is set to be less than the order L of the first filter. Characteristic decimation filter.
JP1284597A 1997-01-27 1997-01-27 Decimation filter Pending JPH10209815A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1284597A JPH10209815A (en) 1997-01-27 1997-01-27 Decimation filter

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1284597A JPH10209815A (en) 1997-01-27 1997-01-27 Decimation filter

Publications (1)

Publication Number Publication Date
JPH10209815A true JPH10209815A (en) 1998-08-07

Family

ID=11816738

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1284597A Pending JPH10209815A (en) 1997-01-27 1997-01-27 Decimation filter

Country Status (1)

Country Link
JP (1) JPH10209815A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7146148B2 (en) 2002-10-01 2006-12-05 Hitachi Kokusai Electric Inc. Low intermediate frequency type receiver
US8511475B2 (en) 2007-07-03 2013-08-20 Evodos B.V. Separating device and method

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7146148B2 (en) 2002-10-01 2006-12-05 Hitachi Kokusai Electric Inc. Low intermediate frequency type receiver
US8511475B2 (en) 2007-07-03 2013-08-20 Evodos B.V. Separating device and method

Similar Documents

Publication Publication Date Title
EP0325926B1 (en) Oversampling A/D converter and method for performing A/D conversion
US4972356A (en) Systolic IIR decimation filter
CN112865751A (en) Three-stage cascade structure filter
US9094033B1 (en) Quantization noise-shaping device
JPH04317224A (en) Sigma delta modulator for d/a converter
EP0624290B1 (en) Method for cascading sigma-delta modulators and a sigma-delta modulator system
KR100377037B1 (en) Noise elimination circuit
US5410498A (en) Decimation circuit and method for filtering quantized signals while providing a substantially uniform magnitude and a substantially linear phase response
JPH10209815A (en) Decimation filter
US6151613A (en) Digital filter and method for a MASH delta-sigma modulator
Mitra et al. New methods of digital ladder realization
JP4072855B2 (en) Apparatus and method for sample rate conversion
US10498312B2 (en) Glitch immune cascaded integrator comb architecture for higher order signal interpolation
US6232900B1 (en) Second order digital filter requiring only one sigma delta modulator
JP3131429U (en) Sigma Delta circuit
US7292630B2 (en) Limit-cycle-free FIR/IIR halfband digital filter with shared registers for high-speed sigma-delta A/D and D/A converters
CN212231426U (en) Digital decimation filter and analog-to-digital converter
JPH0732344B2 (en) Thinning filter
Venugopal et al. Design and implementation of a decimation filter for hearing aid applications
Ameur et al. Design of efficient digital interpolation filters and sigma-delta modulator for audio DAC
JPH06283968A (en) Digital signal arithmetic unit
JP3812774B2 (en) 1-bit signal processor
JPH07106974A (en) D/a converter
JPH08162961A (en) A/d converter
JPH11274937A (en) ΔΣ modulator and band-pass filter to which the ΔΣ modulator is applied