JPH10187789A - ハードウェア／ソフトウェア協調シミュレーション装置、ハードウェア／ソフトウェア協調シミュレーション方法及びハードウェア／ソフトウェア協調シミュレーションプログラムを記録した機械読み取り可能な記録媒体 - Google Patents
ハードウェア／ソフトウェア協調シミュレーション装置、ハードウェア／ソフトウェア協調シミュレーション方法及びハードウェア／ソフトウェア協調シミュレーションプログラムを記録した機械読み取り可能な記録媒体Info
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- JPH10187789A JPH10187789A JP8348532A JP34853296A JPH10187789A JP H10187789 A JPH10187789 A JP H10187789A JP 8348532 A JP8348532 A JP 8348532A JP 34853296 A JP34853296 A JP 34853296A JP H10187789 A JPH10187789 A JP H10187789A
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Abstract
(57)【要約】
【課題】 ハードウェア検証及びソフトウェア検証の全
体として高速な協調シミュレーションを行うことがで
き、効率よくソフトウェアの検証を行うことである。 【解決手段】 ＲＴレベルのプロセッサモデルからハー
ドウェアの検証を目的としたシミュレーションを行うハ
ードウェア検証部１３，１４と、ＲＴレベルのプロセッ
サモデルのハードウェア記述をプロセッサの入出力命令
の動作レベルに抽象化して抽象化記述を生成する抽象化
手段１５と、抽象化記述を含む命令レベルのプロセッサ
モデルからソフトウェアの検証を目的としたシミュレー
ションを行うソフトウェア検証部１８，１９と、を具備
するようにしてある。
体として高速な協調シミュレーションを行うことがで
き、効率よくソフトウェアの検証を行うことである。 【解決手段】 ＲＴレベルのプロセッサモデルからハー
ドウェアの検証を目的としたシミュレーションを行うハ
ードウェア検証部１３，１４と、ＲＴレベルのプロセッ
サモデルのハードウェア記述をプロセッサの入出力命令
の動作レベルに抽象化して抽象化記述を生成する抽象化
手段１５と、抽象化記述を含む命令レベルのプロセッサ
モデルからソフトウェアの検証を目的としたシミュレー
ションを行うソフトウェア検証部１８，１９と、を具備
するようにしてある。
Description
【０００１】
【発明の属する技術分野】本発明は、ハードウェア／ソ
フトウェア協調シミュレーション装置、ハードウェア／
ソフトウェア協調シミュレーション方法及びハードウェ
ア／ソフトウェア協調シミュレーションプログラムを記
録した機械読み取り可能な記録媒体に関し、特に、ハー
ドウェア検証及びソフトウェア検証の全体として高速な
協調シミュレーションを行うことができ、効率よくソフ
トウェアの検証を行う技術に関する。
フトウェア協調シミュレーション装置、ハードウェア／
ソフトウェア協調シミュレーション方法及びハードウェ
ア／ソフトウェア協調シミュレーションプログラムを記
録した機械読み取り可能な記録媒体に関し、特に、ハー
ドウェア検証及びソフトウェア検証の全体として高速な
協調シミュレーションを行うことができ、効率よくソフ
トウェアの検証を行う技術に関する。
【０００２】
【従来の技術】図１６は従来のハードウェア／ソフトウ
ェアの協調シミュレーション装置を示すブロック図であ
る。図示の如く、従来のハードウェア／ソフトウェアの
協調シミュレーションにおいては、ハードウェア（Ｈ
Ｗ）部分の検証目的には、ＲＴ（Register Translatio
n) レベルの精度が必要であるため、ソフトウェア箇所
は小規模プログラム１１を用いてＲＴレベルソフトウェ
アシミュレータ１３によりシミュレーションを行う。こ
こで、小規模ソフトウェアとは、検証するソフトウェア
のうち、基本動作のみが記述されたソフトウェアであ
り、外部との入出力までの動作等は記述されていないソ
フトウェアであって、例えば、ドライバプログラムが含
まれる。また、ハードウェア箇所は、ハードウェアが１
システムクロックでどのような動作をするかを記述した
ＲＴレベルのハードウェア記述１２を用いてＲＴレベル
ハードウェアシミュレータ１４により、シミュレーショ
ンを行う。これらＲＴレベルソフトウェアシミュレータ
１３及びＲＴレベルハードウェアシミュレータ１４が協
調しつつシミュレーションを行うことによりＨＷ検証結
果２０を得ることができる。このＨＷ検証結果２０を用
いることでハードウェアの検証を行うことができる。
ェアの協調シミュレーション装置を示すブロック図であ
る。図示の如く、従来のハードウェア／ソフトウェアの
協調シミュレーションにおいては、ハードウェア（Ｈ
Ｗ）部分の検証目的には、ＲＴ（Register Translatio
n) レベルの精度が必要であるため、ソフトウェア箇所
は小規模プログラム１１を用いてＲＴレベルソフトウェ
アシミュレータ１３によりシミュレーションを行う。こ
こで、小規模ソフトウェアとは、検証するソフトウェア
のうち、基本動作のみが記述されたソフトウェアであ
り、外部との入出力までの動作等は記述されていないソ
フトウェアであって、例えば、ドライバプログラムが含
まれる。また、ハードウェア箇所は、ハードウェアが１
システムクロックでどのような動作をするかを記述した
ＲＴレベルのハードウェア記述１２を用いてＲＴレベル
ハードウェアシミュレータ１４により、シミュレーショ
ンを行う。これらＲＴレベルソフトウェアシミュレータ
１３及びＲＴレベルハードウェアシミュレータ１４が協
調しつつシミュレーションを行うことによりＨＷ検証結
果２０を得ることができる。このＨＷ検証結果２０を用
いることでハードウェアの検証を行うことができる。
【０００３】この構成における協調シミュレータは、Ｒ
Ｔレベルの情報が得られるためハードウェアの検証向き
であるが、プロセッサ部分もＲＴレベルであるため、シ
ミュレーションには膨大な時間がかかってしまう。ソフ
トウェアシミュレータ側の入力が小規模ソフトウェアと
なっているのはこの理由であり、この構成はソフトウェ
アの検証には向いていない。
Ｔレベルの情報が得られるためハードウェアの検証向き
であるが、プロセッサ部分もＲＴレベルであるため、シ
ミュレーションには膨大な時間がかかってしまう。ソフ
トウェアシミュレータ側の入力が小規模ソフトウェアと
なっているのはこの理由であり、この構成はソフトウェ
アの検証には向いていない。
【０００４】一方、ソフトウェア（ＳＷ）部分の検証目
的には、小規模ソフトウェアの他に、外部との入出力等
の動作までをも包含したアプリケーションソフトウェア
１６を用いて命令レベルのソフトウェアシミュレータ１
８によりソフトウェア箇所のシミュレーションを行う。
また、ハードウェア箇所は、命令の１単位でどのような
動作をするかを記述した命令レベルのハードウェア記述
２３を用いて、命令レベルのハードウェアシミュレータ
１９によりシミュレーションを行う。
的には、小規模ソフトウェアの他に、外部との入出力等
の動作までをも包含したアプリケーションソフトウェア
１６を用いて命令レベルのソフトウェアシミュレータ１
８によりソフトウェア箇所のシミュレーションを行う。
また、ハードウェア箇所は、命令の１単位でどのような
動作をするかを記述した命令レベルのハードウェア記述
２３を用いて、命令レベルのハードウェアシミュレータ
１９によりシミュレーションを行う。
【０００５】これら命令レベルソフトウェアシミュレー
タ１８及び命令レベルハードウェアシミュレータ１９が
協調しつつシミュレーションを行うことによりＳＷ検証
結果２１を得ることで、ソフトウェア部分の検証を行う
ことができる。
タ１８及び命令レベルハードウェアシミュレータ１９が
協調しつつシミュレーションを行うことによりＳＷ検証
結果２１を得ることで、ソフトウェア部分の検証を行う
ことができる。
【０００６】ソフトウェア検証のためには、ハードウェ
ア部分のシミュレーションをプロセッサの命令レベルに
対応する抽象度でシミュレーションしても精度としては
十分であり、精度を落とす分シミュレーションの高速化
が期待できる。そのような記述としては、ビヘイビアレ
ベル等の記述が考えられる。
ア部分のシミュレーションをプロセッサの命令レベルに
対応する抽象度でシミュレーションしても精度としては
十分であり、精度を落とす分シミュレーションの高速化
が期待できる。そのような記述としては、ビヘイビアレ
ベル等の記述が考えられる。
【０００７】しかしながら、ハードウェア設計者は、Ｒ
Ｔレベルの記述データしか作成しないという問題点があ
る。ＲＴレベルの記述しか作成しない理由は、現在の設
計手法がＲＴレベル以下で自動化されているためであ
る。つまり、例えば、ビヘイビアレベルの記述データを
作成することは、ハードウェア設計者にとって余分な作
業であり、また、仮にビヘイビアレベルの記述データを
作成したとしても、ＲＴレベルの記述データとの等価性
を保証しなければならず、そのために更に余計な作業が
発生してしまうからである。
Ｔレベルの記述データしか作成しないという問題点があ
る。ＲＴレベルの記述しか作成しない理由は、現在の設
計手法がＲＴレベル以下で自動化されているためであ
る。つまり、例えば、ビヘイビアレベルの記述データを
作成することは、ハードウェア設計者にとって余分な作
業であり、また、仮にビヘイビアレベルの記述データを
作成したとしても、ＲＴレベルの記述データとの等価性
を保証しなければならず、そのために更に余計な作業が
発生してしまうからである。
【０００８】そこで、図１７のブロック図に示した協調
シミュレータが開示されている。この協調シミュレータ
は、ソフトウェア検証及びハードウェア検証共に、ソフ
トウェア部分は、アプリケーションソフトウェア１６を
用いて、命令レベルソフトウェアシミュレータ１８によ
り命令レベルのソフトウェアシミュレーションを行う。
一方、ハードウェア部分は、ＲＴレベルハードウェア記
述１２を用いて、ＲＴレベルハードウェアシミュレータ
１４によりＲＴレベルのハードウェアシミュレーション
を行うようにしてある。
シミュレータが開示されている。この協調シミュレータ
は、ソフトウェア検証及びハードウェア検証共に、ソフ
トウェア部分は、アプリケーションソフトウェア１６を
用いて、命令レベルソフトウェアシミュレータ１８によ
り命令レベルのソフトウェアシミュレーションを行う。
一方、ハードウェア部分は、ＲＴレベルハードウェア記
述１２を用いて、ＲＴレベルハードウェアシミュレータ
１４によりＲＴレベルのハードウェアシミュレーション
を行うようにしてある。
【０００９】この命令レベルソフトウェアシミュレータ
１８とＲＴレベルハードウェアシミュレータは１４は、
レベルが相違するため協調シミュレーションをおこなう
ことができない。このため、レベルを変換して協調させ
るためのレベル変換手段２４を設けるようにしてある。
このレベル変換手段２４は、アプリケーションソフトウ
ェア１６とＲＴレベルハードウェア記述１２の対応関係
を表したデータブック２５を検索して、一方の動作を他
方の動作に変換して出力するようにしてある。これによ
り命令レベルのハードウェアシミュレータを作成しなく
ても協調シミュレーションを行うことができる。
１８とＲＴレベルハードウェアシミュレータは１４は、
レベルが相違するため協調シミュレーションをおこなう
ことができない。このため、レベルを変換して協調させ
るためのレベル変換手段２４を設けるようにしてある。
このレベル変換手段２４は、アプリケーションソフトウ
ェア１６とＲＴレベルハードウェア記述１２の対応関係
を表したデータブック２５を検索して、一方の動作を他
方の動作に変換して出力するようにしてある。これによ
り命令レベルのハードウェアシミュレータを作成しなく
ても協調シミュレーションを行うことができる。
【００１０】
【発明が解決しようとする課題】しかしながら、図１７
の協調シミュレーションでは、シミュレーション間にレ
ベル変換手段２４を設けているため、ソフトウェア側は
命令レベル、また、ハードウェア側はＲＴレベルの精度
で同時にシミュレーションを行う必要がある。
の協調シミュレーションでは、シミュレーション間にレ
ベル変換手段２４を設けているため、ソフトウェア側は
命令レベル、また、ハードウェア側はＲＴレベルの精度
で同時にシミュレーションを行う必要がある。
【００１１】これは、ハードウェアの開発者にとって
は、ソフトウェアシミュレータが高速に処理するため問
題はないが、ソフトウェア側の開発者からすれば、ハー
ドウェア側がＲＴレベルの低速なシミュレーションであ
るため、ソフトウェアのデバッグの効率を低下させてし
まうという問題点がある。
は、ソフトウェアシミュレータが高速に処理するため問
題はないが、ソフトウェア側の開発者からすれば、ハー
ドウェア側がＲＴレベルの低速なシミュレーションであ
るため、ソフトウェアのデバッグの効率を低下させてし
まうという問題点がある。
【００１２】本発明は上記事情に鑑みてなされたもので
あり、その目的とするところは、ハードウェア検証及び
ソフトウェア検証について全体として高速な協調シミュ
レーションを行うことができ、効率よくソフトウェアの
検証を行うことができるハードウェア／ソフトウェア協
調シミュレーション装置、ハードウェア／ソフトウェア
協調シミュレーション方法及びハードウェア／ソフトウ
ェア協調シミュレーションプログラムを記録した機械読
み取り可能な記録媒体を提供することにある。
あり、その目的とするところは、ハードウェア検証及び
ソフトウェア検証について全体として高速な協調シミュ
レーションを行うことができ、効率よくソフトウェアの
検証を行うことができるハードウェア／ソフトウェア協
調シミュレーション装置、ハードウェア／ソフトウェア
協調シミュレーション方法及びハードウェア／ソフトウ
ェア協調シミュレーションプログラムを記録した機械読
み取り可能な記録媒体を提供することにある。
【００１３】
【課題を解決するための手段】本発明の発明者は、ハー
ドウェア／ソフトウェア協調シミュレーションを高速に
行うためには、ソフトウェアの検証を目的とする協調シ
ミュレーションを命令レベルで行うことが不可欠である
と考えた。一方で、設計者は、ＲＴレベルのハードウェ
ア記述のみを作成し、命令レベルのハードウェア記述を
作成しないのが一般的であるため、上記のような問題点
があることに気がついた。
ドウェア／ソフトウェア協調シミュレーションを高速に
行うためには、ソフトウェアの検証を目的とする協調シ
ミュレーションを命令レベルで行うことが不可欠である
と考えた。一方で、設計者は、ＲＴレベルのハードウェ
ア記述のみを作成し、命令レベルのハードウェア記述を
作成しないのが一般的であるため、上記のような問題点
があることに気がついた。
【００１４】そこで、何らかの手段を用いて、ＲＴレベ
ルのハードウェア記述を抽象化して命令レベルに変換す
ることにより、上記目的が達成することができることに
気がついた。本発明者は、慎重な研究を重ねた結果、以
下のような発明をすることができた。
ルのハードウェア記述を抽象化して命令レベルに変換す
ることにより、上記目的が達成することができることに
気がついた。本発明者は、慎重な研究を重ねた結果、以
下のような発明をすることができた。
【００１５】請求項１の発明は、ハードウェア／ソフト
ウェア協調シミュレーション装置であって、ＲＴレベル
のプロセッサモデルからハードウェアの検証を目的とし
たシミュレーションを行うハードウェア検証部と、前記
ＲＴレベルのプロセッサモデルのハードウェア記述をプ
ロセッサの入出力命令の動作レベルに抽象化して命令レ
ベルのハードウェア記述である抽象化記述を生成する抽
象化手段と、前記抽象化記述を含む命令レベルのプロセ
ッサモデルからソフトウェアの検証を目的としたシミュ
レーションを行うソフトウェア検証部と、を具備するこ
とを特徴とする。
ウェア協調シミュレーション装置であって、ＲＴレベル
のプロセッサモデルからハードウェアの検証を目的とし
たシミュレーションを行うハードウェア検証部と、前記
ＲＴレベルのプロセッサモデルのハードウェア記述をプ
ロセッサの入出力命令の動作レベルに抽象化して命令レ
ベルのハードウェア記述である抽象化記述を生成する抽
象化手段と、前記抽象化記述を含む命令レベルのプロセ
ッサモデルからソフトウェアの検証を目的としたシミュ
レーションを行うソフトウェア検証部と、を具備するこ
とを特徴とする。
【００１６】請求項２の発明は、前記請求項１における
抽象化手段は、前記ＲＴレベルのプロセッサモデルのハ
ードウェア記述をプロセッサの入出力命令の動作レベル
に１つのプロセスとして抽象化して抽象化記述を生成す
ることを特徴とする。
抽象化手段は、前記ＲＴレベルのプロセッサモデルのハ
ードウェア記述をプロセッサの入出力命令の動作レベル
に１つのプロセスとして抽象化して抽象化記述を生成す
ることを特徴とする。
【００１７】請求項３の発明は、前記請求項１における
抽象化手段は、前記ＲＴレベルのプロセッサモデルのハ
ードウェア記述を解析し、状態遷移グラフを作成する手
段と、前記状態グラフの初期状態を先頭にして、状態を
一列に並べて序列を作る手段と、前記状態グラフの入出
力動作の絡むループは切断する手段と、各状態の動作記
述を序列の順番に並べ、内部信号の削除を行って１つの
プロセスとしてまとめる手段と、ループの切断個所にフ
ラグをセットする文とそれ以降の処理をスキップする文
を挿入して抽象化記述を生成する手段と、を具備するこ
とを特徴とする。
抽象化手段は、前記ＲＴレベルのプロセッサモデルのハ
ードウェア記述を解析し、状態遷移グラフを作成する手
段と、前記状態グラフの初期状態を先頭にして、状態を
一列に並べて序列を作る手段と、前記状態グラフの入出
力動作の絡むループは切断する手段と、各状態の動作記
述を序列の順番に並べ、内部信号の削除を行って１つの
プロセスとしてまとめる手段と、ループの切断個所にフ
ラグをセットする文とそれ以降の処理をスキップする文
を挿入して抽象化記述を生成する手段と、を具備するこ
とを特徴とする。
【００１８】請求項４の発明は、前記請求項１における
抽象化手段は、前記ＲＴレベルのプロセッサモデルのハ
ードウェア記述をプロセッサの入出力命令の動作レベル
に複数のプロセスに分割して抽象化し、抽象化記述を生
成することを特徴とする。
抽象化手段は、前記ＲＴレベルのプロセッサモデルのハ
ードウェア記述をプロセッサの入出力命令の動作レベル
に複数のプロセスに分割して抽象化し、抽象化記述を生
成することを特徴とする。
【００１９】請求項５の発明は、前記請求項１における
抽象化手段は、前記ＲＴレベルのプロセッサモデルのハ
ードウェア記述を解析し、状態遷移グラフを作成する手
段と、前記状態グラフの初期状態を先頭にして、状態を
一列に並べて序列を作る手段と、前記作った序列の前方
に戻る状態遷移を残すか否かを判定する手段と、前記残
すと判定した状態遷移の遷移先状態で序列を分割する手
段と、前記求めた分割毎に動作記述を１つのプロセスに
まとめ、抽象化記述を生成する手段と、を具備すること
を特徴とする。
抽象化手段は、前記ＲＴレベルのプロセッサモデルのハ
ードウェア記述を解析し、状態遷移グラフを作成する手
段と、前記状態グラフの初期状態を先頭にして、状態を
一列に並べて序列を作る手段と、前記作った序列の前方
に戻る状態遷移を残すか否かを判定する手段と、前記残
すと判定した状態遷移の遷移先状態で序列を分割する手
段と、前記求めた分割毎に動作記述を１つのプロセスに
まとめ、抽象化記述を生成する手段と、を具備すること
を特徴とする。
【００２０】上記目的を達成するため、請求項６の発明
は、ハードウェア／ソフトウェア協調シミュレーション
方法であって、ＲＴレベルのプロセッサモデルからハー
ドウェアの検証を目的としたシミュレーションを行い、
前記ＲＴレベルのプロセッサモデルのハードウェア記述
をプロセッサの入出力命令の動作レベルに抽象化して命
令レベルのハードウェア記述である抽象化記述を生成
し、前記抽象化記述を含む命令レベルのプロセッサモデ
ルからソフトウェアの検証を目的としたシミュレーショ
ンを行うことを特徴とする。
は、ハードウェア／ソフトウェア協調シミュレーション
方法であって、ＲＴレベルのプロセッサモデルからハー
ドウェアの検証を目的としたシミュレーションを行い、
前記ＲＴレベルのプロセッサモデルのハードウェア記述
をプロセッサの入出力命令の動作レベルに抽象化して命
令レベルのハードウェア記述である抽象化記述を生成
し、前記抽象化記述を含む命令レベルのプロセッサモデ
ルからソフトウェアの検証を目的としたシミュレーショ
ンを行うことを特徴とする。
【００２１】請求項７の発明は、前記請求項６における
抽象化記述を生成する際に、前記ＲＴレベルのプロセッ
サモデルのハードウェア記述をプロセッサの入出力命令
の動作レベルに１つのプロセスとして抽象化して抽象化
記述を生成することを特徴とする。
抽象化記述を生成する際に、前記ＲＴレベルのプロセッ
サモデルのハードウェア記述をプロセッサの入出力命令
の動作レベルに１つのプロセスとして抽象化して抽象化
記述を生成することを特徴とする。
【００２２】請求項８の発明は、前記請求項６における
抽象化記述を生成する際に、前記ＲＴレベルのプロセッ
サモデルのハードウェア記述を解析し、状態遷移グラフ
を作成し、前記状態グラフの初期状態を先頭にして、状
態を一列に並べて序列を作り、前記状態グラフの入出力
動作の絡むループは切断し、各状態の動作記述を序列の
順番に並べ、内部信号の削除を行って１つのプロセスと
してまとめ、ループの切断個所にフラグをセットする文
とそれ以降の処理をスキップする文を挿入して抽象化記
述を生成することを特徴とする。
抽象化記述を生成する際に、前記ＲＴレベルのプロセッ
サモデルのハードウェア記述を解析し、状態遷移グラフ
を作成し、前記状態グラフの初期状態を先頭にして、状
態を一列に並べて序列を作り、前記状態グラフの入出力
動作の絡むループは切断し、各状態の動作記述を序列の
順番に並べ、内部信号の削除を行って１つのプロセスと
してまとめ、ループの切断個所にフラグをセットする文
とそれ以降の処理をスキップする文を挿入して抽象化記
述を生成することを特徴とする。
【００２３】請求項９の発明は、前記請求項６における
抽象化記述を生成する際に、前記ＲＴレベルのプロセッ
サモデルのハードウェア記述をプロセッサの入出力命令
の動作レベルに複数のプロセスに分割して抽象化し、抽
象化記述を生成することを特徴とする。
抽象化記述を生成する際に、前記ＲＴレベルのプロセッ
サモデルのハードウェア記述をプロセッサの入出力命令
の動作レベルに複数のプロセスに分割して抽象化し、抽
象化記述を生成することを特徴とする。
【００２４】請求項１０の発明は、前記請求項６におけ
る抽象化記述を生成する際に、前記ＲＴレベルのプロセ
ッサモデルのハードウェア記述を解析し、状態遷移グラ
フを作成し、前記状態グラフの初期状態を先頭にして、
状態を一列に並べて序列を作り、前記作った序列の前方
に戻る状態遷移を残すか否かを判定し、前記残すと判定
した状態遷移の遷移先状態で序列を分割し、前記求めた
分割毎に動作記述を１つのプロセスにまとめ、抽象化記
述を生成することを特徴とする。
る抽象化記述を生成する際に、前記ＲＴレベルのプロセ
ッサモデルのハードウェア記述を解析し、状態遷移グラ
フを作成し、前記状態グラフの初期状態を先頭にして、
状態を一列に並べて序列を作り、前記作った序列の前方
に戻る状態遷移を残すか否かを判定し、前記残すと判定
した状態遷移の遷移先状態で序列を分割し、前記求めた
分割毎に動作記述を１つのプロセスにまとめ、抽象化記
述を生成することを特徴とする。
【００２５】上記目的を達成するため、請求項１１の発
明は、ハードウェア／ソフトウェア協調シミュレーショ
ンプログラムを記録した機械読み取り可能な記録媒体で
あって、ＲＴレベルのプロセッサモデルからハードウェ
アの検証を目的としたシミュレーションを行うハードウ
ェア検証処理と、前記ＲＴレベルのプロセッサモデルの
ハードウェア記述をプロセッサの入出力命令の動作レベ
ルに抽象化して命令レベルのハードウェア記述である抽
象化記述を生成する抽象化処理と、前記抽象化記述を含
む命令レベルのプロセッサモデルからソフトウェアの検
証を目的としたシミュレーションを行うソフトウェア検
証処理と、を具備することを特徴とする。
明は、ハードウェア／ソフトウェア協調シミュレーショ
ンプログラムを記録した機械読み取り可能な記録媒体で
あって、ＲＴレベルのプロセッサモデルからハードウェ
アの検証を目的としたシミュレーションを行うハードウ
ェア検証処理と、前記ＲＴレベルのプロセッサモデルの
ハードウェア記述をプロセッサの入出力命令の動作レベ
ルに抽象化して命令レベルのハードウェア記述である抽
象化記述を生成する抽象化処理と、前記抽象化記述を含
む命令レベルのプロセッサモデルからソフトウェアの検
証を目的としたシミュレーションを行うソフトウェア検
証処理と、を具備することを特徴とする。
【００２６】請求項１２の発明は、前記請求項１１にお
ける前記抽象化処理は、前記ＲＴレベルのプロセッサモ
デルのハードウェア記述をプロセッサの入出力命令の動
作レベルに１つのプロセスとして抽象化して抽象化記述
を生成することを特徴とする。
ける前記抽象化処理は、前記ＲＴレベルのプロセッサモ
デルのハードウェア記述をプロセッサの入出力命令の動
作レベルに１つのプロセスとして抽象化して抽象化記述
を生成することを特徴とする。
【００２７】請求項１３の発明は、前記請求項１１にお
ける抽象化処理は、前記ＲＴレベルのプロセッサモデル
のハードウェア記述を解析し、状態遷移グラフを作成す
る処理と、前記状態グラフの初期状態を先頭にして、状
態を一列に並べて序列を作る処理と、前記状態グラフの
入出力動作の絡むループは切断する処理と、各状態の動
作記述を序列の順番に並べ、内部信号の削除を行って１
つのプロセスとしてまとめる処理と、ループの切断個所
にフラグをセットする文とそれ以降の処理をスキップす
る文を挿入して抽象化記述を生成する処理と、を具備す
ることを特徴とする。
ける抽象化処理は、前記ＲＴレベルのプロセッサモデル
のハードウェア記述を解析し、状態遷移グラフを作成す
る処理と、前記状態グラフの初期状態を先頭にして、状
態を一列に並べて序列を作る処理と、前記状態グラフの
入出力動作の絡むループは切断する処理と、各状態の動
作記述を序列の順番に並べ、内部信号の削除を行って１
つのプロセスとしてまとめる処理と、ループの切断個所
にフラグをセットする文とそれ以降の処理をスキップす
る文を挿入して抽象化記述を生成する処理と、を具備す
ることを特徴とする。
【００２８】請求項１４の発明は、前記請求項１１にお
ける抽象化処理は、前記ＲＴレベルのプロセッサモデル
のハードウェア記述をプロセッサの入出力命令の動作レ
ベルに複数のプロセスに分割して抽象化し、抽象化記述
を生成することを特徴とする。
ける抽象化処理は、前記ＲＴレベルのプロセッサモデル
のハードウェア記述をプロセッサの入出力命令の動作レ
ベルに複数のプロセスに分割して抽象化し、抽象化記述
を生成することを特徴とする。
【００２９】請求項１５の発明は、前記請求項１１にお
ける抽象化処理は、前記ＲＴレベルのプロセッサモデル
のハードウェア記述を解析し、状態遷移グラフを作成す
る処理と、前記状態グラフの初期状態を先頭にして、状
態を一列に並べて序列を作る処理と、前記作った序列の
前方に戻る状態遷移を残すか否かを判定する処理と、前
記残すと判定した状態遷移の遷移先状態で序列を分割す
る処理と、前記求めた分割毎に動作記述を１つのプロセ
スにまとめ、抽象化記述を生成する処理と、を具備する
ことを特徴とする。
ける抽象化処理は、前記ＲＴレベルのプロセッサモデル
のハードウェア記述を解析し、状態遷移グラフを作成す
る処理と、前記状態グラフの初期状態を先頭にして、状
態を一列に並べて序列を作る処理と、前記作った序列の
前方に戻る状態遷移を残すか否かを判定する処理と、前
記残すと判定した状態遷移の遷移先状態で序列を分割す
る処理と、前記求めた分割毎に動作記述を１つのプロセ
スにまとめ、抽象化記述を生成する処理と、を具備する
ことを特徴とする。
【００３０】
【発明の実施の形態】以下、本発明に係るハードウェア
／ソフトウェア協調シミュレーション装置、ハードウェ
ア／ソフトウェア協調シミュレーション方法及びハード
ウェア／ソフトウェア協調シミュレーションプログラム
を記録した機械読み取り可能な記録媒体の実施形態につ
いて、図面を参照しながら説明する。
／ソフトウェア協調シミュレーション装置、ハードウェ
ア／ソフトウェア協調シミュレーション方法及びハード
ウェア／ソフトウェア協調シミュレーションプログラム
を記録した機械読み取り可能な記録媒体の実施形態につ
いて、図面を参照しながら説明する。
【００３１】第１の実施形態 図１は、本実施形態のハードウェア／ソフトウェア協調
シミュレーション装置を示すブロック図である。本実施
形態によるハードウェア／ソフトウェア協調シミュレー
ション装置は、ＲＴレベルのプロセッサモデルからハー
ドウェアの検証を目的としたシミュレーションを行うハ
ードウェア検証部１３，１４と、ＲＴレベルのプロセッ
サモデルのハードウェア記述をプロセッサの入出力命令
の動作レベルに抽象化して抽象化記述を生成する抽象化
手段１５と、抽象化記述を含む命令レベルのプロセッサ
モデルからソフトウェアの検証を目的としたシミュレー
ションを行うソフトウェア検証部１８，１９とを具備す
る。
シミュレーション装置を示すブロック図である。本実施
形態によるハードウェア／ソフトウェア協調シミュレー
ション装置は、ＲＴレベルのプロセッサモデルからハー
ドウェアの検証を目的としたシミュレーションを行うハ
ードウェア検証部１３，１４と、ＲＴレベルのプロセッ
サモデルのハードウェア記述をプロセッサの入出力命令
の動作レベルに抽象化して抽象化記述を生成する抽象化
手段１５と、抽象化記述を含む命令レベルのプロセッサ
モデルからソフトウェアの検証を目的としたシミュレー
ションを行うソフトウェア検証部１８，１９とを具備す
る。
【００３２】ここで、上記ＲＴレベルのプロセッサモデ
ルにはＲＴレベルのハードウェア記述１２が含まれる。
また、上記命令レベルのプロセッサモデルには、抽象化
手段１５にてＲＴレベルのハードウェア記述を抽象化し
た抽象化記述１７が含まれる。図１に示した小規模ソフ
トウェア１１とは、検証するソフトウェアのうち、基本
動作のみが記述されたソフトウェアであり、外部との入
出力までの動作等は記述されていないソフトウェアであ
って、例えば、ドライバプログラムが含まれる。また、
アプリケーションソフトウェア１６は、小規模ソフトウ
ェアの他に、外部との入出力等の動作までをも包含した
ソフトウェアである。
ルにはＲＴレベルのハードウェア記述１２が含まれる。
また、上記命令レベルのプロセッサモデルには、抽象化
手段１５にてＲＴレベルのハードウェア記述を抽象化し
た抽象化記述１７が含まれる。図１に示した小規模ソフ
トウェア１１とは、検証するソフトウェアのうち、基本
動作のみが記述されたソフトウェアであり、外部との入
出力までの動作等は記述されていないソフトウェアであ
って、例えば、ドライバプログラムが含まれる。また、
アプリケーションソフトウェア１６は、小規模ソフトウ
ェアの他に、外部との入出力等の動作までをも包含した
ソフトウェアである。
【００３３】ハードウェア／ソフトウェア協調シミュレ
ーションを行う際には、まず、ＲＴレベルソフトウェア
シミュレータ１３と、ＲＴレベルハードウェアシミュレ
ータ１４とを用いて、ハードウェア検証を目的とした協
調シミュレーションを行う。次に、抽象化手段１５によ
って、ＲＴレベルのハードウェア記述１２をプロセッサ
の入出力命令の動作レベルに抽象化して抽象化記述１７
を生成する。そして、命令レベルソフトウェアシミュレ
ータ１８と、命令レベルハードウェアシミュレータ１９
とを用いて、ソフトウェア検証を目的とした協調シミュ
レーションを行うようにする。
ーションを行う際には、まず、ＲＴレベルソフトウェア
シミュレータ１３と、ＲＴレベルハードウェアシミュレ
ータ１４とを用いて、ハードウェア検証を目的とした協
調シミュレーションを行う。次に、抽象化手段１５によ
って、ＲＴレベルのハードウェア記述１２をプロセッサ
の入出力命令の動作レベルに抽象化して抽象化記述１７
を生成する。そして、命令レベルソフトウェアシミュレ
ータ１８と、命令レベルハードウェアシミュレータ１９
とを用いて、ソフトウェア検証を目的とした協調シミュ
レーションを行うようにする。
【００３４】図２は、抽象化手段１５で行う処理を示す
フローチャートである。まず、ステップ１１０でＲＴレ
ベルのハードウェア記述１２を解析して、状態遷移グラ
フを作成する。次に、ステップ１２０で初期状態を先頭
にして、状態を一列に並べて序列を作る。次に、ステッ
プ１３０で入出力動作の絡まないループはループとして
残し、入出力動作の絡むループは切断する。次に、ステ
ップ１４０で、各状態の動作記述を序列の順番に並べ、
内部信号の削除を行って１つのプロセスとしてまとめ
る。次に、ステップ１５０でループの切断個所にフラグ
をセットする文とそれ以降の処理をスキップする文を挿
入する。最後に、ステップ１６０で抽象化されたハード
ウェア記述を生成する。
フローチャートである。まず、ステップ１１０でＲＴレ
ベルのハードウェア記述１２を解析して、状態遷移グラ
フを作成する。次に、ステップ１２０で初期状態を先頭
にして、状態を一列に並べて序列を作る。次に、ステッ
プ１３０で入出力動作の絡まないループはループとして
残し、入出力動作の絡むループは切断する。次に、ステ
ップ１４０で、各状態の動作記述を序列の順番に並べ、
内部信号の削除を行って１つのプロセスとしてまとめ
る。次に、ステップ１５０でループの切断個所にフラグ
をセットする文とそれ以降の処理をスキップする文を挿
入する。最後に、ステップ１６０で抽象化されたハード
ウェア記述を生成する。
【００３５】図３は、ステップ１２０の状態を一列に並
べる処理のアルゴリズムを示すフローチャートである。
ここで示すアルゴリズムは、深さ方向を優先して並べて
いるが、本発明においては、このアルゴリズムに限定さ
れるものではない。このアルゴリズムは、まず、ステッ
プ１２１で初期設定として、状態番号なる変数を導入
し、この状態番号に１をセットする。次に、ステップ１
２２にて、初期状態に状態番号、すなわち、１を付与す
る。そして、状態番号をインクリメントする。続いて、
ステップ１２３にて、次に遷移する状態の中に状態番号
の付与されていないものがあるか否かを判定する。この
判定により、状態番号が付与されていないものがある場
合には、ステップ１２４にて、その１つを選び状態番号
を付与する。また、その残りはスタックに格納し、状態
番号をインクリメントする。引き続き、ステップ１２３
に戻って、その次に遷移する状態の中に状態番号の付与
されていないものがあるか否かの判定を行い、次に遷移
する状態の中に状態番号が付与されていないものがなく
なるまで繰り返す。
べる処理のアルゴリズムを示すフローチャートである。
ここで示すアルゴリズムは、深さ方向を優先して並べて
いるが、本発明においては、このアルゴリズムに限定さ
れるものではない。このアルゴリズムは、まず、ステッ
プ１２１で初期設定として、状態番号なる変数を導入
し、この状態番号に１をセットする。次に、ステップ１
２２にて、初期状態に状態番号、すなわち、１を付与す
る。そして、状態番号をインクリメントする。続いて、
ステップ１２３にて、次に遷移する状態の中に状態番号
の付与されていないものがあるか否かを判定する。この
判定により、状態番号が付与されていないものがある場
合には、ステップ１２４にて、その１つを選び状態番号
を付与する。また、その残りはスタックに格納し、状態
番号をインクリメントする。引き続き、ステップ１２３
に戻って、その次に遷移する状態の中に状態番号の付与
されていないものがあるか否かの判定を行い、次に遷移
する状態の中に状態番号が付与されていないものがなく
なるまで繰り返す。
【００３６】次に遷移する状態のうち、全ての状態に状
態番号が付与された場合には、ステップ１２５に進み、
スタックに状態が格納されているか否かを判定する。状
態が格納されている場合には、ステップ１２６にてスタ
ックから１つ状態を取り出し、ステップ１２７にてその
状態に状態番号が付与されているか否かを判定する。こ
の判定により状態番号が付与されていなければ、ステッ
プ１２４に戻って、ステップ１２６にて取り出された状
態に状態番号を付与し、また、その残りはスタックに格
納し、状態番号をインクリメントする。引き続き、ステ
ップ１２３に戻って、判定を行い、その次に遷移する状
態の中に状態番号が付与されていないものがなくなるま
で繰り返し、再びステップ１２５に進む。一方、ステッ
プ１２７にてその状態に状態番号が付与されている場合
にはステップ１２５に戻って再びスタックに状態が格納
されているか否かを判定する。以上の処理を施し、スタ
ックに状態がなくなるまで処理を行う。
態番号が付与された場合には、ステップ１２５に進み、
スタックに状態が格納されているか否かを判定する。状
態が格納されている場合には、ステップ１２６にてスタ
ックから１つ状態を取り出し、ステップ１２７にてその
状態に状態番号が付与されているか否かを判定する。こ
の判定により状態番号が付与されていなければ、ステッ
プ１２４に戻って、ステップ１２６にて取り出された状
態に状態番号を付与し、また、その残りはスタックに格
納し、状態番号をインクリメントする。引き続き、ステ
ップ１２３に戻って、判定を行い、その次に遷移する状
態の中に状態番号が付与されていないものがなくなるま
で繰り返し、再びステップ１２５に進む。一方、ステッ
プ１２７にてその状態に状態番号が付与されている場合
にはステップ１２５に戻って再びスタックに状態が格納
されているか否かを判定する。以上の処理を施し、スタ
ックに状態がなくなるまで処理を行う。
【００３７】図４は、本実施形態で用いるＲＴレベルの
ハードウェア記述１２を示したものである。この記述
は、紙面の都合上、図面に向かって左列上段から記述が
開始され、右段下段で記述が終了するように示した。こ
のＲＴレベルのハードウェア記述１２は、状態の宣言部
４１と、動作記述部４２と、状態遷移記述部４３とを有
するものである。以下では、図４に示したＲＴレベルの
ハードウェア記述をもとにして、図２に示した抽象化手
段１５のアルゴリズムの動作を詳細に説明する。
ハードウェア記述１２を示したものである。この記述
は、紙面の都合上、図面に向かって左列上段から記述が
開始され、右段下段で記述が終了するように示した。こ
のＲＴレベルのハードウェア記述１２は、状態の宣言部
４１と、動作記述部４２と、状態遷移記述部４３とを有
するものである。以下では、図４に示したＲＴレベルの
ハードウェア記述をもとにして、図２に示した抽象化手
段１５のアルゴリズムの動作を詳細に説明する。
【００３８】図４に示したＲＴレベルのハードウェア記
述１２の状態の宣言部４１からＳ１乃至Ｓ８の８つの状
態があることが分かる。この８つの状態に対して状態遷
移記述部４３の状態遷移の動作記述を用いてステップ１
１０の処理を行うと図５に示す如くになる。この状態遷
移グラフは状態を表すノード５１と、状態間の遷移関係
を示すエッジ５２とから構成されている。このエッジの
矢印方向へ状態が遷移することを意味する。
述１２の状態の宣言部４１からＳ１乃至Ｓ８の８つの状
態があることが分かる。この８つの状態に対して状態遷
移記述部４３の状態遷移の動作記述を用いてステップ１
１０の処理を行うと図５に示す如くになる。この状態遷
移グラフは状態を表すノード５１と、状態間の遷移関係
を示すエッジ５２とから構成されている。このエッジの
矢印方向へ状態が遷移することを意味する。
【００３９】図５に示した状態遷移グラフに対して、初
期状態を先頭にして、全ての状態を一列に並べて序列を
作るステップ１２０の処理を行う。図６は、ステップ１
２０で図５に示す状態遷移グラフに図３に示したアルゴ
リズムを適用し、状態を１列に並べた結果の例を示して
いる。
期状態を先頭にして、全ての状態を一列に並べて序列を
作るステップ１２０の処理を行う。図６は、ステップ１
２０で図５に示す状態遷移グラフに図３に示したアルゴ
リズムを適用し、状態を１列に並べた結果の例を示して
いる。
【００４０】図６に示した状態遷移グラフに対して、ル
ープの切断の要否を判定するステップ１３０の処理を行
う。図７は、ステップ１３０で、ループを切断するか否
かを判定した後の状態遷移グラフを示している。ループ
を切断するか否かの判定は、ループ中に入出力動作があ
る時はループを切断すると判定し、入出力動作がない時
はループは切断しないと判定する。図７では、状態遷移
７１〜７５がループであるが、図４の状態遷移記述部４
３から状態Ｓ２と状態Ｓ３に入力動作があるため、ルー
プ７１，７２，７３，７５は切断されることになる。ル
ープ７４は入出力動作を含まないため切断しない。な
お、入出力動作は、外部入力ピンを右辺に含む信号代入
文あるいは外部出力ピンを左辺に含む信号代入文として
表現されているため、入出力動作の有無は、これらの信
号代入文の有無で判定できる。
ープの切断の要否を判定するステップ１３０の処理を行
う。図７は、ステップ１３０で、ループを切断するか否
かを判定した後の状態遷移グラフを示している。ループ
を切断するか否かの判定は、ループ中に入出力動作があ
る時はループを切断すると判定し、入出力動作がない時
はループは切断しないと判定する。図７では、状態遷移
７１〜７５がループであるが、図４の状態遷移記述部４
３から状態Ｓ２と状態Ｓ３に入力動作があるため、ルー
プ７１，７２，７３，７５は切断されることになる。ル
ープ７４は入出力動作を含まないため切断しない。な
お、入出力動作は、外部入力ピンを右辺に含む信号代入
文あるいは外部出力ピンを左辺に含む信号代入文として
表現されているため、入出力動作の有無は、これらの信
号代入文の有無で判定できる。
【００４１】図７に示した状態遷移グラフに対して、各
状態の動作記述を序列の順番に並べ、内部信号を削除し
て、一つのプロセスを作成するステップ１４０の処理を
行う。ステップ１４０により処理された状態遷移グラフ
に対し、ループ切断箇所に状態フラグセット文と、それ
以降の処理をスキップする文を挿入するステップ１５０
の処理を行う。図８は、ステップ１５０でループを切断
すると判定した箇所にフラグをセットする文とこれ以降
の処理をスキップする文とを挿入した後の様子を模式的
に示している。例えば、図７のループ７１を削除し、そ
の代わりにフラグＦＬＧを２にセットする。なお、ルー
プが切断されない個所にはｌｏｏｐ文やｗｈｉｌｅ文等
適切な繰り返し文を挿入しておく。この処理により図８
の点線に示す如く１つのプロセスにまとめられたものと
する。
状態の動作記述を序列の順番に並べ、内部信号を削除し
て、一つのプロセスを作成するステップ１４０の処理を
行う。ステップ１４０により処理された状態遷移グラフ
に対し、ループ切断箇所に状態フラグセット文と、それ
以降の処理をスキップする文を挿入するステップ１５０
の処理を行う。図８は、ステップ１５０でループを切断
すると判定した箇所にフラグをセットする文とこれ以降
の処理をスキップする文とを挿入した後の様子を模式的
に示している。例えば、図７のループ７１を削除し、そ
の代わりにフラグＦＬＧを２にセットする。なお、ルー
プが切断されない個所にはｌｏｏｐ文やｗｈｉｌｅ文等
適切な繰り返し文を挿入しておく。この処理により図８
の点線に示す如く１つのプロセスにまとめられたものと
する。
【００４２】以上のような処理を経て、抽象化されたハ
ードウェア記述を生成するステップ１６０により抽象化
されたハードウェア記述を出力する。図９は、ステップ
１６０で生成される抽象化記述の例を示している。
ードウェア記述を生成するステップ１６０により抽象化
されたハードウェア記述を出力する。図９は、ステップ
１６０で生成される抽象化記述の例を示している。
【００４３】以上説明した抽象化手段によって生成され
る抽象化記述は、全体が１つのプロセスとしてまとめら
れているため、１回のイベント処理で全ての状態が正し
い順序で実行される。このため、元のＲＴレベルのハー
ドウェア記述が、複数回のイベント処理で全ての状態が
実行されるのに比べ、シミュレーションが高速に実行さ
れることになる。また、プロセッサとの間でデータ交換
が必要となる部分では、一旦、処理が中断でき、その後
の処理もフラグを適切に設定することによって正しく実
行されるようになっている。
る抽象化記述は、全体が１つのプロセスとしてまとめら
れているため、１回のイベント処理で全ての状態が正し
い順序で実行される。このため、元のＲＴレベルのハー
ドウェア記述が、複数回のイベント処理で全ての状態が
実行されるのに比べ、シミュレーションが高速に実行さ
れることになる。また、プロセッサとの間でデータ交換
が必要となる部分では、一旦、処理が中断でき、その後
の処理もフラグを適切に設定することによって正しく実
行されるようになっている。
【００４４】第２の実施形態 次に、第１の実施の形態で説明した図１に示すハードウ
ェア／ソフトウェア協調シミュレーション装置における
抽象化手段１５の第２の実施形態を説明する。
ェア／ソフトウェア協調シミュレーション装置における
抽象化手段１５の第２の実施形態を説明する。
【００４５】図１０は、抽象化手段１５で行う処理を示
すフローチャートである。ここで、第２の実施形態の抽
象化手段１５の動作について説明する。まず、ステップ
２１０で、ＲＴレベルのハードウェア記述１２を解析し
て状態遷移グラフを作成する。図５に作成された状態遷
移グラフを示す。この処理は、前述の第１の実施形態と
同様でもよいので、その説明は省略する。次に、ステッ
プ２２０で、初期状態を先頭とし、すべての状態を一列
に並べた序列を作る。この時の状態のならべ方は、図３
に示したアルゴリズムと同じで良いので、その説明は省
略する。図１１に作成された序列を示す。
すフローチャートである。ここで、第２の実施形態の抽
象化手段１５の動作について説明する。まず、ステップ
２１０で、ＲＴレベルのハードウェア記述１２を解析し
て状態遷移グラフを作成する。図５に作成された状態遷
移グラフを示す。この処理は、前述の第１の実施形態と
同様でもよいので、その説明は省略する。次に、ステッ
プ２２０で、初期状態を先頭とし、すべての状態を一列
に並べた序列を作る。この時の状態のならべ方は、図３
に示したアルゴリズムと同じで良いので、その説明は省
略する。図１１に作成された序列を示す。
【００４６】次に、ステップ２３０で、序列の前方に戻
る状態遷移のそれぞれについて、当該状態遷移を残すか
否かを判定する。判定方法は、前方に戻る状態遷移によ
って構成される閉ループ内に入出力動作が含まれる時、
当該状態遷移を残すと判定し、閉ループ内に入出力動作
が含まれない時は、当該状態を残さないと判定する。図
１１を使って具体的に説明する。図１１で、序列の前方
に戻る状態遷移はｅ１，ｅ２，ｅ３，ｅ４，ｅ５の５つ
ある。この内、ｅ１，ｅ２，ｅ３，ｅ４は、それによっ
て構成される閉ループ内に入出力動作を行う状態Ｓ２な
いし状態Ｓ３を含むため、状態遷移を残すと判定され、
ｅ４は、閉ループ内に入出力動作を行う状態を含まない
ので、状態遷移を残さないと判定されることになる。図
１２は、このようにして判定された結果を示す。次に、
ステップ２４０で、ステップ２３０で残すと判定された
状態遷移の遷移先状態で序列を分割する。序列を分割し
た例を図１３に示す。
る状態遷移のそれぞれについて、当該状態遷移を残すか
否かを判定する。判定方法は、前方に戻る状態遷移によ
って構成される閉ループ内に入出力動作が含まれる時、
当該状態遷移を残すと判定し、閉ループ内に入出力動作
が含まれない時は、当該状態を残さないと判定する。図
１１を使って具体的に説明する。図１１で、序列の前方
に戻る状態遷移はｅ１，ｅ２，ｅ３，ｅ４，ｅ５の５つ
ある。この内、ｅ１，ｅ２，ｅ３，ｅ４は、それによっ
て構成される閉ループ内に入出力動作を行う状態Ｓ２な
いし状態Ｓ３を含むため、状態遷移を残すと判定され、
ｅ４は、閉ループ内に入出力動作を行う状態を含まない
ので、状態遷移を残さないと判定されることになる。図
１２は、このようにして判定された結果を示す。次に、
ステップ２４０で、ステップ２３０で残すと判定された
状態遷移の遷移先状態で序列を分割する。序列を分割し
た例を図１３に示す。
【００４７】最後に、ステップ２５０で、ステップ２４
０で求めた各分割毎に、その分割に含まれる状態の動作
記述を１つのプロセスとしてまとめ、抽象化記述を生成
する。図１４は、抽象化記述の状態遷移関係を表す図で
あり、図１５は、抽象化記述の例を示す。
０で求めた各分割毎に、その分割に含まれる状態の動作
記述を１つのプロセスとしてまとめ、抽象化記述を生成
する。図１４は、抽象化記述の状態遷移関係を表す図で
あり、図１５は、抽象化記述の例を示す。
【００４８】以上のステップにより生成された抽象化記
述は、プロセッサとの間の入出力動作、つまり、ソフト
ウェアシミュレータとの間でデータ転送を要する部分以
外の動作を１回のイベント処理でシミュレーションでき
るようになっており、元のＲＴレベルのハードウェア記
述では、複数回のイベント処理が必要になるのに比べ、
シミュレーションが高速に実行できる。また、第１の実
施の形態に示した抽象化手段に比べ、状態遷移を実現す
るために余分なステートメントを追加する必要もないの
で、シミュレーションするハードウェアの状態遷移が複
雑な場合、第１の実施形態に示した抽象化手段よりも更
に効率の良いシミュレーションが可能な記述が生成でき
る。
述は、プロセッサとの間の入出力動作、つまり、ソフト
ウェアシミュレータとの間でデータ転送を要する部分以
外の動作を１回のイベント処理でシミュレーションでき
るようになっており、元のＲＴレベルのハードウェア記
述では、複数回のイベント処理が必要になるのに比べ、
シミュレーションが高速に実行できる。また、第１の実
施の形態に示した抽象化手段に比べ、状態遷移を実現す
るために余分なステートメントを追加する必要もないの
で、シミュレーションするハードウェアの状態遷移が複
雑な場合、第１の実施形態に示した抽象化手段よりも更
に効率の良いシミュレーションが可能な記述が生成でき
る。
【００４９】なお、上述したハードウェア／ソフトウェ
ア協調シミュレーション方法を実現するためのプログラ
ムは記録媒体に保存することができる。この記録媒体を
コンピュータシステムによって読み込ませ、前記プログ
ラムを実行してコンピュータを制御しながら上述したハ
ードウェア／ソフトウェア協調シミュレーション方法を
実現することができる。ここで、前記記録媒体とは、メ
モリ装置、磁気ディスク装置、光ディスク装置等、プロ
グラムを記録することができるような装置が含まれる。
ア協調シミュレーション方法を実現するためのプログラ
ムは記録媒体に保存することができる。この記録媒体を
コンピュータシステムによって読み込ませ、前記プログ
ラムを実行してコンピュータを制御しながら上述したハ
ードウェア／ソフトウェア協調シミュレーション方法を
実現することができる。ここで、前記記録媒体とは、メ
モリ装置、磁気ディスク装置、光ディスク装置等、プロ
グラムを記録することができるような装置が含まれる。
【００５０】
【発明の効果】以上説明してきたように、本発明に係る
ハードウェア／ソフトウェア協調シミュレーション装
置、ハードウェア／ソフトウェア協調シミュレーション
方法及びハードウェア／ソフトウェア協調シミュレーシ
ョンプログラムを記録した機械読み取り可能な記録媒体
によれば、ＲＴレベルのハードウェア記述を抽象化して
命令レベルの記述を生成することにより、ハードウェア
側のシミュレーションも命令レベルで行うことにより、
ソフトウェアの検証を目的とする協調シミュレーション
を行う際に、高速なシミュレーションが可能となる。従
って、ハードウェア検証及びソフトウェア検証について
全体として高速な協調シミュレーションを行うことがで
き、効率よくソフトウェアの検証を行うことができる。
ハードウェア／ソフトウェア協調シミュレーション装
置、ハードウェア／ソフトウェア協調シミュレーション
方法及びハードウェア／ソフトウェア協調シミュレーシ
ョンプログラムを記録した機械読み取り可能な記録媒体
によれば、ＲＴレベルのハードウェア記述を抽象化して
命令レベルの記述を生成することにより、ハードウェア
側のシミュレーションも命令レベルで行うことにより、
ソフトウェアの検証を目的とする協調シミュレーション
を行う際に、高速なシミュレーションが可能となる。従
って、ハードウェア検証及びソフトウェア検証について
全体として高速な協調シミュレーションを行うことがで
き、効率よくソフトウェアの検証を行うことができる。
【図１】本実施形態の構成を示すブロック図である。
【図２】第１の実施形態における抽象化手段１５の処理
を示すフローチャートである。
を示すフローチャートである。
【図３】状態を一列に並べて序列を作るステップ１２０
の処理を示すフローチャートである。
の処理を示すフローチャートである。
【図４】第１及び第２の実施形態で用いるＲＴレベルの
ハードウェア記述である。
ハードウェア記述である。
【図５】状態遷移グラフを示す図である。
【図６】状態を一列に並べて序列を作るステップ１２０
の処理結果を示す図である。
の処理結果を示す図である。
【図７】ループの切断を判定した結果を示す図である。
【図８】一つのプロセスにまとめることを説明するため
の図である。
の図である。
【図９】第１の実施形態により抽象化された後のハード
ウェア記述を示す図である。
ウェア記述を示す図である。
【図１０】第２の実施形態における抽象化手段の処理を
示すフローチャートである。
示すフローチャートである。
【図１１】状態を一列に並べて序列を作るステップ２２
０の処理結果を示す図である。
０の処理結果を示す図である。
【図１２】状態遷移を残すか否かの判定結果を示す図で
ある。
ある。
【図１３】複数のプロセスに分割することを説明するた
めの図である。
めの図である。
【図１４】分割後の状態遷移を示す図である。
【図１５】第２の実施形態により抽象化された後のハー
ドウェア記述を示す図である。
ドウェア記述を示す図である。
【図１６】ハードウェア／ソフトウェア協調シミュレー
ション装置の第１の従来例を示すブロック図である。
ション装置の第１の従来例を示すブロック図である。
【図１７】ハードウェア／ソフトウェア協調シミュレー
ション装置の第２の従来例を示すブロック図である。
ション装置の第２の従来例を示すブロック図である。
１１ 小規模ソフトウェア １２ ＲＴレベルハードウェア記述 １３ ＲＴレベルソフトウェアシミュレータ １４ ＲＴレベルハードウェアシミュレータ １５ 抽象化手段 １６ アプリケーションソフトウェア １７ 抽象化記述 １８ 命令レベルソフトウェアシミュレータ １９ 命令レベルハードウェアシミュレータ ２０ ＨＷ検証結果 ２１ ＳＷ検証結果 ２３ 命令レベルハードウェア記述 ２４ レベル変換部 ２５ データブック ４１ 状態の宣言部 ４２ 動作記述部 ４３ 状態遷移記述部 ５１ 状態（ノード） ５２ 状態遷移（エッジ） ７１，７２，７３，７４，７５ ループ
───────────────────────────────────────────────────── フロントページの続き (54)【発明の名称】 ハードウェア／ソフトウェア協調シミュレーション装置、ハードウェア／ソフトウェア協調シミ ュレーション方法及びハードウェア／ソフトウェア協調シミュレーションプログラムを記録した 機械読み取り可能な記録媒体
Claims (15)
- 【請求項１】 ＲＴレベルのプロセッサモデルからハー
ドウェアの検証を目的としたシミュレーションを行うハ
ードウェア検証部と、 前記ＲＴレベルのプロセッサモデルのハードウェア記述
をプロセッサの入出力命令の動作レベルに抽象化して命
令レベルのハードウェア記述である抽象化記述を生成す
る抽象化手段と、 前記抽象化記述を含む命令レベルのプロセッサモデルか
らソフトウェアの検証を目的としたシミュレーションを
行うソフトウェア検証部と、 を具備することを特徴とするハードウェア／ソフトウェ
ア協調シミュレーション装置。 - 【請求項２】 前記抽象化手段は、 前記ＲＴレベルのプロセッサモデルのハードウェア記述
をプロセッサの入出力命令の動作レベルに１つのプロセ
スとして抽象化して抽象化記述を生成することを特徴と
する請求項１記載のハードウェア／ソフトウェア協調シ
ミュレーション装置。 - 【請求項３】 前記抽象化手段は、 前記ＲＴレベルのプロセッサモデルのハードウェア記述
を解析し、状態遷移グラフを作成する手段と、 前記状態グラフの初期状態を先頭にして、状態を一列に
並べて序列を作る手段と、 前記状態グラフの入出力動作の絡むループは切断する手
段と、 各状態の動作記述を序列の順番に並べ、内部信号の削除
を行って１つのプロセスとしてまとめる手段と、 ループの切断個所にフラグをセットする文とそれ以降の
処理をスキップする文を挿入して抽象化記述を生成する
手段と、 を具備することを特徴とする請求項１記載のハードウェ
ア／ソフトウェア協調シミュレーション装置。 - 【請求項４】 前記抽象化手段は、 前記ＲＴレベルのプロセッサモデルのハードウェア記述
をプロセッサの入出力命令の動作レベルに複数のプロセ
スに分割して抽象化し、抽象化記述を生成することを特
徴とする請求項１記載のハードウェア／ソフトウェア協
調シミュレーション装置。 - 【請求項５】 前記抽象化手段は、 前記ＲＴレベルのプロセッサモデルのハードウェア記述
を解析し、状態遷移グラフを作成する手段と、 前記状態グラフの初期状態を先頭にして、状態を一列に
並べて序列を作る手段と、 前記作った序列の前方に戻る状態遷移を残すか否かを判
定する手段と、 前記残すと判定した状態遷移の遷移先状態で序列を分割
する手段と、 前記求めた分割毎に動作記述を１つのプロセスにまと
め、抽象化記述を生成する手段と、 を具備することを特徴とする請求項１記載のハードウェ
ア／ソフトウェア協調シミュレーション装置。 - 【請求項６】 ＲＴレベルのプロセッサモデルからハー
ドウェアの検証を目的としたシミュレーションを行い、 前記ＲＴレベルのプロセッサモデルのハードウェア記述
をプロセッサの入出力命令の動作レベルに抽象化して命
令レベルのハードウェア記述である抽象化記述を生成
し、 前記抽象化記述を含む命令レベルのプロセッサモデルか
らソフトウェアの検証を目的としたシミュレーションを
行うことを特徴とするハードウェア／ソフトウェア協調
シミュレーション方法。 - 【請求項７】 前記抽象化記述を生成する際に、 前記ＲＴレベルのプロセッサモデルのハードウェア記述
をプロセッサの入出力命令の動作レベルに１つのプロセ
スとして抽象化して抽象化記述を生成することを特徴と
する請求項６記載のハードウェア／ソフトウェア協調シ
ミュレーション方法。 - 【請求項８】 前記抽象化記述を生成する際に、 前記ＲＴレベルのプロセッサモデルのハードウェア記述
を解析し、状態遷移グラフを作成し、 前記状態グラフの初期状態を先頭にして、状態を一列に
並べて序列を作り、 前記状態グラフの入出力動作の絡むループは切断し、 各状態の動作記述を序列の順番に並べ、内部信号の削除
を行って１つのプロセスとしてまとめ、 ループの切断個所にフラグをセットする文とそれ以降の
処理をスキップする文を挿入して抽象化記述を生成する
ことを特徴とする請求項６記載のハードウェア／ソフト
ウェア協調シミュレーション方法。 - 【請求項９】 前記抽象化記述を生成する際に、 前記ＲＴレベルのプロセッサモデルのハードウェア記述
をプロセッサの入出力命令の動作レベルに複数のプロセ
スに分割して抽象化し、抽象化記述を生成することを特
徴とする請求項６記載のハードウェア／ソフトウェア協
調シミュレーション方法。 - 【請求項１０】 前記抽象化記述を生成する際に、 前記ＲＴレベルのプロセッサモデルのハードウェア記述
を解析し、状態遷移グラフを作成し、 前記状態グラフの初期状態を先頭にして、状態を一列に
並べて序列を作り、 前記作った序列の前方に戻る状態遷移を残すか否かを判
定し、 前記残すと判定した状態遷移の遷移先状態で序列を分割
し、 前記求めた分割毎に動作記述を１つのプロセスにまと
め、抽象化記述を生成すすることを特徴とする請求項６
記載のハードウェア／ソフトウェア協調シミュレーショ
ン方法。 - 【請求項１１】 ＲＴレベルのプロセッサモデルからハ
ードウェアの検証を目的としたシミュレーションを行う
ハードウェア検証処理と、 前記ＲＴレベルのプロセッサモデルのハードウェア記述
をプロセッサの入出力命令の動作レベルに抽象化して命
令レベルのハードウェア記述である抽象化記述を生成す
る抽象化処理と、 前記抽象化記述を含む命令レベルのプロセッサモデルか
らソフトウェアの検証を目的としたシミュレーションを
行うソフトウェア検証処理と、 を具備することを特徴とするハードウェア／ソフトウェ
ア協調シミュレーションプログラムを記録した機械読み
取り可能な記録媒体。 - 【請求項１２】 前記抽象化処理は、 前記ＲＴレベルのプロセッサモデルのハードウェア記述
をプロセッサの入出力命令の動作レベルに１つのプロセ
スとして抽象化して抽象化記述を生成することを特徴と
する請求項１１記載のハードウェア／ソフトウェア協調
シミュレーションプログラムを記録した機械読み取り可
能な記録媒体。 - 【請求項１３】 前記抽象化処理は、 前記ＲＴレベルのプロセッサモデルのハードウェア記述
を解析し、状態遷移グラフを作成する処理と、 前記状態グラフの初期状態を先頭にして、状態を一列に
並べて序列を作る処理と、 前記状態グラフの入出力動作の絡むループは切断する処
理と、 各状態の動作記述を序列の順番に並べ、内部信号の削除
を行って１つのプロセスとしてまとめる処理と、 ループの切断個所にフラグをセットする文とそれ以降の
処理をスキップする文を挿入して抽象化記述を生成する
処理と、 を具備することを特徴とする請求項１１記載のハードウ
ェア／ソフトウェア協調シミュレーションプログラムを
記録した機械読み取り可能な記録媒体。 - 【請求項１４】 前記抽象化処理は、 前記ＲＴレベルのプロセッサモデルのハードウェア記述
をプロセッサの入出力命令の動作レベルに複数のプロセ
スに分割して抽象化し、抽象化記述を生成することを特
徴とする請求項１１記載のハードウェア／ソフトウェア
協調シミュレーションプログラムを記録した機械読み取
り可能な記録媒体。 - 【請求項１５】 前記抽象化処理は、 前記ＲＴレベルのプロセッサモデルのハードウェア記述
を解析し、状態遷移グラフを作成する処理と、 前記状態グラフの初期状態を先頭にして、状態を一列に
並べて序列を作る処理と、 前記作った序列の前方に戻る状態遷移を残すか否かを判
定する処理と、 前記残すと判定した状態遷移の遷移先状態で序列を分割
する処理と、 前記求めた分割毎に動作記述を１つのプロセスにまと
め、抽象化記述を生成する処理と、 を具備することを特徴とする請求項１１記載のハードウ
ェア／ソフトウェア協調シミュレーションプログラムを
記録した機械読み取り可能な記録媒体。
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|---|---|---|---|
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100368546B1 (ko) * | 2000-01-18 | 2003-01-24 | 한국 Mds (주) | 실제 프로세서를 이용한 낙관적 실행에 의한하드웨어-소프트웨어 통합 검증방법 |
| US6760889B2 (en) | 2001-07-02 | 2004-07-06 | Matsushita Electric Industrial Co., Ltd. | Method for converting a logic circuit model |
| JP2010528363A (ja) * | 2007-05-24 | 2010-08-19 | パロ・アルト・リサーチ・センター・インコーポレーテッド | メタ解析による動的ドメイン抽出 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6188975B1 (en) * | 1998-03-31 | 2001-02-13 | Synopsys, Inc. | Programmatic use of software debugging to redirect hardware related operations to a hardware simulator |
| US6272451B1 (en) * | 1999-07-16 | 2001-08-07 | Atmel Corporation | Software tool to allow field programmable system level devices |
| US6470481B2 (en) * | 1999-07-29 | 2002-10-22 | Michael C. Brouhard | State management in a co-verification system |
| US6230114B1 (en) | 1999-10-29 | 2001-05-08 | Vast Systems Technology Corporation | Hardware and software co-simulation including executing an analyzed user program |
| US7107202B1 (en) * | 2000-01-31 | 2006-09-12 | Intel Corporation | Method and apparatus for hardware and software co-simulation |
| US7366650B2 (en) * | 2001-04-12 | 2008-04-29 | Arm Limited | Software and hardware simulation |
| CA2704252C (en) | 2001-07-26 | 2011-09-27 | Irise | System and process for interacting with a user to define a behavior of a portion of an interactive presentation |
| US7017097B1 (en) | 2002-09-24 | 2006-03-21 | Cypress Semiconductor Corp. | Simultaneously driving a hardware device and a software model during a test |
| ITSV20020056A1 (it) * | 2002-11-14 | 2004-05-15 | Alstom Transp Spa | Dispositivo e metodo di verifica di motori software logici di comando di impianti ferroviari, in particolare di impianti di stazione |
| JP3951925B2 (ja) * | 2003-01-31 | 2007-08-01 | セイコーエプソン株式会社 | ハードウェア／ソフトウェア協調検証方法 |
| US7830386B1 (en) * | 2005-06-17 | 2010-11-09 | Nvidia Corporation | Register transfer level simulation using a graphics processor |
| US20070043548A1 (en) * | 2005-07-29 | 2007-02-22 | International Business Machines Corporation | Verifying a simulated hardware environment for a simulated device under test |
| US7562001B2 (en) | 2005-07-29 | 2009-07-14 | International Business Machines Corporation | Creating a behavioral model of a hardware device for use in a simulation environment |
| US8265917B1 (en) * | 2008-02-25 | 2012-09-11 | Xilinx, Inc. | Co-simulation synchronization interface for IC modeling |
| KR20100084036A (ko) * | 2009-01-15 | 2010-07-23 | 삼성전자주식회사 | 소프트웨어의 에러 검출 장치 및 방법 |
| US8910143B2 (en) | 2010-09-20 | 2014-12-09 | General Electric Company | Conversion system and method for use in upgrading a monitoring system |
| EP2625606A4 (en) | 2010-10-08 | 2014-11-26 | Irise | SYSTEM AND METHOD FOR EXTENDING A VISUALIZATION PLATFORM |
| US8287290B2 (en) | 2011-02-08 | 2012-10-16 | General Electric Company | Device, system and method of an interface connector |
| US9996637B2 (en) * | 2015-07-30 | 2018-06-12 | International Business Machines Corporation | Method for verifying hardware/software co-designs |
| CN111124700B (zh) * | 2018-10-31 | 2023-07-18 | 百度在线网络技术（北京）有限公司 | 仿真软件模型的接入方法和装置 |
| JP7282616B2 (ja) * | 2019-06-27 | 2023-05-29 | キヤノン株式会社 | 情報処理装置、情報処理方法およびプログラム |
| US20230170098A1 (en) * | 2020-04-22 | 2023-06-01 | The Fourth Paradigm (Beijing) Tech Co Ltd | Simulation system and simulation method, and epidemic deduction simulation system and simulation method |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5555201A (en) * | 1990-04-06 | 1996-09-10 | Lsi Logic Corporation | Method and system for creating and validating low level description of electronic design from higher level, behavior-oriented description, including interactive system for hierarchical display of control and dataflow information |
| US5493672A (en) * | 1994-05-16 | 1996-02-20 | Sun Microsystems, Inc. | Concurrent simulation of host system at instruction level and input/output system at logic level with two-way communication deadlock resolution |
| US5809283A (en) * | 1995-09-29 | 1998-09-15 | Synopsys, Inc. | Simulator for simulating systems including mixed triggers |
| US5784593A (en) * | 1995-09-29 | 1998-07-21 | Synopsys, Inc. | Simulator including process levelization |
-
1996
- 1996-12-26 JP JP34853296A patent/JP3904645B2/ja not_active Expired - Fee Related
-
1997
- 1997-12-23 US US08/997,166 patent/US5960182A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100368546B1 (ko) * | 2000-01-18 | 2003-01-24 | 한국 Mds (주) | 실제 프로세서를 이용한 낙관적 실행에 의한하드웨어-소프트웨어 통합 검증방법 |
| US6760889B2 (en) | 2001-07-02 | 2004-07-06 | Matsushita Electric Industrial Co., Ltd. | Method for converting a logic circuit model |
| JP2010528363A (ja) * | 2007-05-24 | 2010-08-19 | パロ・アルト・リサーチ・センター・インコーポレーテッド | メタ解析による動的ドメイン抽出 |
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| Publication number | Publication date |
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