JPH10173195A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH10173195A JPH10173195A JP33196996A JP33196996A JPH10173195A JP H10173195 A JPH10173195 A JP H10173195A JP 33196996 A JP33196996 A JP 33196996A JP 33196996 A JP33196996 A JP 33196996A JP H10173195 A JPH10173195 A JP H10173195A
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Abstract
(57)【要約】
【課題】層間絶縁膜上にＩＴＯ膜をパターニングし、ソ
ース・ドレイン電極を形成し、その上の活性層であるア
モルファスシリコン層とオーミックコンタクトを形成す
るために、ＩＴＯ膜表面にＰＨ3 （ホスフィン）プラズ
マドーピング法でリンを導入する構造の順スタガ型薄膜
トランジスタにおいて、信頼性が高く、製造コストの低
い薄膜トランジスタを製造する。 【解決手段】透明絶縁基板１上に金属膜パターン２が形
成され、金属膜パターン全体が窒化シリコン３の層間絶
縁膜で覆われ、その上に、表面にリンが導入された透明
導電膜から成るソース電極およびドレイン電極４，４が
互いに分離して形成され、半導体膜６、窒化シリコン７
のゲート絶縁膜、ゲート電極８が形成される。さらに、
金属膜パターン２をバックゲート電極２ａとしての作用
をも行わせる。
ース・ドレイン電極を形成し、その上の活性層であるア
モルファスシリコン層とオーミックコンタクトを形成す
るために、ＩＴＯ膜表面にＰＨ3 （ホスフィン）プラズ
マドーピング法でリンを導入する構造の順スタガ型薄膜
トランジスタにおいて、信頼性が高く、製造コストの低
い薄膜トランジスタを製造する。 【解決手段】透明絶縁基板１上に金属膜パターン２が形
成され、金属膜パターン全体が窒化シリコン３の層間絶
縁膜で覆われ、その上に、表面にリンが導入された透明
導電膜から成るソース電極およびドレイン電極４，４が
互いに分離して形成され、半導体膜６、窒化シリコン７
のゲート絶縁膜、ゲート電極８が形成される。さらに、
金属膜パターン２をバックゲート電極２ａとしての作用
をも行わせる。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置等に
用いる薄膜トランジスタ及びその製造方法に係わり、特
にソース・ドレイン電極の下地としてシリコン窒化膜を
用いた順スタガ型薄膜トランジスタ及びその製造方法に
関する。
用いる薄膜トランジスタ及びその製造方法に係わり、特
にソース・ドレイン電極の下地としてシリコン窒化膜を
用いた順スタガ型薄膜トランジスタ及びその製造方法に
関する。
【０００２】
【従来の技術】従来の、順スタガー型の薄膜トランジス
タの製造工程を、図５（Ａ）〜（Ｃ）に示す。
タの製造工程を、図５（Ａ）〜（Ｃ）に示す。
【０００３】まず図５（Ａ）に示すように、ガラス基板
１上にソース・ドレイン電極となるＩｎｄｉｕｍ Ｔｉ
ｎ Ｏｘｉｄｅ膜（以下、ＩＴＯ膜、と称す）をスパッ
タ法で成膜した後、通常のフォトリソグラフィー、エッ
チングの技術を用いてパターニングし、ソース・ドレイ
ン電極４が得られる。
１上にソース・ドレイン電極となるＩｎｄｉｕｍ Ｔｉ
ｎ Ｏｘｉｄｅ膜（以下、ＩＴＯ膜、と称す）をスパッ
タ法で成膜した後、通常のフォトリソグラフィー、エッ
チングの技術を用いてパターニングし、ソース・ドレイ
ン電極４が得られる。
【０００４】次に図５（Ｂ）において、半導体層とオー
ミックコンタクトを形成するため、ホスフィン（Ｐ
Ｈ3 ）プラズマ処理でリン５をソース・ドレイン電極４
のＩＴＯ膜表面に付着する。
ミックコンタクトを形成するため、ホスフィン（Ｐ
Ｈ3 ）プラズマ処理でリン５をソース・ドレイン電極４
のＩＴＯ膜表面に付着する。
【０００５】次に図５（Ｃ）において、アモルファスシ
リコン膜６、ゲート絶縁膜となるシリコン窒化膜７をＰ
−ＣＶＤ法により連続成膜し、さらにゲート電極となる
金属膜８をスパッタ法により成膜し、通常のフォトリソ
グラフィー、エッチングの技術を用いて、金属膜８とシ
リコン窒化膜７とアモルファスシリコン膜６を一回のＰ
Ｒ行程でパターニングし、図５（Ｃ）に示すような順ス
タガー型薄膜トランジスタが完成する。
リコン膜６、ゲート絶縁膜となるシリコン窒化膜７をＰ
−ＣＶＤ法により連続成膜し、さらにゲート電極となる
金属膜８をスパッタ法により成膜し、通常のフォトリソ
グラフィー、エッチングの技術を用いて、金属膜８とシ
リコン窒化膜７とアモルファスシリコン膜６を一回のＰ
Ｒ行程でパターニングし、図５（Ｃ）に示すような順ス
タガー型薄膜トランジスタが完成する。
【０００６】この構造の薄膜トランジスタは、例えば特
公平６−２２２４４号公報により公知となっており、特
開昭６２−８１０５７号公報でもリンを含有したＩＴＯ
膜を用いる点が異なるだけで構造は同じである。
公平６−２２２４４号公報により公知となっており、特
開昭６２−８１０５７号公報でもリンを含有したＩＴＯ
膜を用いる点が異なるだけで構造は同じである。
【０００７】また、特開平４−２３３７７７号公報で
は、ガラス基板上に形成されたＩＴＯ膜からなるソース
・ドレイン電極にリンをプラズマドーピングする点で特
公平６−２２２４４号公報と同じである。
は、ガラス基板上に形成されたＩＴＯ膜からなるソース
・ドレイン電極にリンをプラズマドーピングする点で特
公平６−２２２４４号公報と同じである。
【０００８】これらの公知例の構造では、実際にカラー
液晶表示装置に適用する場合、透明ガラス基板上に直接
薄膜トランジスタ形成する構造なので、薄膜トランジス
タのバックチャネル部に基板裏面から光が照射され、ト
ランジスタの光感度のため、正常に動作しなくなる問題
がある。
液晶表示装置に適用する場合、透明ガラス基板上に直接
薄膜トランジスタ形成する構造なので、薄膜トランジス
タのバックチャネル部に基板裏面から光が照射され、ト
ランジスタの光感度のため、正常に動作しなくなる問題
がある。
【０００９】カラー液晶表示装置に適用する場合、例え
ば、特開平７−１６２００７号公報のようにバックチャ
ネル部の下に遮光膜を配置した構造が適している。
ば、特開平７−１６２００７号公報のようにバックチャ
ネル部の下に遮光膜を配置した構造が適している。
【００１０】特開平７−１６２００７号公報では、透明
ガラス基板上の遮光膜となる金属膜パターンを形成し、
絶縁膜を形成し、その上にソース・ドレイン電極となる
ＩＴＯ膜パターンを形成し、イオンドーピング法により
ソース・ドレイン電極表面にリンイオンを注入し、プラ
ズマＣＶＤ法によりアモルファスシリコン膜を形成し、
ゲート電極としてモリブデン膜を形成する構造である。
ガラス基板上の遮光膜となる金属膜パターンを形成し、
絶縁膜を形成し、その上にソース・ドレイン電極となる
ＩＴＯ膜パターンを形成し、イオンドーピング法により
ソース・ドレイン電極表面にリンイオンを注入し、プラ
ズマＣＶＤ法によりアモルファスシリコン膜を形成し、
ゲート電極としてモリブデン膜を形成する構造である。
【００１１】
【発明が解決しようとする課題】上記特開平７−１６２
００７号公報に示される薄膜トランジスタは、絶縁性基
板上に遮光膜が形成され、遮光膜を覆って酸化シリコン
膜から成る絶縁膜が形成され、透明な導電性のＩＴＯ膜
からなる絵素電極、ソース電極、ドレイン電極が形成さ
れ、ソース電極、ドレイン電極上にｎ+ 層が形成され、
チャネルとなるアモルファスシリコン膜を形成し、アモ
ルファスシリコン膜上にゲート絶縁膜、ゲート電極が形
成されている構造である。
００７号公報に示される薄膜トランジスタは、絶縁性基
板上に遮光膜が形成され、遮光膜を覆って酸化シリコン
膜から成る絶縁膜が形成され、透明な導電性のＩＴＯ膜
からなる絵素電極、ソース電極、ドレイン電極が形成さ
れ、ソース電極、ドレイン電極上にｎ+ 層が形成され、
チャネルとなるアモルファスシリコン膜を形成し、アモ
ルファスシリコン膜上にゲート絶縁膜、ゲート電極が形
成されている構造である。
【００１２】このようにソース電極、ドレイン電極の下
地であり薄膜トランジスタのバックチャネル界面と接す
る絶縁膜が酸化シリコン膜であるためトランジスタのし
きい値電圧が変動し、信頼性が劣る第１の問題点を有す
る。
地であり薄膜トランジスタのバックチャネル界面と接す
る絶縁膜が酸化シリコン膜であるためトランジスタのし
きい値電圧が変動し、信頼性が劣る第１の問題点を有す
る。
【００１３】その理由は、酸化シリコン膜中には、可動
イオンが多く存在し、トランジスタ特性が変動するから
である。
イオンが多く存在し、トランジスタ特性が変動するから
である。
【００１４】第２の問題点は、下地（層間）絶縁膜にド
ライエッチング法でコンタクトホールを形成し、バック
ゲート電極とコンタクトを取る場合、エッチング時間が
長く、スループットが落ち、製造コストが上がることで
ある。。
ライエッチング法でコンタクトホールを形成し、バック
ゲート電極とコンタクトを取る場合、エッチング時間が
長く、スループットが落ち、製造コストが上がることで
ある。。
【００１５】その理由は、スパッタ法で形成したシリコ
ン酸化膜は、緻密な膜が形成されるため、ドライエッチ
ング装置でのエッチングレートが遅いからである。
ン酸化膜は、緻密な膜が形成されるため、ドライエッチ
ング装置でのエッチングレートが遅いからである。
【００１６】第３の問題点は、下地（層間）絶縁膜をシ
リコン酸化膜で構成する場合、この工程専用のスパッタ
装置が必要となり、製造コストが上がることである。
リコン酸化膜で構成する場合、この工程専用のスパッタ
装置が必要となり、製造コストが上がることである。
【００１７】その理由は、薄膜トランジスタ製造工程
で、信頼性の高いトランジスタ特性を得るためには、プ
ラズマＣＶＤ装置で成膜したシリコン窒化膜によるゲー
ト絶縁膜が必須で、２種類の成膜装置が必要となるから
である。
で、信頼性の高いトランジスタ特性を得るためには、プ
ラズマＣＶＤ装置で成膜したシリコン窒化膜によるゲー
ト絶縁膜が必須で、２種類の成膜装置が必要となるから
である。
【００１８】したがって本発明は、カラー液晶表示装置
に用いる順スタガ型薄膜トランジスタアレイの信頼性向
上と製造コストの低減を可能にする薄膜トランジスタ及
びその製造方法を提供することを目的とする。
に用いる順スタガ型薄膜トランジスタアレイの信頼性向
上と製造コストの低減を可能にする薄膜トランジスタ及
びその製造方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】本発明の特徴は、透明絶
縁基板上に金属膜パターンが形成され、該金属膜パター
ン全体が窒化シリコンの層間絶縁膜で覆われ、その上
に、表面にリンが導入された透明導電膜から成るソース
電極およびドレイン電極が互いに分離して形成され、前
記ソース電極およびドレイン電極のそれぞれの少なくと
も一部上並びに前記ソース電極−ドレイン電極間に半導
体膜が形成され、該半導体膜上に、これと同一パターン
の窒化シリコンのゲート絶縁膜が形成され該ゲート絶縁
膜上にゲート電極が形成されている薄膜トランジスタに
ある。ここで前記金属パターンは、遮光膜または遮光膜
を兼ねたバックゲート電極であることができる。
縁基板上に金属膜パターンが形成され、該金属膜パター
ン全体が窒化シリコンの層間絶縁膜で覆われ、その上
に、表面にリンが導入された透明導電膜から成るソース
電極およびドレイン電極が互いに分離して形成され、前
記ソース電極およびドレイン電極のそれぞれの少なくと
も一部上並びに前記ソース電極−ドレイン電極間に半導
体膜が形成され、該半導体膜上に、これと同一パターン
の窒化シリコンのゲート絶縁膜が形成され該ゲート絶縁
膜上にゲート電極が形成されている薄膜トランジスタに
ある。ここで前記金属パターンは、遮光膜または遮光膜
を兼ねたバックゲート電極であることができる。
【００２０】本発明の他の特徴は、透明絶縁性基板上に
金属膜パターンを形成する第１の工程と、前記金属膜パ
ターン全体を覆うシリコン窒化膜から成る層間絶縁膜を
形成する第２の工程と、前記層間絶縁膜上に透明導電膜
をパターニングして、ソース電極およびドレイン電極を
形成する第３の工程と、前記ソース電極およびドレイン
電極の表面に不純物としてリンを導入する第４の工程
と、薄膜トランジスタの活性層となる半導体層とゲート
絶縁膜となる絶縁層とゲート電極となる導電層とを順次
成膜する第５の工程と、前記導電層、絶縁層および半導
体層を少なくとも一部が前記ソース電極およびドレイン
電極にかかるようにパターニングする第６の工程とを有
する薄膜トランジスタの製造方法にある。ここで前記第
２の工程の層間絶縁膜、並びに前記第５の工程の半導体
層及びゲート絶縁膜を形成する工程は、プラズマＣＶＤ
法により形成されることが好ましい。
金属膜パターンを形成する第１の工程と、前記金属膜パ
ターン全体を覆うシリコン窒化膜から成る層間絶縁膜を
形成する第２の工程と、前記層間絶縁膜上に透明導電膜
をパターニングして、ソース電極およびドレイン電極を
形成する第３の工程と、前記ソース電極およびドレイン
電極の表面に不純物としてリンを導入する第４の工程
と、薄膜トランジスタの活性層となる半導体層とゲート
絶縁膜となる絶縁層とゲート電極となる導電層とを順次
成膜する第５の工程と、前記導電層、絶縁層および半導
体層を少なくとも一部が前記ソース電極およびドレイン
電極にかかるようにパターニングする第６の工程とを有
する薄膜トランジスタの製造方法にある。ここで前記第
２の工程の層間絶縁膜、並びに前記第５の工程の半導体
層及びゲート絶縁膜を形成する工程は、プラズマＣＶＤ
法により形成されることが好ましい。
【００２１】本発明の別の特徴は、透明絶縁性基板上に
遮光膜及び第１のゲート電極となる金属膜パターンを形
成する第１の工程と、前記金属膜パターン全体を覆うシ
リコン窒化膜から成る層間絶縁膜を形成する第２の工程
と、前記層間絶縁膜上に透明電極膜をパターニングし
て、ソース電極およびドレイン電極を形成する第３の工
程と、前記ソース電極およびドレイン電極の表面に不純
物としてリンを導入する第４の工程と、薄膜トランジス
タの活性層となる半導体層と第１のゲート絶縁膜となる
絶縁層を順次成膜する第５の工程と、前記絶縁層および
半導体層を少なくとも一部が前記ソース電極およびドレ
イン電極にかかるようにパターニングする第６の工程
と、前記ソース電極、ドレイン電極、半導体層及び絶縁
層パターン全体を覆う第２のゲート絶縁膜を形成する第
７の工程と、前記第１のゲート絶縁膜、第２のゲート絶
縁膜にコンタクトホールを形成する第８の工程と、前記
第２のゲート電極となりかつ、前記コンタクトホールを
介して前記第１のゲート電極とのコンタクトを取る導電
層を成膜する第９の工程と、前記導電層をパターニング
する第１０の工程とを有するデュアルゲート型薄膜トラ
ンジスタの製造方法にある。
遮光膜及び第１のゲート電極となる金属膜パターンを形
成する第１の工程と、前記金属膜パターン全体を覆うシ
リコン窒化膜から成る層間絶縁膜を形成する第２の工程
と、前記層間絶縁膜上に透明電極膜をパターニングし
て、ソース電極およびドレイン電極を形成する第３の工
程と、前記ソース電極およびドレイン電極の表面に不純
物としてリンを導入する第４の工程と、薄膜トランジス
タの活性層となる半導体層と第１のゲート絶縁膜となる
絶縁層を順次成膜する第５の工程と、前記絶縁層および
半導体層を少なくとも一部が前記ソース電極およびドレ
イン電極にかかるようにパターニングする第６の工程
と、前記ソース電極、ドレイン電極、半導体層及び絶縁
層パターン全体を覆う第２のゲート絶縁膜を形成する第
７の工程と、前記第１のゲート絶縁膜、第２のゲート絶
縁膜にコンタクトホールを形成する第８の工程と、前記
第２のゲート電極となりかつ、前記コンタクトホールを
介して前記第１のゲート電極とのコンタクトを取る導電
層を成膜する第９の工程と、前記導電層をパターニング
する第１０の工程とを有するデュアルゲート型薄膜トラ
ンジスタの製造方法にある。
【００２２】このような本発明によれば、ソース・ドレ
イン電極の下地となる層間絶縁膜をシリコン窒化膜で構
成することによって、 （１）従来のシリコン酸化膜と比べシリコン窒化膜は、
膜中の可動イオンが少ないため、しきい値電圧変動が少
なく、トランジスタ特性の信頼性がより向上する。
イン電極の下地となる層間絶縁膜をシリコン窒化膜で構
成することによって、 （１）従来のシリコン酸化膜と比べシリコン窒化膜は、
膜中の可動イオンが少ないため、しきい値電圧変動が少
なく、トランジスタ特性の信頼性がより向上する。
【００２３】（２）層間絶縁膜にドライエッチング法で
コンタクトホールを形成し、バックゲート電極とコンタ
クトを取る工程で、シリコン窒化膜は、シリコン酸化膜
と比べエッチングレートが速いため処理時間が短くて済
みスループットが上がり製造コストが低減される。
コンタクトホールを形成し、バックゲート電極とコンタ
クトを取る工程で、シリコン窒化膜は、シリコン酸化膜
と比べエッチングレートが速いため処理時間が短くて済
みスループットが上がり製造コストが低減される。
【００２４】（３）層間絶縁膜をゲート絶縁膜と同じシ
リコン窒化膜で構成するので、シリコン酸化膜で形成す
るためのスパッタ装置が不要となり、同一の製造装置で
両膜を形成することができるので製造コストが低減され
る。
リコン窒化膜で構成するので、シリコン酸化膜で形成す
るためのスパッタ装置が不要となり、同一の製造装置で
両膜を形成することができるので製造コストが低減され
る。
【００２５】
【発明の実施の形態】以下図面を参照して本発明を説明
する。
する。
【００２６】図１は本発明に第１の実施の形態の順スタ
ガ型薄膜トランジスタを示す断面図である。図１に示す
ように、ガラス基板１上に遮光膜となる、例えばＣｒか
らなる導電金属膜２が配置され、その上をシリコン窒化
膜からなる層間絶縁膜３が覆っている。
ガ型薄膜トランジスタを示す断面図である。図１に示す
ように、ガラス基板１上に遮光膜となる、例えばＣｒか
らなる導電金属膜２が配置され、その上をシリコン窒化
膜からなる層間絶縁膜３が覆っている。
【００２７】そして、層間絶縁膜３上には、パターニン
グ後ホスフィン（ＰＨ3 ）プラズマ中で表面にリンを導
入した、ＩＴＯ膜４から成るソース・ドレイン電極４が
配置され、この電極上および電極間には、薄膜トランジ
スタの活性層となるアモルファスシリコン膜６、シリコ
ン窒化膜からなるゲート絶縁膜７およびＣｒ膜からなる
ゲート電極８の積層パターンが配置されている。
グ後ホスフィン（ＰＨ3 ）プラズマ中で表面にリンを導
入した、ＩＴＯ膜４から成るソース・ドレイン電極４が
配置され、この電極上および電極間には、薄膜トランジ
スタの活性層となるアモルファスシリコン膜６、シリコ
ン窒化膜からなるゲート絶縁膜７およびＣｒ膜からなる
ゲート電極８の積層パターンが配置されている。
【００２８】ここで、表面にリンを導入したＩＴＯ膜に
より、アモルファスシリコン膜６は、ソース・ドレイン
電極４にオーミックに接続している。
より、アモルファスシリコン膜６は、ソース・ドレイン
電極４にオーミックに接続している。
【００２９】次に、本発明の第１の実施の形態の順スタ
ガー型の薄膜トランジスタの製造方法について、工程順
断面図である図２（Ａ）〜（Ｅ）を参照して説明する。
ガー型の薄膜トランジスタの製造方法について、工程順
断面図である図２（Ａ）〜（Ｅ）を参照して説明する。
【００３０】先ず図２（Ａ）に示すように、ガラス基板
１上に、クロム膜を約２００ｎｍの膜厚にスパッタ法に
より成膜し、通常のフォトリソグラフィー法、エッチン
グ法のよりパターニングして、遮光膜２を形成する。
１上に、クロム膜を約２００ｎｍの膜厚にスパッタ法に
より成膜し、通常のフォトリソグラフィー法、エッチン
グ法のよりパターニングして、遮光膜２を形成する。
【００３１】次に図２（Ｂ）に示すように、シリコン窒
化膜をプラズマＣＶＤ法により２００ｎｍから４００ｎ
ｍの膜厚に成膜することにより、層間絶縁膜３を形成し
た後、画素電極、信号線およびソース・ドレイン電極を
形成するためのＩＴＯ膜４を成膜する。
化膜をプラズマＣＶＤ法により２００ｎｍから４００ｎ
ｍの膜厚に成膜することにより、層間絶縁膜３を形成し
た後、画素電極、信号線およびソース・ドレイン電極を
形成するためのＩＴＯ膜４を成膜する。
【００３２】次に図２（Ｃ）に示すように、通常のフォ
トリソグラフィー法、エッチング法により、ソース・ド
レイン電極となるＩＴＯ膜パターン４を形成し、このＩ
ＴＯ膜４とその上に積層するアモルファスシリコン膜６
とのオーミックコンタクトを形成するため、画素電極、
信号線、ソース・ドレイン電極４の表面にプラズマＣＶ
Ｄ装置でホスフィン（ＰＨ3 ）プラズマ処理し、ＩＴＯ
膜表面にリン５を選択ドーピングする。
トリソグラフィー法、エッチング法により、ソース・ド
レイン電極となるＩＴＯ膜パターン４を形成し、このＩ
ＴＯ膜４とその上に積層するアモルファスシリコン膜６
とのオーミックコンタクトを形成するため、画素電極、
信号線、ソース・ドレイン電極４の表面にプラズマＣＶ
Ｄ装置でホスフィン（ＰＨ3 ）プラズマ処理し、ＩＴＯ
膜表面にリン５を選択ドーピングする。
【００３３】このとき、画素電極、信号線およびソース
・ドレイン電極の下地であるシリコン窒化膜３の表面に
は、リンがドーピングされないからトランジスタ特性に
影響を与えない。
・ドレイン電極の下地であるシリコン窒化膜３の表面に
は、リンがドーピングされないからトランジスタ特性に
影響を与えない。
【００３４】次に、ホスフィン（ＰＨ3 ）プラズマ処理
と連続して、膜厚が約５０ｎｍのアモルファスシリコン
膜６およびゲート絶縁膜７となる膜厚が約４００ｎｍの
シリコン窒化膜をＰ−ＣＶＤ法で連続成膜する。
と連続して、膜厚が約５０ｎｍのアモルファスシリコン
膜６およびゲート絶縁膜７となる膜厚が約４００ｎｍの
シリコン窒化膜をＰ−ＣＶＤ法で連続成膜する。
【００３５】さらにゲート電極８を形成するため、Ｃｒ
膜をスパッタ法により１００ｎｍから２００ｎｍの膜厚
に成膜し（図２（Ｄ））、通常のフォトリソグラフィー
法により、ゲート電極９、ゲート絶縁膜８、アモルファ
スシリコン膜７を一枚のフォトマスク工程でパターニン
グし、図２（Ｅ）に示すような順スタガ型薄膜トランジ
スタを得ることができる。
膜をスパッタ法により１００ｎｍから２００ｎｍの膜厚
に成膜し（図２（Ｄ））、通常のフォトリソグラフィー
法により、ゲート電極９、ゲート絶縁膜８、アモルファ
スシリコン膜７を一枚のフォトマスク工程でパターニン
グし、図２（Ｅ）に示すような順スタガ型薄膜トランジ
スタを得ることができる。
【００３６】次に図３に、下地絶縁膜にシリコン窒化膜
を用いた場合とシリコン酸化膜を用いた場合の、バイア
ス印加時間に対するしきい値電圧の変動量を示す。
を用いた場合とシリコン酸化膜を用いた場合の、バイア
ス印加時間に対するしきい値電圧の変動量を示す。
【００３７】図３から分かるように、絶縁膜にシリコン
窒化膜を用いた場合の方がしきい値電圧の変動量が少な
い。これは、膜中の可動イオンがシリコン窒化膜に比べ
シリコン酸化膜の方が多いいためである。
窒化膜を用いた場合の方がしきい値電圧の変動量が少な
い。これは、膜中の可動イオンがシリコン窒化膜に比べ
シリコン酸化膜の方が多いいためである。
【００３８】従って、本発明では、しきい値電圧の変動
量が少なく特性の安定した信頼性の高い薄膜トランジス
タを得ることができる。
量が少なく特性の安定した信頼性の高い薄膜トランジス
タを得ることができる。
【００３９】また、層間絶縁膜がゲート絶縁膜と同じシ
リコン窒化膜であるため、従来のように層間絶縁膜とし
て耐圧の優れたシリコン酸化膜を成長するために必要で
あったスパッタ装置が不要となり、ゲート絶縁膜と同じ
プラズマＣＶＤ装置で層間絶縁膜を得ることができるた
め、製造コストの低減を図ることができる。
リコン窒化膜であるため、従来のように層間絶縁膜とし
て耐圧の優れたシリコン酸化膜を成長するために必要で
あったスパッタ装置が不要となり、ゲート絶縁膜と同じ
プラズマＣＶＤ装置で層間絶縁膜を得ることができるた
め、製造コストの低減を図ることができる。
【００４０】次に、本発明の第２の実施の形態について
説明する。図４（Ａ）〜（Ｅ）は、本発明の第２の実施
例に係わる順スタガ型の薄膜トランジスタの製造方法を
工程順に示す断面図である。
説明する。図４（Ａ）〜（Ｅ）は、本発明の第２の実施
例に係わる順スタガ型の薄膜トランジスタの製造方法を
工程順に示す断面図である。
【００４１】先ず図４（Ａ）に示すように、ガラス基板
１上に、クロム（Ｃｒ）膜を約２００ｎｍ膜厚にスパッ
タ法により成膜し、通常のフォトリソグラフィー法、エ
ッチング法によりパターニングして、遮光膜を兼ねたバ
ックゲート電極２ａを形成し、層間絶縁膜３となるシリ
コン窒化膜をプラズマＣＶＤ法により２００から４００
ｎｍの膜厚に成膜する。
１上に、クロム（Ｃｒ）膜を約２００ｎｍ膜厚にスパッ
タ法により成膜し、通常のフォトリソグラフィー法、エ
ッチング法によりパターニングして、遮光膜を兼ねたバ
ックゲート電極２ａを形成し、層間絶縁膜３となるシリ
コン窒化膜をプラズマＣＶＤ法により２００から４００
ｎｍの膜厚に成膜する。
【００４２】次に図４（Ｂ）に示すように、ＩＴＯ膜を
成膜し通常のフォトリソグラフィー法、エッチング法に
よりパターニングすることにより、画素電極、信号線お
よびソース・ドレイン電極となるＩＴＯ膜４のパターン
を形成する。その後、ＩＴＯ膜４とその上に積層するア
モルファスシリコン膜６とのオーミックコンタクトを形
成するため、画素電極、信号線、ソース・ドレイン電極
４の表面にプラズマＣＶＤ装置でホスフィン（ＰＨ3 ）
プラズマ処理し、ＩＴＯ膜表面にリン５を選択ドーピン
グする。このとき、画素電極、信号線およびソース・ド
レイン電極の下地であるシリコン窒化膜３表面には、リ
ンがドーピングされないからトランジスタ特性に影響を
与えない。
成膜し通常のフォトリソグラフィー法、エッチング法に
よりパターニングすることにより、画素電極、信号線お
よびソース・ドレイン電極となるＩＴＯ膜４のパターン
を形成する。その後、ＩＴＯ膜４とその上に積層するア
モルファスシリコン膜６とのオーミックコンタクトを形
成するため、画素電極、信号線、ソース・ドレイン電極
４の表面にプラズマＣＶＤ装置でホスフィン（ＰＨ3 ）
プラズマ処理し、ＩＴＯ膜表面にリン５を選択ドーピン
グする。このとき、画素電極、信号線およびソース・ド
レイン電極の下地であるシリコン窒化膜３表面には、リ
ンがドーピングされないからトランジスタ特性に影響を
与えない。
【００４３】次に図４（Ｃ）に示すように、ホスフィン
（ＰＨ3 ）プラズマ処理と連続して、膜厚が約５０ｎｍ
のアモルファスシリコン膜６およびゲート絶縁膜７とな
る膜厚が約４００ｎｍのシリコン窒化膜をＰ−ＣＶＤ法
で連続成膜し、通常のフォトリソグラフィー法、エッチ
ング法によりパターニングする。
（ＰＨ3 ）プラズマ処理と連続して、膜厚が約５０ｎｍ
のアモルファスシリコン膜６およびゲート絶縁膜７とな
る膜厚が約４００ｎｍのシリコン窒化膜をＰ−ＣＶＤ法
で連続成膜し、通常のフォトリソグラフィー法、エッチ
ング法によりパターニングする。
【００４４】次に図４（Ｄ）に示すように、第２のゲー
ト絶縁膜７ａとなる膜厚が約２００ｎｍのシリコン窒化
膜をＰ−ＣＶＤ法で形成する。
ト絶縁膜７ａとなる膜厚が約２００ｎｍのシリコン窒化
膜をＰ−ＣＶＤ法で形成する。
【００４５】次に図４（Ｅ）に示すように、第２のゲー
ト絶縁膜７ａおよび層間絶縁膜３に、遮光膜を兼ねたバ
ックゲート電極２ａと配線とのコンタクトを取るため、
ドライエッチング装置でＳＦ6 ＋Ｈｅ、ＣＦ4 ＋Ｏ2 ＋
Ｈｅ等のガス系を用いてコンタクトホールを開ける。
ト絶縁膜７ａおよび層間絶縁膜３に、遮光膜を兼ねたバ
ックゲート電極２ａと配線とのコンタクトを取るため、
ドライエッチング装置でＳＦ6 ＋Ｈｅ、ＣＦ4 ＋Ｏ2 ＋
Ｈｅ等のガス系を用いてコンタクトホールを開ける。
【００４６】その後、ゲート電極、配線となるＣｒ膜を
スパッタ法により１００ｎｍから２００ｎｍの膜厚に成
膜し、通常のフォトリソグラフィー法、エッチング法に
より、ゲート電極８、配線を形成し、順スタガ型薄膜ト
ランジスタを得ることができる。また、ドライエッチン
グ装置でＳＦ6 ＋Ｈｅ、ＣＦ4 ＋Ｏ2 ＋Ｈｅ等のガス系
を用いて層間絶縁膜にコンタクトホールを開け遮光膜を
兼ねたバックゲート電極２とコンタクトを取る工程で
は、従来のスパッタ法で形成したシリコン酸化膜より、
プラズマＣＶＤ法で形成したシリコン窒化膜は、エッチ
レートが速いためエッチング時間が短縮されスループッ
トが向上し、製造コストの低減を図ることができる。す
なわち、スパッタ法で形成したシリコン酸化膜のエッチ
ングレートは、プラズマＣＶＤ法で得たシリコン酸化膜
と比較し、約１０％遅い。
スパッタ法により１００ｎｍから２００ｎｍの膜厚に成
膜し、通常のフォトリソグラフィー法、エッチング法に
より、ゲート電極８、配線を形成し、順スタガ型薄膜ト
ランジスタを得ることができる。また、ドライエッチン
グ装置でＳＦ6 ＋Ｈｅ、ＣＦ4 ＋Ｏ2 ＋Ｈｅ等のガス系
を用いて層間絶縁膜にコンタクトホールを開け遮光膜を
兼ねたバックゲート電極２とコンタクトを取る工程で
は、従来のスパッタ法で形成したシリコン酸化膜より、
プラズマＣＶＤ法で形成したシリコン窒化膜は、エッチ
レートが速いためエッチング時間が短縮されスループッ
トが向上し、製造コストの低減を図ることができる。す
なわち、スパッタ法で形成したシリコン酸化膜のエッチ
ングレートは、プラズマＣＶＤ法で得たシリコン酸化膜
と比較し、約１０％遅い。
【００４７】また、本発明の第１の実施の形態と同様
に、しきい値電圧の変動量が少なく特性の安定した信頼
性の高い薄膜トランジスタを得ることができ、第１の実
施の形態と同様に、層間絶縁膜がゲート絶縁膜と同じシ
リコン窒化膜であるため、ゲート絶縁膜と同じプラズマ
ＣＶＤ装置で、第２のゲート絶縁膜、層間絶縁膜を得る
ことができるため、製造コストの低減を図ることができ
る。
に、しきい値電圧の変動量が少なく特性の安定した信頼
性の高い薄膜トランジスタを得ることができ、第１の実
施の形態と同様に、層間絶縁膜がゲート絶縁膜と同じシ
リコン窒化膜であるため、ゲート絶縁膜と同じプラズマ
ＣＶＤ装置で、第２のゲート絶縁膜、層間絶縁膜を得る
ことができるため、製造コストの低減を図ることができ
る。
【００４８】第１の実施の形態の構造の薄膜トランジス
タでは、透明基板側から入射する光によるトランジスタ
の光感度特性を制限するため、トランジスタのバックチ
ャネル側に遮光膜を形成する構造であるが、第２の実施
の形態の構造の薄膜トランジスタでは、バックチャネル
側に遮光膜を形成するのは同様であるが、遮光膜である
と同時に電気的に接続しゲート電極とするデュアルゲー
ト構造であることが大きく異なる。
タでは、透明基板側から入射する光によるトランジスタ
の光感度特性を制限するため、トランジスタのバックチ
ャネル側に遮光膜を形成する構造であるが、第２の実施
の形態の構造の薄膜トランジスタでは、バックチャネル
側に遮光膜を形成するのは同様であるが、遮光膜である
と同時に電気的に接続しゲート電極とするデュアルゲー
ト構造であることが大きく異なる。
【００４９】従って、薄膜トランジスタアレイの製造工
程としては、工程数が同じであり、製造コストも同等と
なる。
程としては、工程数が同じであり、製造コストも同等と
なる。
【００５０】また、第２の実施の形態の構造のデュアル
ゲート順スタガ型薄膜トランジスタは、第１の実施の形
態の構造の薄膜トランジスタと比較し、移動度が向上す
る等トランジスタの特性、信頼性が向上する。
ゲート順スタガ型薄膜トランジスタは、第１の実施の形
態の構造の薄膜トランジスタと比較し、移動度が向上す
る等トランジスタの特性、信頼性が向上する。
【００５１】
【発明の効果】第１の効果は、トランジスタ特性のしき
い値電圧変動が少なく信頼性が向上することである。
い値電圧変動が少なく信頼性が向上することである。
【００５２】その理由は、シリコン窒化膜はシリコン酸
化膜に比べ可動イオンが少ないためである。
化膜に比べ可動イオンが少ないためである。
【００５３】第２の効果は、コンタクトホール形成のエ
ッチング時間が短いため生産効率が上がり、製造コスト
が低減することである。
ッチング時間が短いため生産効率が上がり、製造コスト
が低減することである。
【００５４】その理由は、Ｐ−ＣＶＤ法で成膜したシリ
コン窒化膜は、スパッタ法で成膜シタシリコン酸化膜に
比べ、ドライエッチング工程でのエッチングレートが速
いためである。
コン窒化膜は、スパッタ法で成膜シタシリコン酸化膜に
比べ、ドライエッチング工程でのエッチングレートが速
いためである。
【００５５】第３の効果は、シリコン酸化膜成膜用のス
パッタ装置が不要となり、製造コストが低減できること
である。
パッタ装置が不要となり、製造コストが低減できること
である。
【００５６】その理由は、層間絶縁膜はゲート絶縁膜と
同じシリコン窒化膜であり、同一のプラズマＣＶＤ装置
で成膜する事ができるからである。
同じシリコン窒化膜であり、同一のプラズマＣＶＤ装置
で成膜する事ができるからである。
【図１】本発明の第１の実施の形態による順スタガ型薄
膜トランジスタを示す断面図である。
膜トランジスタを示す断面図である。
【図２】図１に示す薄膜トランジスタの製造方法を工程
順に示す断面図である。
順に示す断面図である。
【図３】本発明の実施の形態の順スタガ型薄膜トランジ
スタのしきい値電圧変動を示す図である。
スタのしきい値電圧変動を示す図である。
【図４】本発明の第２の実施の形態による順スタガ型薄
膜トランジスタの製造方法を工程順に示す断面図であ
る。
膜トランジスタの製造方法を工程順に示す断面図であ
る。
【図５】従来技術の順スタガ型薄膜トランジスタの製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
１ ガラス基板 ２ 遮光膜 ２ａ バックゲート電極 ３ 層間絶縁膜 ４ ソース・ドレイン電極 ５ リン ６ アモルファスシリコン膜 ７ ゲート絶縁膜 ７ａ 第２のゲート絶縁膜 ８ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６１９Ｂ
Claims (5)
- 【請求項１】 透明絶縁基板上に金属膜パターンが形成
され、該金属膜パターン全体が窒化シリコンの層間絶縁
膜で覆われ、その上に、表面にリンが導入された透明導
電膜から成るソース電極およびドレイン電極が互いに分
離して形成され、前記ソース電極およびドレイン電極の
それぞれの少なくとも一部上並びに前記ソース電極−ド
レイン電極間に半導体膜が形成され、該半導体膜上に、
これと同一パターンの窒化シリコンのゲート絶縁膜が形
成され該ゲート絶縁膜上にゲート電極が形成されている
ことを特徴とする薄膜トランジスタ。 - 【請求項２】 前記金属パターンは、遮光膜または遮光
膜を兼ねたバックゲート電極であることを特徴とする請
求項１記載の薄膜トランジスタ。 - 【請求項３】 透明絶縁性基板上に金属膜パターンを形
成する第１の工程と、前記金属膜パターン全体を覆うシ
リコン窒化膜から成る層間絶縁膜を形成する第２の工程
と、前記層間絶縁膜上に透明導電膜をパターニングし
て、ソース電極およびドレイン電極を形成する第３の工
程と、前記ソース電極およびドレイン電極の表面に不純
物としてリンを導入する第４の工程と、薄膜トランジス
タの活性層となる半導体層とゲート絶縁膜となる絶縁層
とゲート電極となる導電層とを順次成膜する第５の工程
と、前記導電層、絶縁層および半導体層を少なくとも一
部が前記ソース電極およびドレイン電極にかかるように
パターニングする第６の工程とを有することを特徴とす
る薄膜トランジスタの製造方法。 - 【請求項４】 前記第２の工程の層間絶縁膜、並びに前
記第５の工程の半導体層及びゲート絶縁膜を形成する工
程は、プラズマＣＶＤ法により形成されることを特徴と
する請求項３記載の薄膜トランジスタの製造方法。 - 【請求項５】 透明絶縁性基板上に遮光膜及び第１のゲ
ート電極となる金属膜パターンを形成する第１の工程
と、前記金属膜パターン全体を覆うシリコン窒化膜から
成る層間絶縁膜を形成する第２の工程と、前記層間絶縁
膜上に透明電極膜をパターニングして、ソース電極およ
びドレイン電極を形成する第３の工程と、前記ソース電
極およびドレイン電極の表面に不純物としてリンを導入
する第４の工程と、薄膜トランジスタの活性層となる半
導体層と第１のゲート絶縁膜となる絶縁層を順次成膜す
る第５の工程と、前記絶縁層および半導体層を少なくと
も一部が前記ソース電極およびドレイン電極にかかるよ
うにパターニングする第６の工程と、前記ソース電極、
ドレイン電極、半導体層及び絶縁層パターン全体を覆う
第２のゲート絶縁膜を形成する第７の工程と、前記第１
のゲート絶縁膜、第２のゲート絶縁膜にコンタクトホー
ルを形成する第８の工程と、前記第２のゲート電極とな
りかつ、前記コンタクトホールを介して前記第１のゲー
ト電極とのコンタクトを取る導電層を成膜する第９の工
程と、前記導電層をパターニングする第１０の工程とを
有することを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33196996A JPH10173195A (ja) | 1996-12-12 | 1996-12-12 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33196996A JPH10173195A (ja) | 1996-12-12 | 1996-12-12 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10173195A true JPH10173195A (ja) | 1998-06-26 |
Family
ID=18249679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33196996A Pending JPH10173195A (ja) | 1996-12-12 | 1996-12-12 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10173195A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001338880A (ja) * | 2000-05-26 | 2001-12-07 | Internatl Business Mach Corp <Ibm> | トップゲート型ｔｆｔを含むアクティブマトリックスデバイスの製造方法および製造装置 |
| JP2002343970A (ja) * | 2001-05-10 | 2002-11-29 | Koninkl Philips Electronics Nv | 薄膜トランジスタの製造方法並びにそのような製造方法を用いて製造された薄膜トランジスタ及び液晶表示パネル |
| US6579749B2 (en) * | 1998-11-17 | 2003-06-17 | Nec Corporation | Fabrication method and fabrication apparatus for thin film transistor |
| US6730970B1 (en) | 1999-11-16 | 2004-05-04 | Nec Lcd Technologies, Ltd. | Thin film transistor and fabrication method of the same |
| WO2010125986A1 (en) * | 2009-05-01 | 2010-11-04 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| JP2012138550A (ja) * | 2010-12-28 | 2012-07-19 | Dainippon Printing Co Ltd | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
-
1996
- 1996-12-12 JP JP33196996A patent/JPH10173195A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6579749B2 (en) * | 1998-11-17 | 2003-06-17 | Nec Corporation | Fabrication method and fabrication apparatus for thin film transistor |
| US6730970B1 (en) | 1999-11-16 | 2004-05-04 | Nec Lcd Technologies, Ltd. | Thin film transistor and fabrication method of the same |
| JP2001338880A (ja) * | 2000-05-26 | 2001-12-07 | Internatl Business Mach Corp <Ibm> | トップゲート型ｔｆｔを含むアクティブマトリックスデバイスの製造方法および製造装置 |
| JP2002343970A (ja) * | 2001-05-10 | 2002-11-29 | Koninkl Philips Electronics Nv | 薄膜トランジスタの製造方法並びにそのような製造方法を用いて製造された薄膜トランジスタ及び液晶表示パネル |
| WO2010125986A1 (en) * | 2009-05-01 | 2010-11-04 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| JP2010283338A (ja) * | 2009-05-01 | 2010-12-16 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| KR20120007068A (ko) * | 2009-05-01 | 2012-01-19 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치의 제작 방법 |
| CN102422426A (zh) * | 2009-05-01 | 2012-04-18 | 株式会社半导体能源研究所 | 半导体装置的制造方法 |
| US8278162B2 (en) * | 2009-05-01 | 2012-10-02 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| JP2013038427A (ja) * | 2009-05-01 | 2013-02-21 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| TWI567799B (zh) * | 2009-05-01 | 2017-01-21 | 半導體能源研究所股份有限公司 | 半導體裝置的製造方法 |
| JP2012138550A (ja) * | 2010-12-28 | 2012-07-19 | Dainippon Printing Co Ltd | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000718 |