JPH10135847A - Atm通信装置の並列型ヘッダ誤り訂正回路およびヘッダ誤り訂正方法 - Google Patents
Atm通信装置の並列型ヘッダ誤り訂正回路およびヘッダ誤り訂正方法Info
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- JPH10135847A JPH10135847A JP8283936A JP28393696A JPH10135847A JP H10135847 A JPH10135847 A JP H10135847A JP 8283936 A JP8283936 A JP 8283936A JP 28393696 A JP28393696 A JP 28393696A JP H10135847 A JPH10135847 A JP H10135847A
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Abstract
(57)【要約】
【課題】 40ビットの各誤りビット位置を指し示すシ
ンドロームを格納するためのテーブルのメモリ容量と、
判定した誤りビットの訂正タイミングを制御するために
主信号に持たせるべき遅延回路の回路規模を削減する。 【解決手段】 8ビットパラレル入力するATMセルデ
ータのヘッダ部に対して、全展開型40ビットCRC−
8演算回路6でシンドロームを計算し、第1バイト目の
誤りについては、シンドローム格納テーブル12のデー
タと照合を行うことによって、誤りビット位置を判定
し、該当ビットを訂正する。第2バイト目以降の訂正に
ついては、入力データS1の1クロックシフト毎に該シ
ンドロームに対し8ビット並列処理型CRC−8演算を
行った後にシンドローム格納テーブル12のデータと照
合を行うことによって、誤りビット位置を判定し、該当
ビットを訂正する。
ンドロームを格納するためのテーブルのメモリ容量と、
判定した誤りビットの訂正タイミングを制御するために
主信号に持たせるべき遅延回路の回路規模を削減する。 【解決手段】 8ビットパラレル入力するATMセルデ
ータのヘッダ部に対して、全展開型40ビットCRC−
8演算回路6でシンドロームを計算し、第1バイト目の
誤りについては、シンドローム格納テーブル12のデー
タと照合を行うことによって、誤りビット位置を判定
し、該当ビットを訂正する。第2バイト目以降の訂正に
ついては、入力データS1の1クロックシフト毎に該シ
ンドロームに対し8ビット並列処理型CRC−8演算を
行った後にシンドローム格納テーブル12のデータと照
合を行うことによって、誤りビット位置を判定し、該当
ビットを訂正する。
Description
【0001】
【発明の属する技術分野】本発明はATM通信装置の受
信側のヘッダ誤り訂正回路に関し、特に回路規模削減を
実現するヘッダ誤り訂正回路および方法に関する。
信側のヘッダ誤り訂正回路に関し、特に回路規模削減を
実現するヘッダ誤り訂正回路および方法に関する。
【0002】
【従来の技術】ATMセルのヘッダ40ビットに対しC
RC−8符号により誤り訂正を行い、1ビット誤り訂正
を行うためのヘッダ誤り訂正回路に於いては、CRC−
8符号による演算結果(シンドローム)を算出し、その
シンドロームの値から、ATMセルのヘッダの第1バイ
ト目から第5バイト目(計40ビット)のうちどのバイ
トが誤りであるかを判定し、該当ビットの反転を行う必
要がある。
RC−8符号により誤り訂正を行い、1ビット誤り訂正
を行うためのヘッダ誤り訂正回路に於いては、CRC−
8符号による演算結果(シンドローム)を算出し、その
シンドロームの値から、ATMセルのヘッダの第1バイ
ト目から第5バイト目(計40ビット)のうちどのバイ
トが誤りであるかを判定し、該当ビットの反転を行う必
要がある。
【0003】図3に従来のヘッダ誤り訂正回路の構成を
示す。図示のヘッダ誤り訂正回路は、特開平4−363
927号公報の図9に示すシフトレジスタ回路とセル同
期ヘッダ誤り制御回路に相当する。図示のヘッダ誤り訂
正回路は、5段のシフトレジスタ14〜18と、全展開
型40ビットCRC−8演算回路19と、セル同期回路
20と、シンドローム照合回路21と、第1から第5バ
イトシンドローム格納テーブル22と、4つの誤りビッ
ト反転回路23〜26と、遅延回路として働く3つのシ
フトレジスタ27〜29とから構成されている。
示す。図示のヘッダ誤り訂正回路は、特開平4−363
927号公報の図9に示すシフトレジスタ回路とセル同
期ヘッダ誤り制御回路に相当する。図示のヘッダ誤り訂
正回路は、5段のシフトレジスタ14〜18と、全展開
型40ビットCRC−8演算回路19と、セル同期回路
20と、シンドローム照合回路21と、第1から第5バ
イトシンドローム格納テーブル22と、4つの誤りビッ
ト反転回路23〜26と、遅延回路として働く3つのシ
フトレジスタ27〜29とから構成されている。
【0004】図4に第1から第5バイトシンドローム格
納テーブル22に格納されているデータを示す。
納テーブル22に格納されているデータを示す。
【0005】従来の技術では、ATMセルヘッダの第1
バイト目から第5バイト目までの、40ビットの各誤り
ビット位置を指し示す40通りのシンドロームを格納す
るテーブル22を有し、実際の入力データに対するCR
C−8演算結果と照合することにより、誤りビット位置
を判定している。
バイト目から第5バイト目までの、40ビットの各誤り
ビット位置を指し示す40通りのシンドロームを格納す
るテーブル22を有し、実際の入力データに対するCR
C−8演算結果と照合することにより、誤りビット位置
を判定している。
【0006】また、従来の技術では、シンドローム照合
(誤りビット判定処理)時間に対応した主信号に持たせ
るべき遅延回路27〜29を有し、主信号が該遅延回路
を通過することにより誤りビットを訂正すべきタイミン
グを制御し、誤りビットの反転を行っている。
(誤りビット判定処理)時間に対応した主信号に持たせ
るべき遅延回路27〜29を有し、主信号が該遅延回路
を通過することにより誤りビットを訂正すべきタイミン
グを制御し、誤りビットの反転を行っている。
【0007】
【発明が解決しようとする課題】上述したように、従来
の技術では、ATMセルのヘッダ40ビットに対しCR
C−8符号により誤り検出を行い、1ビット誤り訂正を
行うためのヘッダ誤り訂正回路においては、CRC−8
符号による演算結果(シンドローム)を算出し、そのシ
ンドロームの値から、ATMセルのヘッダの第1バイト
目から第5バイト目(計40ビット)のうちのどのバイ
トが誤りであるかを判定して、該当ビットの反転を行う
必要がある。
の技術では、ATMセルのヘッダ40ビットに対しCR
C−8符号により誤り検出を行い、1ビット誤り訂正を
行うためのヘッダ誤り訂正回路においては、CRC−8
符号による演算結果(シンドローム)を算出し、そのシ
ンドロームの値から、ATMセルのヘッダの第1バイト
目から第5バイト目(計40ビット)のうちのどのバイ
トが誤りであるかを判定して、該当ビットの反転を行う
必要がある。
【0008】ここで、実際の入力データに対するCRC
−8演算結果(シンドローム)から誤りビット位置を判
定するためには、ヘッダ誤り訂正回路としては、ATM
セルヘッダの第1バイト目から第5バイト目までの、4
0ビットの各誤りビット位置を指し示す40通りのシン
ドロームを格納するテーブル22を有して、演算結果の
シンドロームとテーブル内のシンドロームを比較照合す
る必要がある。その為、そのテーブル22のためのメモ
リ容量が膨大になってしまう。
−8演算結果(シンドローム)から誤りビット位置を判
定するためには、ヘッダ誤り訂正回路としては、ATM
セルヘッダの第1バイト目から第5バイト目までの、4
0ビットの各誤りビット位置を指し示す40通りのシン
ドロームを格納するテーブル22を有して、演算結果の
シンドロームとテーブル内のシンドロームを比較照合す
る必要がある。その為、そのテーブル22のためのメモ
リ容量が膨大になってしまう。
【0009】また、このときのシンドローム照合(誤り
ビット判定処理)ではある程度の回路遅延を有するた
め、判定した誤りビットの訂正タイミングを制御するた
めには主信号に該遅延に相当する遅延回路27〜29を
持たせる必要がある。したがって、回路規模が膨大にな
ってしまう。
ビット判定処理)ではある程度の回路遅延を有するた
め、判定した誤りビットの訂正タイミングを制御するた
めには主信号に該遅延に相当する遅延回路27〜29を
持たせる必要がある。したがって、回路規模が膨大にな
ってしまう。
【0010】本発明はこのような背景で行われたもので
あって、その課題は、ATMセルヘッダの第1バイト目
から第5バイト目までの、40ビットの各誤りビット位
置を指し示すシンドロームを格納するテーブルためのメ
モリ容量を削減することにある。
あって、その課題は、ATMセルヘッダの第1バイト目
から第5バイト目までの、40ビットの各誤りビット位
置を指し示すシンドロームを格納するテーブルためのメ
モリ容量を削減することにある。
【0011】本発明の他の課題は、判定した誤りビット
の訂正タイミングを制御するために主信号に持たせるべ
き遅延回路の回路規模を削減することにある。
の訂正タイミングを制御するために主信号に持たせるべ
き遅延回路の回路規模を削減することにある。
【0012】
【課題を解決するための手段】本発明によるATM通信
装置の並列型ヘッダ誤り訂正回路は、ATM通信装置の
受信側のセル同期検出部おける、HEC(ヘッダ誤り制
御)バイトを含むATMセルのヘッダ40ビットに対し
CRC−8符号による演算を行い、ATMセル同期検
出、誤り検出モード時のATMセルヘッダ部誤り検出、
誤り訂正モード時のシンドローム演算法によるATMセ
ルヘッダ部誤りビット判定、判定した誤りビットの訂正
処理を行うセル同期検出部において、入力データからA
TMセル同期を検出するための全展開型40ビットCR
C−8演算回路と、ATMセルヘッダのうち第1バイト
目の誤りを示すシンドローム(CRC−8の演算結果が
指し示す値)を格納する第1バイト目シンドローム格納
テーブルと、ATMセルへッダの第nバイト目の誤りを
示すシンドロームから第(n−1)バイト目の誤りを示
すシンドロームを簡単に算出するための8ビット並列処
理型CRC−8演算回路と、実際の入力データに対する
CRC−8演算結果のシンドローム値と第1バイト目シ
ンドローム格納テーブル内に格納されているシンドロー
ム値を比較照合するためのシンドローム照合回路と、C
RC−8演算結果のシンドローム値として、全展開型4
0ビットCRC−8演算回路の出力と8ビット並列処理
型CRC−8演算回路の出力の一方を選択してシンドロ
ーム照合回路へ供給するATMセルヘッダ第1バイトタ
イミング生成回路と、シンドローム照合回路の比較照合
結果に基づいて、入力データ中の判定した誤りビット位
置のデータを訂正するための誤りビット反転回路と、を
有することを特徴とする。
装置の並列型ヘッダ誤り訂正回路は、ATM通信装置の
受信側のセル同期検出部おける、HEC(ヘッダ誤り制
御)バイトを含むATMセルのヘッダ40ビットに対し
CRC−8符号による演算を行い、ATMセル同期検
出、誤り検出モード時のATMセルヘッダ部誤り検出、
誤り訂正モード時のシンドローム演算法によるATMセ
ルヘッダ部誤りビット判定、判定した誤りビットの訂正
処理を行うセル同期検出部において、入力データからA
TMセル同期を検出するための全展開型40ビットCR
C−8演算回路と、ATMセルヘッダのうち第1バイト
目の誤りを示すシンドローム(CRC−8の演算結果が
指し示す値)を格納する第1バイト目シンドローム格納
テーブルと、ATMセルへッダの第nバイト目の誤りを
示すシンドロームから第(n−1)バイト目の誤りを示
すシンドロームを簡単に算出するための8ビット並列処
理型CRC−8演算回路と、実際の入力データに対する
CRC−8演算結果のシンドローム値と第1バイト目シ
ンドローム格納テーブル内に格納されているシンドロー
ム値を比較照合するためのシンドローム照合回路と、C
RC−8演算結果のシンドローム値として、全展開型4
0ビットCRC−8演算回路の出力と8ビット並列処理
型CRC−8演算回路の出力の一方を選択してシンドロ
ーム照合回路へ供給するATMセルヘッダ第1バイトタ
イミング生成回路と、シンドローム照合回路の比較照合
結果に基づいて、入力データ中の判定した誤りビット位
置のデータを訂正するための誤りビット反転回路と、を
有することを特徴とする。
【0013】
【作用】8ビットパラレル入力するATMセルデータの
ヘッダ部に対して、全展開型40ビットCRC−8演算
回路でシンドロームを計算し、第1バイト目の誤りにつ
いては、シンドロームが格納してある第1バイト目シン
ドローム格納テーブルのデータと照合を行うことによっ
て、誤りビット位置を判定して該当ビットの訂正を行
う。
ヘッダ部に対して、全展開型40ビットCRC−8演算
回路でシンドロームを計算し、第1バイト目の誤りにつ
いては、シンドロームが格納してある第1バイト目シン
ドローム格納テーブルのデータと照合を行うことによっ
て、誤りビット位置を判定して該当ビットの訂正を行
う。
【0014】第2バイト目以降の訂正については、「A
TMセルヘッダの第nバイト目の誤りを示すシンドロー
ムに対し8ビット並列処理型CRC−8演算を行うと、
第(n−1)バイト目の誤りを示すシンドロームにな
る」という符号理論の特長を利用して、入力データの1
クロックシフト毎に該シンドロームに対し8ビット並列
処理型CRC−8演算を行った後にシンドロームが格納
してある第1バイト目シンドローム格納テーブルのデー
タと照合を行うことによって、誤りビット位置を判定し
て該当ビットの訂正を行う。
TMセルヘッダの第nバイト目の誤りを示すシンドロー
ムに対し8ビット並列処理型CRC−8演算を行うと、
第(n−1)バイト目の誤りを示すシンドロームにな
る」という符号理論の特長を利用して、入力データの1
クロックシフト毎に該シンドロームに対し8ビット並列
処理型CRC−8演算を行った後にシンドロームが格納
してある第1バイト目シンドローム格納テーブルのデー
タと照合を行うことによって、誤りビット位置を判定し
て該当ビットの訂正を行う。
【0015】
【発明の実施の形態】以下、本発明の実施の形態につい
て詳細に説明する。
て詳細に説明する。
【0016】ATM通信装置の並列型ヘッダ誤り訂正回
路は、ATMセル同期を検出するための40ビット全展
開型CRC−8演算回路と、ATMセルヘッダのうち第
1バイト目の誤りを示すシンドローム(CRC−8の演
算結果が指し示す値)を格納する第1バイト目シンドロ
ーム格納テーブルと、ATMセルへッダの第nバイト目
の誤りを示すシンドロームから第(n−1)バイト目の
誤りを示すシンドロームを簡単に算出するための8ビッ
ト並列処理型CRC−8演算回路と、実際の入力データ
に対するCRC−8演算結果のシンドローム値と第1バ
イト目シンドローム格納テーブル内に格納されているシ
ンドローム値とを比較照合するためのシンドローム照合
回路と、ATMセルヘッダ第1バイトタイミング生成回
路と、判定した誤りビット位置のデータを訂正するため
の誤りビット反転回路とから構成される。
路は、ATMセル同期を検出するための40ビット全展
開型CRC−8演算回路と、ATMセルヘッダのうち第
1バイト目の誤りを示すシンドローム(CRC−8の演
算結果が指し示す値)を格納する第1バイト目シンドロ
ーム格納テーブルと、ATMセルへッダの第nバイト目
の誤りを示すシンドロームから第(n−1)バイト目の
誤りを示すシンドロームを簡単に算出するための8ビッ
ト並列処理型CRC−8演算回路と、実際の入力データ
に対するCRC−8演算結果のシンドローム値と第1バ
イト目シンドローム格納テーブル内に格納されているシ
ンドローム値とを比較照合するためのシンドローム照合
回路と、ATMセルヘッダ第1バイトタイミング生成回
路と、判定した誤りビット位置のデータを訂正するため
の誤りビット反転回路とから構成される。
【0017】次に並列型ヘッダ誤り訂正回路の動作につ
いて説明する。
いて説明する。
【0018】8ビットパラレル入力するATMセルデー
タのヘッダ部に対して、全展開型40ビットCRC−8
演算回路でシンドロームを計算し、シンドローム照合回
路は、この計算されたシンドロームと第1バイト目シド
ロームテーブルに格納してある設定シンドロームとの照
合を行う。これらシンドロームが一致した場合、誤りビ
ット反転回路は第1バイトタイミングで該当ビットを反
転した誤り訂正を行う。
タのヘッダ部に対して、全展開型40ビットCRC−8
演算回路でシンドロームを計算し、シンドローム照合回
路は、この計算されたシンドロームと第1バイト目シド
ロームテーブルに格納してある設定シンドロームとの照
合を行う。これらシンドロームが一致した場合、誤りビ
ット反転回路は第1バイトタイミングで該当ビットを反
転した誤り訂正を行う。
【0019】第2バイト目以降の訂正については、8ビ
ット並列処理型CRC−8演算回路が入力データの1ク
ロックシフト毎に該当シンドロームに対して8ビット並
列処理型CRC−8演算を行う。そして、シンドローム
照合回路は、1クロックシフト毎に、照合シンドローム
と第1バイト目シンドロームテーブルに格納してある設
定シンドロームと照合を行う。
ット並列処理型CRC−8演算回路が入力データの1ク
ロックシフト毎に該当シンドロームに対して8ビット並
列処理型CRC−8演算を行う。そして、シンドローム
照合回路は、1クロックシフト毎に、照合シンドローム
と第1バイト目シンドロームテーブルに格納してある設
定シンドロームと照合を行う。
【0020】第1バイト目シンドロームテーブル内のシ
ンドロームデータとの一致を検出するタイミングで、誤
りビット反転回路を用いて、訂正すべきATMセルのヘ
ッダ部(第2バイトから第5バイト)の誤りビットを訂
正する。
ンドロームデータとの一致を検出するタイミングで、誤
りビット反転回路を用いて、訂正すべきATMセルのヘ
ッダ部(第2バイトから第5バイト)の誤りビットを訂
正する。
【0021】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【0022】図1は本発明の一実施例に係る並列型ヘッ
ダ誤り訂正回路を示すブロック図である。図示の並列型
ヘッダ誤り訂正回路は、5段のシフトレジスタ1〜5
と、全展開型40ビットCRC−8演算回路6と、AT
Mセルヘッダ第1バイトタイミング生成回路7と、選択
回路8と、レジスタ9と、8ビット並列処理型CRC−
8演算回路10と、シンドローム照合回路11と、第1
バイト目シンドローム格納テーブル12と、誤りビット
反転回路13とから構成される。
ダ誤り訂正回路を示すブロック図である。図示の並列型
ヘッダ誤り訂正回路は、5段のシフトレジスタ1〜5
と、全展開型40ビットCRC−8演算回路6と、AT
Mセルヘッダ第1バイトタイミング生成回路7と、選択
回路8と、レジスタ9と、8ビット並列処理型CRC−
8演算回路10と、シンドローム照合回路11と、第1
バイト目シンドローム格納テーブル12と、誤りビット
反転回路13とから構成される。
【0023】まず、8ビットパラレル入力するATMセ
ルデータに対し、5段のシフトレジスタ1〜5を用意
し、全展開型40ビットCRC−8演算回路6にてCR
C演算を行う。ここで、CRC−8の生成多項式は、規
定によりX8 +X2 +X+1である。この全展開型40
ビットCRC−8演算回路6は、ATMセル同期確立前
のハンチング状態においては、ATMセルヘッダ部40
ビットの位置を検索するために作用し、ATMセル同期
確立後は、ATMセルヘッダ部40ビットのうちの1ビ
ット誤り訂正を行うのに必要なシンドロームを演算する
ために作用する。
ルデータに対し、5段のシフトレジスタ1〜5を用意
し、全展開型40ビットCRC−8演算回路6にてCR
C演算を行う。ここで、CRC−8の生成多項式は、規
定によりX8 +X2 +X+1である。この全展開型40
ビットCRC−8演算回路6は、ATMセル同期確立前
のハンチング状態においては、ATMセルヘッダ部40
ビットの位置を検索するために作用し、ATMセル同期
確立後は、ATMセルヘッダ部40ビットのうちの1ビ
ット誤り訂正を行うのに必要なシンドロームを演算する
ために作用する。
【0024】全展開型40ビットCRC−8演算回路6
では、ATMセル同期を確立するとATMセル位置が判
るので、このセル同期情報S7をATMセルヘッダ第1
バイトタイミング生成回路7へ送信する。ATMセル同
期確立後は、全展開型40ビットCRC−8演算回路6
は、ヘッダ40ビットに対して40ビット全展開型CR
C−8演算を行い、シンドロームS8を算出する。この
とき、選択回路8はATMセルヘッダ第1バイトタイミ
ング生成回路7からの第1バイトタイミングS9により
セレクタ制御をかけ、セルヘッダ第1バイトタイミング
S9では、全展開型40ビットCRC−8演算回路6で
算出したシンドロームS8をレジスタ9に格納する。
では、ATMセル同期を確立するとATMセル位置が判
るので、このセル同期情報S7をATMセルヘッダ第1
バイトタイミング生成回路7へ送信する。ATMセル同
期確立後は、全展開型40ビットCRC−8演算回路6
は、ヘッダ40ビットに対して40ビット全展開型CR
C−8演算を行い、シンドロームS8を算出する。この
とき、選択回路8はATMセルヘッダ第1バイトタイミ
ング生成回路7からの第1バイトタイミングS9により
セレクタ制御をかけ、セルヘッダ第1バイトタイミング
S9では、全展開型40ビットCRC−8演算回路6で
算出したシンドロームS8をレジスタ9に格納する。
【0025】更に、このシンドロームS11の値を、第
1バイト目の誤りを示すシンドローム(図2で示す値、
シンドロームを規定する生成多項式は、X8 +X2 +X
+1)を格納したテーブル12内の各値と、シンドロー
ム照合回路11にて照合する。ここでもし第1バイト目
のどこかのビットに誤りがあった場合は、一致するシン
ドロームが存在し、それによって何ビット目が誤りかが
判明する。このとき同時に、主信号はセルヘッダ第1バ
イト目が誤りビット反転回路13の直前のレジスタ5に
来ているタイミングになるため、判定したビット位置の
データを反転されることにより、1ビット訂正が行なわ
れる。
1バイト目の誤りを示すシンドローム(図2で示す値、
シンドロームを規定する生成多項式は、X8 +X2 +X
+1)を格納したテーブル12内の各値と、シンドロー
ム照合回路11にて照合する。ここでもし第1バイト目
のどこかのビットに誤りがあった場合は、一致するシン
ドロームが存在し、それによって何ビット目が誤りかが
判明する。このとき同時に、主信号はセルヘッダ第1バ
イト目が誤りビット反転回路13の直前のレジスタ5に
来ているタイミングになるため、判定したビット位置の
データを反転されることにより、1ビット訂正が行なわ
れる。
【0026】次に、第2バイト目以降の誤り訂正につい
ては、本発明の特長である8ビット並列処理型CRC−
8演算回路10(生成多項式は、X8 +X2 +X+1)
を利用する。8ビット並列処理型CRC−8演算回路1
0は、通常は8ビットパラレルのATMセルデータを扱
うときに、40ビットのATMセルヘッダに対して該回
路を1バイト毎に5回通過させることによって、効率的
にCRC−8演算を行うのに使用される。
ては、本発明の特長である8ビット並列処理型CRC−
8演算回路10(生成多項式は、X8 +X2 +X+1)
を利用する。8ビット並列処理型CRC−8演算回路1
0は、通常は8ビットパラレルのATMセルデータを扱
うときに、40ビットのATMセルヘッダに対して該回
路を1バイト毎に5回通過させることによって、効率的
にCRC−8演算を行うのに使用される。
【0027】しかしここでは、1ビット誤りビット位置
を規定するシンドロームにおいて、「ATMセルヘッダ
の第nバイト目の誤りを示すシンドロームに対し8ビッ
ト並列処理型CRC−8演算を行うと、第(n−1)バ
イト目の誤りを示すシンドロームになる」という符号理
論の特長を利用する。例えば、第2バイト目のどこかに
誤りビットが存在する場合は、1クロックシフト時に8
ビット並列処理型CRC−8演算回路10を1回通過さ
せることによって、第1バイト目の同じ誤りビット位置
を示すシンドローム値と一致することになる。
を規定するシンドロームにおいて、「ATMセルヘッダ
の第nバイト目の誤りを示すシンドロームに対し8ビッ
ト並列処理型CRC−8演算を行うと、第(n−1)バ
イト目の誤りを示すシンドロームになる」という符号理
論の特長を利用する。例えば、第2バイト目のどこかに
誤りビットが存在する場合は、1クロックシフト時に8
ビット並列処理型CRC−8演算回路10を1回通過さ
せることによって、第1バイト目の同じ誤りビット位置
を示すシンドローム値と一致することになる。
【0028】このとき、選択回路8は8ビット並列処理
型CRC−8演算回路10の出力データの方を選択する
ように切り替える。また、上記動作は1クロック内に処
理するため、このとき主信号はセルヘッダの第2バイト
目がちょうど誤りビット反転回路13の直前のレジスタ
5に来ているタイミングになり、判定したビット位置の
データを反転させることにより、1ビット訂正が行なわ
れる。
型CRC−8演算回路10の出力データの方を選択する
ように切り替える。また、上記動作は1クロック内に処
理するため、このとき主信号はセルヘッダの第2バイト
目がちょうど誤りビット反転回路13の直前のレジスタ
5に来ているタイミングになり、判定したビット位置の
データを反転させることにより、1ビット訂正が行なわ
れる。
【0029】以下第3、第4、第5バイト目のどこかに
存在する1ビット誤りについても、1クロックシフト毎
に8ビット並列処理型CRC−8演算回路10を通過さ
せることによって、第1バイト目の同じ誤りビット位置
を示すシンドローム値となり、順次誤り訂正を実現す
る。
存在する1ビット誤りについても、1クロックシフト毎
に8ビット並列処理型CRC−8演算回路10を通過さ
せることによって、第1バイト目の同じ誤りビット位置
を示すシンドローム値となり、順次誤り訂正を実現す
る。
【0030】ここで、図3に示した従来の回路例との差
異について説明する。従来の回路では、誤りバイト位置
毎にシンドロームを計算する8ビット並列処理型CRC
−8演算回路が存在しないので、シンドローム格納テー
ブルとしては、ATMセルヘッダの第1バイト目から第
5バイト目までの、40ビットの各誤りビット位置を指
し示す40通りのシンドロームを用意しなければなら
ず、格納テーブル用のメモリ容量が大規模になる。ま
た、シンドローム照合により誤りビット位置が特定され
ると、それがATMセルヘッダの何バイト目であるかに
よって、図3に示すように、シフトレジスタ27〜29
を用いて主信号を1クロック毎にシフトさせることによ
って該当バイト位置を特定できるようにし、1ビット訂
正を実現する。従って、この場合、誤りビットの該当バ
イト位置を規定するためのシフトレジスタが必要にな
る。
異について説明する。従来の回路では、誤りバイト位置
毎にシンドロームを計算する8ビット並列処理型CRC
−8演算回路が存在しないので、シンドローム格納テー
ブルとしては、ATMセルヘッダの第1バイト目から第
5バイト目までの、40ビットの各誤りビット位置を指
し示す40通りのシンドロームを用意しなければなら
ず、格納テーブル用のメモリ容量が大規模になる。ま
た、シンドローム照合により誤りビット位置が特定され
ると、それがATMセルヘッダの何バイト目であるかに
よって、図3に示すように、シフトレジスタ27〜29
を用いて主信号を1クロック毎にシフトさせることによ
って該当バイト位置を特定できるようにし、1ビット訂
正を実現する。従って、この場合、誤りビットの該当バ
イト位置を規定するためのシフトレジスタが必要にな
る。
【0031】これに対し、8ビット並列処理型CRC−
8演算回路10は、簡単な排他的論理和の論理回路のみ
で実現できるので、規模的には微少なものである。これ
によって、上記の40通りのシンドローム格納用のメモ
リ容量を削減し、且つ主信号のバイト位置を規定するシ
フトレジスタを持たずに1ビット誤り訂正を実現し、回
路規模を削減することができる。
8演算回路10は、簡単な排他的論理和の論理回路のみ
で実現できるので、規模的には微少なものである。これ
によって、上記の40通りのシンドローム格納用のメモ
リ容量を削減し、且つ主信号のバイト位置を規定するシ
フトレジスタを持たずに1ビット誤り訂正を実現し、回
路規模を削減することができる。
【0032】本発明は上述した実施形態に限定せず、本
発明の趣旨を逸脱しない範囲内で種々の変更・変形が可
能である。
発明の趣旨を逸脱しない範囲内で種々の変更・変形が可
能である。
【0033】
【発明の効果】以上説明したように、本発明では、AT
M通信装置でATMセルヘッダの1ビット誤り訂正を実
現する際に、シンドローム格納用のメモリ容量の削減と
主信号のバイト位置を規定するシフトレジスタを省略す
ることにより、回路規模の削減を実現することができ
る。
M通信装置でATMセルヘッダの1ビット誤り訂正を実
現する際に、シンドローム格納用のメモリ容量の削減と
主信号のバイト位置を規定するシフトレジスタを省略す
ることにより、回路規模の削減を実現することができ
る。
【図1】本発明の一実施例による並列型ヘッダ誤り訂正
回路を示すブロック図である。
回路を示すブロック図である。
【図2】図1に示した並列型ヘッダ誤り訂正回路に使用
されるシンドローム格納テーブルの内容を示す図であ
る。
されるシンドローム格納テーブルの内容を示す図であ
る。
【図3】従来のヘッダ誤り訂正回路を示すブロック図で
ある。
ある。
【図4】図3に示したヘッダ誤り訂正回路に使用される
シンドローム格納テーブルの内容を示す図である。
シンドローム格納テーブルの内容を示す図である。
1〜5 シフトレジスタ 6 全展開型40ビットCRC−8演算回路 7 セルヘッダ第1バイトタイミング生成回路 8 選択回路 9 レジスタ 10 8ビット並列処理型CRC−8演算回路 11 シンドローム照合回路 12 第1バイト目シンドローム格納テーブル 13 誤りビット反転回路 S1 入力データ S2〜S6 転送データ S7 セル同期情報 S8 算出シンドローム S9 第1バイトタイミング S10 算出シンドローム S11 照合シンドローム S12 設定シンドローム S13 誤りビット位置情報
Claims (3)
- 【請求項1】 ATM通信装置の受信側のセル同期検出
部おける、HEC(ヘッダ誤り制御)バイトを含むAT
Mセルのヘッダ40ビットに対しCRC−8符号による
演算を行い、ATMセル同期検出、誤り検出モード時の
ATMセルヘッダ部誤り検出、誤り訂正モード時のシン
ドローム演算法によるATMセルヘッダ部誤りビット判
定、判定した誤りビットの訂正処理を行う前記セル同期
検出部において、 入力データからATMセル同期を検出するための全展開
型40ビットCRC−8演算回路と、 ATMセルヘッダのうち第1バイト目の誤りを示すシン
ドローム(CRC−8の演算結果が指し示す値)を格納
する第1バイト目シンドローム格納テーブルと、 ATMセルヘッダの第nバイト目の誤りを示すシンドロ
ームから第(n−1)バイト目の誤りを示すシンドロー
ムを算出するための8ビット並列処理型CRC−8演算
回路と、 前記入力データに対するCRC−8演算結果のシンドロ
ーム値と前記第1バイト目シンドローム格納テーブル内
に格納されているシンドローム値とを比較照合するため
のシンドローム照合回路と、 前記CRC−8演算結果のシンドローム値として、前記
全展開型40ビットCRC−8演算回路の出力と前記8
ビット並列処理型CRC−8演算回路の出力の一方を選
択して前記シンドローム照合回路へ供給するATMセル
ヘッダ第1バイトタイミング生成回路と、 前記シンドローム照合回路の比較照合結果に基づいて、
前記入力データ中の判定した誤りビット位置のデータを
訂正するための誤りビット反転回路とを有することを特
徴とするATM通信装置の並列型ヘッダ誤り訂正回路。 - 【請求項2】 ATMセルのヘッダ40ビットに対して
CRC−8符号により誤り検出を行い、1ビット誤り訂
正を行うためのヘッダ誤り訂正方法に於いて、 「ATMセルヘッダの第nバイト目の誤りを示すシンド
ロームに対し8ビット並列処理型CRC−8演算を行う
と、第(n−1)バイト目の誤りを示すシンドロームに
なる」という符号理論の特徴を利用して、8ビット並列
処理型CRC−8演算回路を用意することにより、通常
必要とするATMセルヘッダの第1バイト目から第5バ
イト目までの40ビットの各誤りビット位置を指し示す
40通りのシンドロームを格納するテーブルを持たず
に、ATMセルヘッダの第1バイトのみの誤りを指し示
す8通りのシンドロームを格納するテーブルを持ち、 シンドローム格納テーブルのために必要とするメモリ量
を削減することを特徴とするヘッダ誤り訂正方法。 - 【請求項3】 8ビットパラレル入力するATMセルデ
ータのヘッダ部に対して、40ビット全展開型CRC−
8演算回路でシンドロームを計算し、第1バイト目の誤
りを示すシンドロームが格納してあるテーブルのデータ
と照合を行い、シンドロームが一致した場合は、第1バ
イトのタイミングで該当ビットを反転して誤り訂正を行
うが、 第2バイト目以降の訂正については、入力データの1ク
ロックシフト毎に該シンドロームに対し8ビット並列処
理型CRC−8演算を行って、テーブル内のシンドロー
ムデータとの一致を検出するタイミングで、訂正するべ
きATMセルのヘッダ部(第2バイトから第5バイト)
を、誤りビット反転回路部の位置にくるように制御して
誤り訂正を行うことによって、 通常必要とする、誤りビット反省処理時間に対応して主
信号に持たせるべき遅延回路を削減することを特徴とす
るヘッダ誤り訂正方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8283936A JPH10135847A (ja) | 1996-10-25 | 1996-10-25 | Atm通信装置の並列型ヘッダ誤り訂正回路およびヘッダ誤り訂正方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8283936A JPH10135847A (ja) | 1996-10-25 | 1996-10-25 | Atm通信装置の並列型ヘッダ誤り訂正回路およびヘッダ誤り訂正方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10135847A true JPH10135847A (ja) | 1998-05-22 |
Family
ID=17672143
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8283936A Pending JPH10135847A (ja) | 1996-10-25 | 1996-10-25 | Atm通信装置の並列型ヘッダ誤り訂正回路およびヘッダ誤り訂正方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10135847A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6735684B1 (en) * | 1999-09-12 | 2004-05-11 | Nippon Telegraph And Telephone Corporation | Parallel-processing apparatus and method |
CN1333530C (zh) * | 2000-09-26 | 2007-08-22 | 高通股份有限公司 | 编码线性成块码的方法和装置 |
JP2022507988A (ja) * | 2018-11-26 | 2022-01-18 | マイクロン テクノロジー,インク. | 誤り訂正ビットフリッピング方式 |
-
1996
- 1996-10-25 JP JP8283936A patent/JPH10135847A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6735684B1 (en) * | 1999-09-12 | 2004-05-11 | Nippon Telegraph And Telephone Corporation | Parallel-processing apparatus and method |
CN1333530C (zh) * | 2000-09-26 | 2007-08-22 | 高通股份有限公司 | 编码线性成块码的方法和装置 |
JP2022507988A (ja) * | 2018-11-26 | 2022-01-18 | マイクロン テクノロジー,インク. | 誤り訂正ビットフリッピング方式 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990303 |