[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JPH10125818A - 半導体装置用基板並びに半導体装置及びそれらの製造方法 - Google Patents

半導体装置用基板並びに半導体装置及びそれらの製造方法

Info

Publication number
JPH10125818A
JPH10125818A JP27354296A JP27354296A JPH10125818A JP H10125818 A JPH10125818 A JP H10125818A JP 27354296 A JP27354296 A JP 27354296A JP 27354296 A JP27354296 A JP 27354296A JP H10125818 A JPH10125818 A JP H10125818A
Authority
JP
Japan
Prior art keywords
land
insulating layer
forming
semiconductor device
electrodes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP27354296A
Other languages
English (en)
Other versions
JP4282777B2 (ja
Inventor
Toshiaki Ishii
俊明 石井
Toshio Ofusa
俊雄 大房
Atsushi Sasaki
淳 佐々木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toppan Inc
Original Assignee
Toppan Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toppan Printing Co Ltd filed Critical Toppan Printing Co Ltd
Priority to JP27354296A priority Critical patent/JP4282777B2/ja
Publication of JPH10125818A publication Critical patent/JPH10125818A/ja
Application granted granted Critical
Publication of JP4282777B2 publication Critical patent/JP4282777B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

(57)【要約】 【課題】 本発明は、高密度で薄型であり、製造工程中
に確実に固定でき、さらに、ランド電極が傷つく等の不
良の発生し難く、高い信頼性の実現を図る。 【解決手段】 液状樹脂が硬化されてなる絶縁層1と、
絶縁層の一方の面に形成され、半導体チップに接続可能
に配置された複数の接続電極2と、絶縁層の一方の面に
形成され、各接続電極に個別に接続された複数の配線領
域3と、表面が絶縁層の表面とほぼ同一平面に位置さ
れ、かつ側面が絶縁層に被覆されるように絶縁層の他方
の面内に形成され、外部要素に接続可能に配置された複
数のランド電極4と、各ランド電極と各配線領域とを個
別に接続する複数のバイア5とを備えた半導体装置用基
板並びに半導体装置及びそれらの製造方法。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体チップの搭
載されるBGA(Ball Grid Array) 型の半導体装置用基
板並びに半導体装置及びそれらの製造方法に係わり、特
に、高密度で薄型かつランド電極の傷つき難い半導体装
置用基板並びに半導体装置及びそれらの製造方法に関す
る。
【0002】
【従来の技術】最近、ノートブック型パソコン、ハンデ
ィビデオ機器及び携帯電話などの携帯可能な電子機器が
広く販売されている。このため、これら電子機器内に半
導体装置を実装する際の半導体装置用基板に対して小形
化、高機能化の要求が高まりつつある。
【0003】この種の半導体装置用基板には、LSI等
の半導体チップを搭載可能なBGA型のものがあり、具
体的には、例えば、特開平8−37345号公報に開示
されたもの等が公知となっている。なお、半導体装置用
基板に半導体チップが搭載されて樹脂封止されることに
より、外部要素のマザーボード等に実装可能な半導体装
置が製造される。
【0004】図8は係る半導体装置用基板を用いた半導
体装置の構成を示す断面図である。この半導体装置とし
ては、プリント配線板用の銅張積層板をベース基板31
とし、このベース基板31にドリルを用いた機械的加工
によって、略マトリクス状に複数の孔32が形成され
る。
【0005】次いで、フォトリソグラフィ法により、ベ
ース基板31の両面の銅層のうち、上面の銅層が配線用
パターン33となり、他面の銅層が電極端子(以下、ラ
ンド電極という)34となるようにパターニングされ
る。
【0006】配線用パターン33として、高密度で複雑
のため、単層では形成不可能なパターンを設ける場合、
配線パターン33を多層配置して配線の高密度化を図る
必要がある。配線パターン33の多層にあたっては、下
層の配線パターン33を含む表面に絶縁層35が形成さ
れた後、同様に導電層(銅層)が形成され、この導電層
がパターニングされて新たな配線パターン33とされ
る。
【0007】この際、上下の配線パターン33間で導通
をとるため、絶縁層35にスルーホール36が形成さ
れ、スルーホール36に形成される導電層を介して両配
線パターン33を導通させる。このとき、絶縁層35
は、所望部分にスルーホール36を形成可能とするた
め、フォトリソグラフィ法によりパターニング可能な材
質が望ましく、例えば感光性樹脂が適切なものとなって
いる。
【0008】また、各層の配線パターン33の形成後、
最上層の配線パターン33の表面にAuめっきが施さ
れ、半導体チップ37との接続(ワイヤ・ボンディン
グ)適性が向上されている。
【0009】
【発明が解決しようとする課題】しかしながら以上のよ
うな半導体装置用基板では、配線パターン33とランド
電極34とを導通させるために、ベース基板31にドリ
ルによる穴あけ加工が施されている。但し一般に、ドリ
ル加工は微細な穴あけには不向きなため、この種の半導
体装置用基板としては、通常の集積度の製品に適用され
る場合には何の問題もないが、より一層の高密度な集積
化を必要とする用途には不向きとなっている。
【0010】また、ベース基板31は、感光性樹脂等が
塗布されてなる絶縁層35の形成工程にて、支持基板と
して機能している。すなわち、ベース基板31にはある
程度の剛性(厚さ)が要求されるため、前述同様に、通
常の製品としては何の問題もないが、より一層の薄型化
を必要とする用途には不向きとなっている。
【0011】また、ベース基板31の下面側の銅層がパ
ターニングされ、ランド電極34が形成されるため、ベ
ース基板31の下面に凹凸がある。この凹凸に起因し、
真空吸着等による固定がやや難しくなるため、絶縁層3
5の形成、配線パターン33のパターニング、スルーホ
ール36の形成、さらに最上層の配線パターン33の表
面の金めっき等の工程の自動化が多少難しくなる問題が
ある。また、このランド電極34は、銅層の厚さだけ突
出しているため、製造工程中や半導体チップ37の搭載
工程中に、傷つき等の不良を発生する可能性がある。
【0012】本発明は上記実情を考慮してなされたもの
で、高密度で薄型であり、かつ製造工程中などで確実に
固定でき、さらに、ランド電極が傷つく等の不良の発生
し難く、高い信頼性を実現し得る半導体装置用基板、半
導体装置及びそれらの製造方法を提供することを目的と
する。
【0013】
【課題を解決するための手段】請求項1に対応する発明
は、液状樹脂が硬化されてなる絶縁層と、前記絶縁層の
一方の面に形成され、半導体チップに接続可能に配置さ
れた複数の接続電極と、前記絶縁層の一方の面に形成さ
れ、前記各接続電極に個別に接続された複数の配線領域
と、表面が前記絶縁層の表面とほぼ同一平面に位置さ
れ、かつ側面が前記絶縁層に被覆されるように前記絶縁
層の他方の面内に形成され、外部要素に接続可能に配置
された複数のランド電極と、前記各ランド電極と前記各
配線領域とを個別に接続する複数のバイアとを備えた半
導体装置用基板である。
【0014】また、請求項2に対応する発明は、請求項
1に対応する半導体装置用基板において、前記絶縁層及
び前記各ランド電極からなる面としては、シート状の金
属材料にて被覆されている半導体装置用基板である。
【0015】さらに、請求項3に対応する発明は、請求
項1に対応する半導体装置用基板において、前記各ラン
ド電極としては、少なくとも表面がNi、はんだ、A
u、Pd、Ni−Au合金、あるいはNi−Pd合金の
うちのいずれか1種の材料から形成された半導体装置用
基板である。
【0016】また、請求項4に対応する発明は、請求項
1に対応する半導体装置用基板を用いた半導体装置にお
いて、前記各接続電極に電気的に接続された半導体チッ
プを備え、少なくとも前記半導体チップとその前記各接
続電極への接続部とが樹脂封止されてなる半導体装置で
ある。
【0017】さらに、請求項5に対応する発明は、請求
項1又は請求項3に対応する半導体装置用基板の製造方
法において、シート状の金属材料上に、前記各ランド電
極の形成位置とは異なる位置に選択的に液状樹脂を塗布
及び硬化させて絶縁層を形成する第1の絶縁層形成工程
と、前記金属材料上でかつ前記絶縁層に囲まれた部分に
選択的に前記各ランド電極の表面となる複数のエッチン
グストッパ層を形成するストッパ層形成工程と、めっき
により、前記各エッチングストッパ層上に前記各ランド
電極を形成するランド形成工程と、前記各ランド電極を
一部露出させるように、前記各ランド電極の上部及び前
記絶縁層の上部に液状樹脂を塗布及び硬化させて絶縁層
を形成する第2の絶縁層形成工程と、めっきにより、前
記各バイア、前記各配線領域及び前記各接続電極を形成
する配線形成工程と、前記金属材料をエッチングにより
除去するエッチング工程とを含んでいる半導体装置用基
板の製造方法である。
【0018】また、請求項6に対応する発明は、請求項
2に対応する半導体装置用基板の製造方法において、シ
ート状の金属材料上に、前記各ランド電極の形成位置と
は異なる位置に選択的に液状樹脂を塗布及び硬化させて
絶縁層を形成する第1の絶縁層形成工程と、前記金属材
料上でかつ前記絶縁層に囲まれた部分に選択的に前記各
ランド電極の表面となる複数のエッチングストッパ層を
形成するストッパ層形成工程と、めっきにより、前記各
エッチングストッパ層上に前記各ランド電極を形成する
ランド形成工程と、前記各ランド電極を一部露出させる
ように、前記各ランド電極の上部及び前記絶縁層の上部
に液状樹脂を塗布及び硬化させて絶縁層を形成する第2
の絶縁層形成工程と、めっきにより、前記各バイア、前
記各配線領域及び前記各接続電極を形成する配線形成工
程とを含んでいる半導体装置用基板の製造方法である。
【0019】さらに、請求項7に対応する発明は、請求
項4に対応する半導体装置の製造方法において、シート
状の金属材料上に、前記各ランド電極の形成位置とは異
なる位置に選択的に液状樹脂を塗布及び硬化させて絶縁
層を形成する第1の絶縁層形成工程と、前記金属材料上
でかつ前記絶縁層に囲まれた部分に選択的に前記各ラン
ド電極の表面となる複数のエッチングストッパ層を形成
するストッパ層形成工程と、めっきにより、前記各エッ
チングストッパ層上に前記各ランド電極を形成するラン
ド形成工程と、前記各ランド電極を一部露出させるよう
に、前記各ランド電極の上部及び前記絶縁層の上部に液
状樹脂を塗布及び硬化させて絶縁層を形成する第2の絶
縁層形成工程と、めっきにより、前記各バイア、前記各
配線領域及び前記各接続電極を形成する配線形成工程
と、前記各接続電極に半導体チップを接続するチップ接
続工程と、少なくとも前記半導体チップとその前記各接
続電極への接続部とを樹脂封止する樹脂封止工程と、前
記金属材料をエッチングにより除去する工程とを含んで
いる半導体装置の製造方法である。
【0020】また、請求項8に対応する発明は、請求項
1又は請求項3に対応する半導体装置用基板の製造方法
において、シート状の金属材料上でかつ前記各ランド電
極の形成位置に選択的に前記各ランド電極の表面となる
複数のエッチングストッパ層を形成するストッパ層形成
工程と、めっきにより、前記各エッチングストッパ層上
に前記各ランド電極を形成するランド形成工程と、前記
各ランド電極を一部露出させるように、前記各ランド電
極の上部及び前記金属材料の上部に液状樹脂を塗布及び
硬化させて絶縁層を形成する絶縁層形成工程と、めっき
により、前記各バイア、前記各配線領域及び前記各接続
電極を形成する配線形成工程と、前記金属材料をエッチ
ングにより除去するエッチング工程とを含んでいる半導
体装置用基板の製造方法である。
【0021】さらに、請求項9に対応する発明は、請求
項2に対応する半導体装置用基板の製造方法において、
シート状の金属材料上でかつ前記各ランド電極の形成位
置に選択的に前記各ランド電極の表面となる複数のエッ
チングストッパ層を形成するストッパ層形成工程と、め
っきにより、前記各エッチングストッパ層上に前記各ラ
ンド電極を形成するランド形成工程と、前記各ランド電
極を一部露出させるように、前記各ランド電極の上部及
び前記金属材料の上部に液状樹脂を塗布及び硬化させて
絶縁層を形成する絶縁層形成工程と、めっきにより、前
記各バイア、前記各配線領域及び前記各接続電極を形成
する配線形成工程とを含んでいる半導体装置用基板の製
造方法である。
【0022】また、請求項10に対応する発明は、請求
項4に対応する半導体装置の製造方法において、シート
状の金属材料上でかつ前記各ランド電極の形成位置に選
択的に前記各ランド電極の表面となる複数のエッチング
ストッパ層を形成するストッパ層形成工程と、めっきに
より、前記各エッチングストッパ層上に前記各ランド電
極を形成するランド形成工程と、前記各ランド電極を一
部露出させるように、前記各ランド電極の上部及び前記
金属材料の上部に液状樹脂を塗布及び硬化させて絶縁層
を形成する絶縁層形成工程と、めっきにより、前記各バ
イア、前記各配線領域及び前記各接続電極を形成する配
線形成工程と、前記各接続電極に半導体チップを接続す
るチップ接続工程と、少なくとも前記半導体チップとそ
の前記各接続電極への接続部とを樹脂封止する樹脂封止
工程と、前記金属材料をエッチングにより除去する工程
とを含んでいる半導体装置の製造方法である。 (用語)次に、以上のような本発明について適用される
材料について補足説明する。
【0023】絶縁層は、スクリーン印刷又はカーテンコ
ート等により塗布された液状樹脂が硬化して形成され
る。液状樹脂としては、エポキシ樹脂、ポリイミド樹
脂、アクリル樹脂等が適用可能である。また、液状樹脂
としては、バイアホール等を容易にかつ高精度で加工す
る観点から、感光性樹脂を用いることが好ましい。しか
しながら非感光性樹脂を用いても、エキシマレーザ等を
使用した微細加工により所望の形状に形成可能となって
いる。
【0024】また、半導体装置用基板は、1つの半導体
チップが搭載可能な構造あるいは2つ以上の半導体チッ
プが搭載可能な構造のいずれでもよい。また、半導体装
置用基板は、プリント回路部を配線上必要とされる層数
とし、例えば電源の層や、接地層を設けた多層構造とし
てもよい。
【0025】ランド電極は、少なくとも表面がAu、P
t、Ni、Pd、はんだ、Cuペースト等の如き、前述
した材料から形成され、これら材料を単独で用いても、
合金として用いても、多層構造としてもよい。すなわち
表面層(エッチングストッパ層ともいう)には、例えば
Ni層又はNi−Au合金層等が用いられる。また、そ
れらの下地として、例えばNi層又はNi−Pd合金層
を設けてもよい。
【0026】エッチングストッパ層は、シート状の金属
材料をエッチング除去するときにストッパとなるもの
で、例えば金属材料が銅で、塩化第二鉄を用いる場合に
は、Au、Pd等が使用される。過硫酸アンモニウム、
過硫酸カリウム等の過硫酸塩類エッチング液、あるいは
銅アンモニウム錯イオンを主成分とするアルカリ性水溶
液からなるエッチング液を用いる場合には、はんだ等が
使用される。
【0027】なお、エッチングストッパ層の材質は、配
線材料に対して強い密着力を有し、エッチング液に腐食
され難いものが良く、さらに金属材料に容易に形成可能
なことが望ましい。具体的には、金属材料及びエッチン
グ液との関係で適宜選択される。
【0028】また、エッチングストッパ層の材質は、外
部要素のプリント配線板等との接続に用いる材料(例え
ばはんだ)に対し、ぬれ性の高い材料が望ましい。エッ
チングストッパ層の形成方法には、めっき、蒸着、スパ
ッタリング等があり、適宜選択可能となっている。
【0029】金は、多種のエッチング液に対してストッ
パー効果が高く、後にそのまま端子の表面保護となり、
好ましい。また、はんだは、めっきによって簡易に形成
することが可能であり、安価であり、好ましい。この場
合、金属材料が銅合金であれば、銅アンモニウム錯イオ
ンを主成分とするアルカリエッチング液を用いてエッチ
ングすると、銅合金はエッチングされ、はんだ層はスト
ッパ層となる。
【0030】シート状の金属材料としては、例えば、
銅、銅合金、又は42合金(42重量% Ni、残部
Fe)に代表される鉄−Ni合金等が使用可能となって
おり、特に、銅合金は、優れた熱伝導度と低い電気抵抗
とを有する点で好ましい。
【0031】シート状の金属材料の厚さは、支持基板と
して機能する程度に厚く、かつエッチングによる除去の
容易な程度に厚すぎない厚さが必要とされ、例えば0.
15mm〜0.35mm程度の範囲内にあることが好ま
しい。
【0032】バイアの形成工程にて、めっきにより、バ
イアホール内を充填することは、バイアホール内での気
泡の形成を阻止する観点から好ましい。具体的には、金
属材料に通電する電解めっきが可能であり、簡易な工程
でバイアホール内を充填可能となっている。
【0033】バイア上に、配線領域及び接続電極からな
る導体回路を形成する工程では、常法のサブトラクティ
ブ法、セミアディティブ法又はフルアディティブ法等の
電解Cuめっきが適用可能であるが、バイアが形成済の
ため、導体回路が容易に形成可能となっている。
【0034】サブトラクティブ法としては、例えば無電
解めっき又はスパッタリング等が使用可能であり、具体
的には例えば、0.2μm厚の薄い銅層の形成後、全面
に10μm厚の電解銅めっきが施される。また、レジス
ト(例、PMER;商品名:東京応化工業(株)製)が
塗布され、乾燥された後、露光、現像、エッチング、レ
ジスト剥離の各工程が実行される。また、レジストとし
ては、ネガ型の感光性レジストが望ましく、例えば、商
品名PMERで呼ばれるレジストが使用可能である。ま
た、塗布方法としては、浸漬、スクリーン印刷又はスピ
ンコート等が適宜使用可能となっている。
【0035】セミアディティブ法としては、例えば、無
電解めっき又はスパッタリング等が使用可能であり、具
体的には例えば、0.2μm厚の薄い銅層の形成後、レ
ジスト(例、PMER)が塗布され、乾燥された後、露
光、現像され、配線領域及び接続電極となるパターン部
に10μm厚の電解銅めっきが施される。また、レジス
ト剥離後、薄い銅層がエッチング除去される。
【0036】フルアディティブ法としては、例えば、触
媒付与、レジスト形成後、無電解めっきにより、配線領
域及び接続電極が形成される。半導体チップの半導体装
置用基板との接続法としては、ワイヤボンディング又は
バンプ等がある。また、少なくとも半導体チップ及び半
導体チップと半導体装置用基板との接続部を樹脂封止し
た後に、金属材料をエッチングする。 (作用)従って、請求項1に対応する発明は以上のよう
な手段を講じたことにより、絶縁層が液状樹脂から形成
されるため、ドリルによる穴あけ工程を省略できること
から高密度なパターンと薄型の形状を実現でき、各ラン
ド電極の表面が絶縁層の表面とほぼ同一平面に位置する
ようにしたので、製造工程中などで確実に固定でき、さ
らに、ランド電極が傷つく等の不良の発生し難く、高い
信頼性を実現させることができる。
【0037】また、請求項2に対応する発明は、各ラン
ド電極をシート状の金属材料にて被覆したので、半導体
チップを搭載してなる半導体装置の完成直前まで電極表
面が保護されて傷等の不良を生じ難く、もって、より一
層信頼性を向上させることができる。
【0038】さらに、請求項3に対応する発明は、各ラ
ンド電極の表面がエッチングストッパ層として機能する
材料に形成されるので、請求項1に対応する作用を容易
かつ確実に奏することができる。
【0039】また、請求項4に対応する発明は、請求項
1に対応する半導体装置用基板に半導体チップが接続さ
れ、かつ半導体チップとその接続部とが樹脂封止されて
いるので、請求項1に対応する作用により、高密度化並
びに薄型化を期待でき、もって、高機能化を期待するこ
とができる。
【0040】さらに、請求項5に対応する発明は、シー
ト状の金属材料上に、選択的に絶縁層を形成し、しかる
後、各ランド電極の表面となるエッチングストッパ層を
形成し、以下、順次、ランド電極を形成し、再度絶縁層
を形成し、各バイア、各配線領域及び各接続電極を形成
し、金属材料をエッチングにより除去するので、請求項
1又は請求項3に対応する作用と同様の作用を奏する半
導体装置用基板を容易かつ確実に製造することができ、
製造工程の安定性を向上させることができる。
【0041】また、請求項6に対応する発明は、シート
状の金属材料上に、選択的に絶縁層を形成し、しかる
後、各ランド電極の表面となるエッチングストッパ層を
形成し、以下、順次、ランド電極を形成し、再度絶縁層
を形成し、各バイア、各配線領域及び各接続電極を形成
するので、請求項2に対応する作用と同様の作用を奏す
る半導体装置用基板を容易かつ確実に製造することがで
き、製造工程の安定性を向上させることができる。
【0042】さらに、請求項7に対応する発明は、シー
ト状の金属材料上に、選択的に絶縁層を形成し、しかる
後、各ランド電極の表面となるエッチングストッパ層を
形成し、以下、順次、ランド電極を形成し、再度絶縁層
を形成し、各バイア、各配線領域及び各接続電極を形成
し、各接続電極に半導体チップを接続し、半導体チップ
等を樹脂封止し、金属材料をエッチングにより除去する
ので、請求項4に対応する作用と同様の作用を奏する半
導体装置を容易かつ確実に製造することができ、製造工
程の安定性を向上させることができる。
【0043】また、請求項8に対応する発明は、シート
状の金属材料上に、選択的にエッチングストッパ層及び
各ランド電極を形成し、しかる後、順次、絶縁層を形成
し、各バイア、各配線領域及び各接続電極を形成し、金
属材料をエッチングにより除去するので、請求項1又は
請求項3に対応する作用と同様の作用を奏する半導体装
置用基板を容易かつ確実に製造することができ、製造工
程の安定性を向上でき、さらに、選択的にエッチングス
トッパ層を形成する際に、高解像度なレジストを用いる
ことにより、より一層高密度で微細なパターンを形成す
ることができる。
【0044】さらに、請求項9に対応する発明は、シー
ト状の金属材料上に、選択的にエッチングストッパ層及
び各ランド電極を形成し、しかる後、順次、絶縁層を形
成し、各バイア、各配線領域及び各接続電極を形成する
ので、請求項2に対応する作用と同様の作用を奏する半
導体装置用基板を容易かつ確実に製造することができ、
製造工程の安定性を向上でき、さらに、選択的にエッチ
ングストッパ層を形成する際に、高解像度なレジストを
用いることにより、より一層高密度で微細なパターンを
形成することができる。
【0045】また、請求項10に対応する発明は、シー
ト状の金属材料上に、選択的にエッチングストッパ層及
び各ランド電極を形成し、しかる後、順次、絶縁層を形
成し、各バイア、各配線領域及び各接続電極を形成し、
各接続電極に半導体チップを接続し、半導体チップ等を
樹脂封止し、金属材料をエッチングにより除去するの
で、請求項4に対応する作用と同様の作用を奏する半導
体装置を容易かつ確実に製造することができ、製造工程
の安定性を向上でき、さらに、選択的にエッチングスト
ッパ層を形成する際に、高解像度なレジストを用いるこ
とにより、より一層高密度で微細なパターンを形成する
ことができる。
【0046】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。 (第1の実施の形態)図1は本発明の第1の実施の形態
に係る半導体装置用基板の構成を示す断面図である。こ
の半導体装置用基板は、液状樹脂が硬化されてなる絶縁
層1と、絶縁層1の一方の面に形成され、半導体チップ
に接続可能に配置された複数の接続電極2と、絶縁層1
の一方の面に形成され、各接続電極2に個別に接続され
た複数の配線領域3と、表面が絶縁層1の表面とほぼ同
一平面に位置され、かつ側面が絶縁層1に被覆されるよ
うに絶縁層1の他方の面内に形成され、外部要素に接続
可能に配置された複数のランド電極4と、各ランド電極
4と各配線領域2とを個別に接続する複数のバイア5と
を備えている。
【0047】また、各配線領域3及び絶縁層1からなる
面は、接続電極2上を除き、保護層6にて覆われてい
る。ここで、絶縁層1は、液状の絶縁樹脂の塗布、乾燥
により形成される。絶縁樹脂としては、エポキシ樹脂
系、アクリル樹脂系の絶縁樹脂等が適用可能となってい
る。
【0048】各接続電極2は、半導体チップに良好に接
続するためのめっき層2aが表面に形成されている。め
っき層2aは、導電層(銅層)上の下地がNi層であ
り、Ni層上にAu層が形成されてなる。
【0049】各ランド電極4は、エッチングストッパ層
としてのめっき層4aが表面に形成されている。めっき
層4aは、ここでは前述しためっき層2aに同様の層構
成とされている。なお、各めっき層2a,4aは、他の
層構成としてもよい。
【0050】次に、このような半導体装置用基板の製造
方法について説明する。始めに、シート状の0.2mm
厚の銅合金10が洗浄される。乾燥後、この銅合金10
の裏面には、全域に耐酸性テープとしてのドライフィル
ム(図示せず)が貼着される。しかる後、この銅合金1
0の表面には、スクリーン印刷により、絶縁層1となる
感光性絶縁樹脂(DPR−105;商品名:(株)アサ
ヒ化学研究所製)が印刷される。
【0051】この感光性絶縁樹脂は、ランド電極4の形
成位置に対応するパターンが露光され、現像されること
により、ランド電極4の形成位置の絶縁層が穴径0.6
mmで除去され、もって、図2(a)に示すように、2
0μm厚の絶縁層1aが選択的に形成される。
【0052】続いて、銅合金10を電極として電解金め
っき工程が実行され、絶縁層1aに囲まれた銅合金10
部分に、0.5μm厚のAu層が形成される。Au層
は、最終工程の銅合金10エッチング除去時のストッパ
ー層となるものであるため、ピンホールの無いように、
また十分にエッチング耐性を有するように、厚さ0.1
μmから5μm程度、特に0.3μmから1μm程度に
形成されることが好ましい。
【0053】次に、後工程の銅めっきとの良好な付着性
を付与させるための電解ニッケルめっき工程が施され、
Au層上に2μm厚のニッケル層が形成され、もって、
図2(b)に示すように、Au層及びNi層からなるめ
っき層4aが形成される。
【0054】また、このような銅合金10は、硫酸銅め
っき液に浸漬され、電解銅めっき工程が施されることに
より、図2(c)に示すように、10μm厚の銅層11
が形成される。
【0055】再び、スクリーン印刷により、絶縁層1と
なる感光性絶縁樹脂が印刷される。この絶縁樹脂は、各
ランド電極表面のめっき層4aを一部露出させるパター
ンに対応して露光され、現像されることにより、ランド
電極4の形成位置における中央部の絶縁層が穴径0.0
8mmで除去されてバイアホール12が形成され、もっ
て、図3(a)に示すように、20μm厚の絶縁層1a
とあわせて40μm厚の絶縁層1が形成される。
【0056】次に、銅合金10を電極として電解銅めっ
き工程が施され、20μm厚の銅めっき層がバイアホー
ル12内に形成され、もって、バイアホール12内が銅
層で充填されてバイア5が形成される。しかる後、バイ
アホール12上面及び絶縁層1表面がバフ研磨されて平
滑化される。
【0057】続いて、全面に無電解銅めっきが厚さ0.
5μmで施され、電解めっきが厚さ10μmで施される
ことにより、全面に10.5μm厚の銅層が形成され
る。さらに、感光性の液状レジスト(PMER;商品
名:東京応化工業(株)製)が浸漬により、両面に10
μm厚で塗布される。この液状レジストは、接続電極2
及び配線領域3を形成するパターンに対応して露光さ
れ、現像されてパタ−ニングされる。
【0058】しかる後、銅層が選択的にエッチングされ
て除去され、また裏面のレジストがドライフィルムごと
剥離され、もって、図3(b)に示すように、接続電極
2及び配線領域3が形成された構造となる。
【0059】配線領域3上に、保護層6として、絶縁樹
脂と同材質の樹脂がスクリーン印刷され、半導体チップ
との接続電極2を露出させるパターンに対応し露光さ
れ、現像されて、接続電極2上の樹脂が除去される。
【0060】また、接続電極2上に、無電解めっきによ
り、ニッケルめっきが厚さ2μm、金めっきが厚さ0.
3μmで施される。すなわち、図3(c)に示すよう
に、接続電極2上に、Ni層及びAu層からなるめっき
層2aが形成される。なお、この図3(c)に示す構造
は、出荷可能な半導体装置用基板となっている。
【0061】続いて、保護層6、配線領域3及び接続電
極2からなる回路形成面に保護用のドライフィルムが貼
着され(図示せず)、しかる後、銅合金10がエッチン
グにより除去される。このとき、めっき層4aのAu層
がエッチングストッパ層となり、銅合金10のみが除去
される。そして、ドライフィルムが剥離され、図3
(d)に示すように、半導体装置用基板が完成される。
【0062】上述したように第1の実施の形態によれ
ば、絶縁層1が液状樹脂から形成されるため、ドリルに
よる穴あけ工程を省略できることから高密度なパターン
と薄型の形状を実現でき、各ランド電極4の表面が絶縁
層1の表面とほぼ同一平面に位置するようにしたので、
製造工程中などで確実に固定でき、さらに、ランド電極
4が傷つく等の不良の発生し難く、高い信頼性を実現さ
せることができる。
【0063】また、シート状の銅合金10上にビルドア
ップし、その後銅合金10を除去するため、薄型化され
た場合でも容易に、高い信頼性で製造することができ
る。また、図3(c)に示す構造で出荷する場合、各ラ
ンド電極4をシート状の銅合金10にて被覆したので、
半導体チップを搭載してなる半導体装置の完成直前まで
ランド電極4表面が保護されて傷等の不良を生じ難く、
もって、より一層信頼性を向上させることができる。
【0064】さらに、各ランド電極4の表面がエッチン
グストッパ層として機能する材料に形成されるので、上
述した効果を容易かつ確実に奏することができる。ま
た、製造工程としては、シート状の銅合金10上に、選
択的に絶縁層1aを形成し、しかる後、各ランド電極4
の表面となるめっき層4aを形成し、以下、順次、ラン
ド電極4を形成し、再度絶縁層1を形成し、各バイア
5、各配線領域3及び各接続電極2を形成し、銅合金1
0をエッチングにより除去するので、上述した効果を奏
する半導体装置用基板を容易かつ確実に製造することが
でき、製造工程の安定性を向上させることができる。 (第2の実施の形態)次に、本発明の第2の実施の形態
に係る半導体装置用基板について説明する。
【0065】図4はこの半導体装置用基板の構成を示す
断面図であり、図1と同一部分については同一符号を付
してその詳しい説明は省略し、ここでは異なる部分につ
いてのみ述べる。
【0066】すなわち、本実施の形態に係る半導体装置
用基板は、第1の実施形態の製造方法を変形させたもの
であり、各ランド電極4におけるめっき層4a(図4中
では、はんだ層4b)を形成した後に絶縁層1を形成す
る製造方法であって、完成品の構造としては図1に示し
た構造とほぼ同一構造となっている。
【0067】構造として異なる点は、めっき層4aのA
u層及びNi層に代えて、はんだ層4bが形成されてい
る点である。次に、このような半導体装置用基板の製造
方法について説明する。
【0068】始めに、シート状の0.2mm厚の銅合金
10が洗浄される。乾燥後、この銅合金10の裏面に
は、図示しないドライフィルムが貼着される。しかる
後、この銅合金10の表面には、浸漬により、感光性の
液状レジスト(PMER;商品名:東京応化工業(株)
製)が25μm厚で塗布される。なお、液状レジストの
塗布厚は、後に形成するランド電極4の厚さよりも厚い
ことが必要であり、例えば25〜50μm程度が好まし
い。
【0069】この液状レジストは、ランド電極4の形成
位置のパターンに対応して露光され、現像されることに
より、ランド電極4の形成位置の部分が穴径0.6mm
で除去され、もって、図5(a)に示すように、20μ
m厚のレジスト層13が選択的に形成される。
【0070】続いて、銅合金10を電極として電解はん
だめっきが施され、図5(b)に示すように、レジスト
層13に囲まれた銅合金10部分に、3μm厚のはんだ
層4bが形成される。はんだ層4bは、最終工程の銅合
金10エッチング除去時のストッパー層となるものであ
るため、ピンホールの無いように、また十分にエッチン
グ耐性を有するように、厚さ3μmから5μm程度に形
成されることが好ましい。
【0071】なお、このはんだ層4b上に電解銅めっき
を施し、15μm厚程度の銅層を形成し、ランド電極4
を補強してもよい。次に、図5(c)に示すように、レ
ジスト13が剥離される。
【0072】続いて前述同様に、スクリーン印刷によ
り、絶縁層1となる感光性絶縁樹脂(DPR−105;
商品名:(株)アサヒ化学研究所製)が印刷される。こ
の絶縁樹脂は、各ランド電極4を一部露出させるパター
ンに対応して露光され、現像されることにより、ランド
電極4の形成位置における中央部の絶縁層が穴径0.0
8mmで除去されてバイアホール12が形成され、図5
(d)に示すように、40μm厚の絶縁層1が形成され
る。
【0073】銅合金10を電極として電解銅めっきが施
され、20μm厚の銅めっき層がバイアホール12内に
形成され、もって、バイアホール内が銅層で充填されて
バイア5が形成される。しかる後、バイアホール12上
面及び絶縁層1表面がバフ研磨されて平滑化される。
【0074】続いて、全面に無電解めっきが厚さ0.5
μmで施され、電解めっきを厚さ10μmで施されるこ
とにより、全面に10.5μm厚の銅層が形成される。
さらに、感光性の液状レジスト(PMER)が浸漬によ
り、両面に厚さ10μmで塗布される。この液状レジス
トは、接続電極2及び配線領域3を形成するパターンに
対応して露光され、現像されてパターニングされる。
【0075】しかる後、塩化第二鉄を用いたエッチング
により、銅層が選択的に除去され、また、裏面のレジス
トがドライフィルムごと剥離され、もって、図5(e)
に示すように、接続電極2及び配線領域3が形成された
構造となる。
【0076】配線領域3上に、保護層6として、絶縁樹
脂と同材質の樹脂がスクリーン印刷され、半導体チップ
との接続電極2を露出させるパターンに対応し露光さ
れ、現像されて、接続電極2上の樹脂が除去される。
【0077】また、接続電極2上に、無電解めっきによ
り、ニッケルめっきが厚さ2μm、金めっきが厚さ0.
3μmで施され、図5(f)に示すように、Ni層及び
Au層からなるめっき層2aが形成される。なお、この
図5(f)に示す構造は、出荷可能な半導体装置用基板
となっている。
【0078】続いて、保護層6、配線領域3及び接続電
極2からなる回路形成面に保護用のドライフィルムが貼
着され(図示略)、しかる後、銅合金10がエッチング
により除去される。このとき、はんだ層4bがエッチン
グストッパ層となり、銅合金のみが除去される。そし
て、ドライフィルムが剥離され、図5(g)に示すよう
に、半導体装置用基板が完成される。
【0079】上述したように第2の実施の形態によれ
ば、第1の実施形態の効果に加え、製造工程としては、
シート状の銅合金10上に、選択的にはんだ層4b及び
各ランド電極4を形成し、しかる後、順次、絶縁層1を
形成し、各バイア5、各配線領域3及び各接続電極2を
形成し、銅合金10をエッチングにより除去するので、
第1の実施形態の効果を奏する半導体装置用基板を容易
かつ確実に製造することができ、製造工程の安定性を向
上でき、さらに、選択的にはんだ層4bを形成する際
に、高解像度なレジストを用いることにより、より一層
高密度で微細なパターンを形成することができる。 (第3の実施の形態)次に、本発明の第3の実施の形態
に係る半導体装置について説明する。
【0080】図6はこの半導体装置の構成を示す断面図
であり、図1と同一部分には同一符号を付してその詳し
い説明は省略し、ここでは異なる部分についてのみ述べ
る。すなわち、本実施の形態に係る半導体装置は、第1
又は第2の実施形態の変形形態であり、図1に示す装置
に対し、図6に示すように、各接続電極2に電気的に接
続された半導体チップ21を備え、少なくとも半導体チ
ップ21とその各接続電極2への接続部とが絶縁樹脂2
2により封止されて形成されている。
【0081】なお、第1の実施の形態における図3
(c)と、第2の実施の形態における図5(f)とは互
いに同一内容の工程のため、ここでは図3(c)の工程
のみを例に挙げ、その後工程を続けるように本実施の形
態を説明する。
【0082】次に、このような半導体装置の製造方法に
ついて説明する。図3(c)に示す工程の後、基板中央
の半導体チップ搭載部に半導体チップ21が搭載され、
図7(a)に示すように、半導体チップ21と接続電極
2とがボンディングワイヤ23を介して接続される。
【0083】続いて、この半導体チップの搭載面は、図
7(b)に示すように、エポキシ樹脂等の絶縁樹脂22
で封止される。さらに、図7(c)に示すように、銅合
金10がエッチングにより除去される。このとき、ラン
ド電極4のめっき層4aにおけるAu層がエッチングス
トッパーとなるため、ランド電極4内部やバイア5等は
除去されず、銅合金10のみが除去される。
【0084】上述したように第3の実施の形態によれ
ば、第1の実施形態に係る半導体装置用基板に半導体チ
ップ21が接続され、かつ半導体チップ21とその接続
部とが樹脂封止されているので、第1の実施形態の作用
効果により、高密度化並びに薄型化を期待でき、もっ
て、高機能化を期待することができる。
【0085】また、製造工程としては始めから述べる
と、シート状の銅合金10上に、選択的に絶縁層1aを
形成し、しかる後、各ランド電極4の表面となるめっき
層4aを形成し、以下、順次、ランド電極4を形成し、
再度絶縁層1を形成し、各バイア5、各配線領域3及び
各接続電極2を形成し、各接続電極2に半導体チップ2
1を接続し、半導体チップ21等を樹脂封止し、銅合金
10をエッチングにより除去するので、上述した作用効
果を奏する半導体装置を容易かつ確実に製造することが
でき、製造工程の安定性を向上させることができる。
【0086】なお、本実施の形態では詳述を避けたが、
図5(f)の後工程を続けて半導体装置を製造する場
合、製造工程としては始めから述べると、シート状の銅
合金10上に、選択的にはんだ層4b及び各ランド電極
4を形成し、しかる後、順次、絶縁層1を形成し、各バ
イア5、各配線領域3及び各接続電極2を形成し、各接
続電極2に半導体チップ21を接続し、半導体チップ2
1等を樹脂封止し、銅合金10をエッチングにより除去
するので、本実施形態の作用効果を奏する半導体装置を
容易かつ確実に製造することができ、製造工程の安定性
を向上でき、さらに、選択的にはんだ層4bを形成する
際に、高解像度なレジストを用いることにより、より一
層高密度で微細なパターンを形成することができる。 (他の実施の形態)なお、上記第3の実施の形態では、
図3(c)又は図5(f)に示す工程の後に半導体チッ
プ21を搭載して最後に銅合金10を除去することによ
り半導体装置を製造する場合について説明したが、これ
に限らず、図3(d)又は図5(g)に示す銅合金10
の除去工程の後、半導体チップ21と接続電極2とがボ
ンディングワイヤ23を介して接続される工程と、半導
体チップ21の搭載面が絶縁樹脂22で封止される工程
とを付加することにより、図6に示す構造の半導体装置
を製造しても、本発明を同様に実施して同様の効果を得
ることができる。その他、本発明はその要旨を逸脱しな
い範囲で種々変形して実施できる。
【0087】
【発明の効果】以上説明したように請求項1の発明によ
れば、絶縁層が液状樹脂から形成されるため、ドリルに
よる穴あけ工程を省略できることから高密度なパターン
と薄型の形状を実現でき、各ランド電極の表面が絶縁層
の表面とほぼ同一平面に位置するようにしたので、製造
工程中などで確実に固定でき、さらに、ランド電極が傷
つく等の不良の発生し難く、高い信頼性を実現できる半
導体装置用基板を提供できる。
【0088】また、請求項2の発明によれば、各ランド
電極をシート状の金属材料にて被覆したので、半導体チ
ップを搭載してなる半導体装置の完成直前まで電極表面
が保護されて傷等の不良を生じ難く、もって、より一層
信頼性を向上できる半導体装置用基板を提供できる。
【0089】さらに、請求項3の発明によれば、各ラン
ド電極の表面がエッチングストッパ層として機能する材
料に形成されるので、請求項1の効果を容易かつ確実に
奏する半導体装置用基板を提供できる。
【0090】また、請求項4の発明によれば、請求項1
の半導体装置用基板に半導体チップが接続され、かつ半
導体チップとその接続部とが樹脂封止されているので、
請求項1の効果により、高密度化並びに薄型化を期待で
き、もって、高機能化を期待半導体装置を提供できる。
【0091】さらに、請求項5の発明によれば、シート
状の金属材料上に、選択的に絶縁層を形成し、しかる
後、各ランド電極の表面となるエッチングストッパ層を
形成し、以下、順次、ランド電極を形成し、再度絶縁層
を形成し、各バイア、各配線領域及び各接続電極を形成
し、金属材料をエッチングにより除去するので、請求項
1又は請求項3の効果を奏する半導体装置用基板を容易
かつ確実に製造することができ、製造工程の安定性を向
上できる半導体装置用基板の製造方法を提供できる。
【0092】また、請求項6の発明によれば、シート状
の金属材料上に、選択的に絶縁層を形成し、しかる後、
各ランド電極の表面となるエッチングストッパ層を形成
し、以下、順次、ランド電極を形成し、再度絶縁層を形
成し、各バイア、各配線領域及び各接続電極を形成する
ので、請求項2の効果を奏する半導体装置用基板を容易
かつ確実に製造することができ、製造工程の安定性を向
上できる半導体装置用基板の製造方法を提供できる。
【0093】さらに、請求項7の発明によれば、シート
状の金属材料上に、選択的に絶縁層を形成し、しかる
後、各ランド電極の表面となるエッチングストッパ層を
形成し、以下、順次、ランド電極を形成し、再度絶縁層
を形成し、各バイア、各配線領域及び各接続電極を形成
し、各接続電極に半導体チップを接続し、半導体チップ
等を樹脂封止し、金属材料をエッチングにより除去する
ので、請求項4の効果を奏する半導体装置を容易かつ確
実に製造することができ、製造工程の安定性を向上でき
る半導体装置の製造方法を提供できる。
【0094】また、請求項8の発明によれば、シート状
の金属材料上に、選択的にエッチングストッパ層及び各
ランド電極を形成し、しかる後、順次、絶縁層を形成
し、各バイア、各配線領域及び各接続電極を形成し、金
属材料をエッチングにより除去するので、請求項1又は
請求項3の効果を奏する半導体装置用基板を容易かつ確
実に製造することができ、製造工程の安定性を向上で
き、さらに、選択的にエッチングストッパ層を形成する
際に、高解像度なレジストを用いることにより、より一
層高密度で微細なパターンを形成できる半導体装置用基
板の製造方法を提供できる。
【0095】さらに、請求項9の発明によれば、シート
状の金属材料上に、選択的にエッチングストッパ層及び
各ランド電極を形成し、しかる後、順次、絶縁層を形成
し、各バイア、各配線領域及び各接続電極を形成するの
で、請求項2の効果を奏する半導体装置用基板を容易か
つ確実に製造することができ、製造工程の安定性を向上
でき、さらに、選択的にエッチングストッパ層を形成す
る際に、高解像度なレジストを用いることにより、より
一層高密度で微細なパターンを形成できる半導体装置用
基板の製造方法を提供できる。
【0096】また、請求項10の発明によれば、シート
状の金属材料上に、選択的にエッチングストッパ層及び
各ランド電極を形成し、しかる後、順次、絶縁層を形成
し、各バイア、各配線領域及び各接続電極を形成し、各
接続電極に半導体チップを接続し、半導体チップ等を樹
脂封止し、金属材料をエッチングにより除去するので、
請求項4の効果を奏する半導体装置を容易かつ確実に製
造することができ、製造工程の安定性を向上でき、さら
に、選択的にエッチングストッパ層を形成する際に、高
解像度なレジストを用いることにより、より一層高密度
で微細なパターンを形成できる半導体装置の製造方法を
提供できる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係る半導体装置用
基板の構成を示す断面図
【図2】同実施の形態における製造方法を説明するため
の工程断面図
【図3】同実施の形態における製造方法を説明するため
の工程断面図
【図4】本発明の第2の実施の形態に係る半導体装置用
基板の構成を示す断面図
【図5】同実施の形態における製造方法を説明するため
の工程断面図
【図6】本発明の第3の実施の形態に係る半導体装置の
構成を示す断面図
【図7】同実施の形態における製造方法を説明するため
の工程断面図
【図8】従来の半導体装置用基板を用いた半導体装置の
構成を示す断面図
【符号の説明】 1,1a…絶縁層 2…接続電極 2a,4a…めっき層 3…配線領域 4…ランド電極 4b…はんだ層 5…バイア 6…保護層 10…銅合金 11…銅層 12…バイアホール 13…レジスト層 21…半導体チップ 22…絶縁樹脂 23…ボンディングワイヤ

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】液状樹脂が硬化されてなる絶縁層と、 前記絶縁層の一方の面に形成され、半導体チップに接続
    可能に配置された複数の接続電極と、 前記絶縁層の一方の面に形成され、前記各接続電極に個
    別に接続された複数の配線領域と、 表面が前記絶縁層の表面とほぼ同一平面に位置され、か
    つ側面が前記絶縁層に被覆されるように前記絶縁層の他
    方の面内に形成され、外部要素に接続可能に配置された
    複数のランド電極と、 前記各ランド電極と前記各配線領域とを個別に接続する
    複数のバイアとを備えたことを特徴とする半導体装置用
    基板。
  2. 【請求項2】 請求項1に記載の半導体装置用基板にお
    いて、 前記絶縁層及び前記各ランド電極からなる面は、シート
    状の金属材料にて被覆されていることを特徴とする半導
    体装置用基板。
  3. 【請求項3】 請求項1に記載の半導体装置用基板にお
    いて、 前記各ランド電極は、少なくとも表面がNi、はんだ、
    Au、Pd、Ni−Au合金、あるいはNi−Pd合金
    のうちのいずれか1種の材料から形成されたことを特徴
    とする半導体装置用基板。
  4. 【請求項4】 請求項1に記載の半導体装置用基板を用
    いた半導体装置において、 前記各接続電極に電気的に接続された半導体チップを備
    え、 少なくとも前記半導体チップとその前記各接続電極への
    接続部とが樹脂封止されてなることを特徴とする半導体
    装置。
  5. 【請求項5】 請求項1又は請求項3に記載の半導体装
    置用基板の製造方法において、 シート状の金属材料上に、前記各ランド電極の形成位置
    とは異なる位置に選択的に液状樹脂を塗布及び硬化させ
    て絶縁層を形成する第1の絶縁層形成工程と、 前記金属材料上でかつ前記絶縁層に囲まれた部分に選択
    的に前記各ランド電極の表面となる複数のエッチングス
    トッパ層を形成するストッパ層形成工程と、 めっきにより、前記各エッチングストッパ層上に前記各
    ランド電極を形成するランド形成工程と、 前記各ランド電極を一部露出させるように、前記各ラン
    ド電極の上部及び前記絶縁層の上部に液状樹脂を塗布及
    び硬化させて絶縁層を形成する第2の絶縁層形成工程
    と、 めっきにより、前記各バイア、前記各配線領域及び前記
    各接続電極を形成する配線形成工程と、 前記金属材料をエッチングにより除去するエッチング工
    程とを含んでいることを特徴とする半導体装置用基板の
    製造方法。
  6. 【請求項6】 請求項2に記載の半導体装置用基板の製
    造方法において、 シート状の金属材料上に、前記各ランド電極の形成位置
    とは異なる位置に選択的に液状樹脂を塗布及び硬化させ
    て絶縁層を形成する第1の絶縁層形成工程と、 前記金属材料上でかつ前記絶縁層に囲まれた部分に選択
    的に前記各ランド電極の表面となる複数のエッチングス
    トッパ層を形成するストッパ層形成工程と、 めっきにより、前記各エッチングストッパ層上に前記各
    ランド電極を形成するランド形成工程と、 前記各ランド電極を一部露出させるように、前記各ラン
    ド電極の上部及び前記絶縁層の上部に液状樹脂を塗布及
    び硬化させて絶縁層を形成する第2の絶縁層形成工程
    と、 めっきにより、前記各バイア、前記各配線領域及び前記
    各接続電極を形成する配線形成工程とを含んでいること
    を特徴とする半導体装置用基板の製造方法。
  7. 【請求項7】 請求項4に記載の半導体装置の製造方法
    において、 シート状の金属材料上に、前記各ランド電極の形成位置
    とは異なる位置に選択的に液状樹脂を塗布及び硬化させ
    て絶縁層を形成する第1の絶縁層形成工程と、 前記金属材料上でかつ前記絶縁層に囲まれた部分に選択
    的に前記各ランド電極の表面となる複数のエッチングス
    トッパ層を形成するストッパ層形成工程と、 めっきにより、前記各エッチングストッパ層上に前記各
    ランド電極を形成するランド形成工程と、 前記各ランド電極を一部露出させるように、前記各ラン
    ド電極の上部及び前記絶縁層の上部に液状樹脂を塗布及
    び硬化させて絶縁層を形成する第2の絶縁層形成工程
    と、 めっきにより、前記各バイア、前記各配線領域及び前記
    各接続電極を形成する配線形成工程と、 前記各接続電極に半導体チップを接続するチップ接続工
    程と、 少なくとも前記半導体チップとその前記各接続電極への
    接続部とを樹脂封止する樹脂封止工程と、 前記金属材料をエッチングにより除去する工程とを含ん
    でいることを特徴とする半導体装置の製造方法。
  8. 【請求項8】 請求項1又は請求項3に記載の半導体装
    置用基板の製造方法において、 シート状の金属材料上でかつ前記各ランド電極の形成位
    置に選択的に前記各ランド電極の表面となる複数のエッ
    チングストッパ層を形成するストッパ層形成工程と、 めっきにより、前記各エッチングストッパ層上に前記各
    ランド電極を形成するランド形成工程と、 前記各ランド電極を一部露出させるように、前記各ラン
    ド電極の上部及び前記金属材料の上部に液状樹脂を塗布
    及び硬化させて絶縁層を形成する絶縁層形成工程と、 めっきにより、前記各バイア、前記各配線領域及び前記
    各接続電極を形成する配線形成工程と、 前記金属材料をエッチングにより除去するエッチング工
    程とを含んでいることを特徴とする半導体装置用基板の
    製造方法。
  9. 【請求項9】 請求項2に記載の半導体装置用基板の製
    造方法において、 シート状の金属材料上でかつ前記各ランド電極の形成位
    置に選択的に前記各ランド電極の表面となる複数のエッ
    チングストッパ層を形成するストッパ層形成工程と、 めっきにより、前記各エッチングストッパ層上に前記各
    ランド電極を形成するランド形成工程と、 前記各ランド電極を一部露出させるように、前記各ラン
    ド電極の上部及び前記金属材料の上部に液状樹脂を塗布
    及び硬化させて絶縁層を形成する絶縁層形成工程と、 めっきにより、前記各バイア、前記各配線領域及び前記
    各接続電極を形成する配線形成工程とを含んでいること
    を特徴とする半導体装置用基板の製造方法。
  10. 【請求項10】 請求項4に記載の半導体装置の製造方
    法において、 シート状の金属材料上でかつ前記各ランド電極の形成位
    置に選択的に前記各ランド電極の表面となる複数のエッ
    チングストッパ層を形成するストッパ層形成工程と、 めっきにより、前記各エッチングストッパ層上に前記各
    ランド電極を形成するランド形成工程と、 前記各ランド電極を一部露出させるように、前記各ラン
    ド電極の上部及び前記金属材料の上部に液状樹脂を塗布
    及び硬化させて絶縁層を形成する絶縁層形成工程と、 めっきにより、前記各バイア、前記各配線領域及び前記
    各接続電極を形成する配線形成工程と、 前記各接続電極に半導体チップを接続するチップ接続工
    程と、 少なくとも前記半導体チップとその前記各接続電極への
    接続部とを樹脂封止する樹脂封止工程と、 前記金属材料をエッチングにより除去する工程とを含ん
    でいることを特徴とする半導体装置の製造方法。
JP27354296A 1996-10-16 1996-10-16 半導体装置用基板及び半導体装置の製造方法 Expired - Lifetime JP4282777B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP27354296A JP4282777B2 (ja) 1996-10-16 1996-10-16 半導体装置用基板及び半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP27354296A JP4282777B2 (ja) 1996-10-16 1996-10-16 半導体装置用基板及び半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2004123893A Division JP2004214704A (ja) 2004-04-20 2004-04-20 半導体装置用基板並びに半導体装置及びそれらの製造方法

Publications (2)

Publication Number Publication Date
JPH10125818A true JPH10125818A (ja) 1998-05-15
JP4282777B2 JP4282777B2 (ja) 2009-06-24

Family

ID=17529287

Family Applications (1)

Application Number Title Priority Date Filing Date
JP27354296A Expired - Lifetime JP4282777B2 (ja) 1996-10-16 1996-10-16 半導体装置用基板及び半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP4282777B2 (ja)

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002026516A (ja) * 2000-06-30 2002-01-25 Sumitomo Bakelite Co Ltd 多層配線板の製造方法および多層配線板
JP2002151622A (ja) * 2000-11-09 2002-05-24 Sumitomo Metal Electronics Devices Inc 半導体回路部品及びその製造方法
US7217999B1 (en) 1999-10-05 2007-05-15 Nec Electronics Corporation Multilayer interconnection board, semiconductor device having the same, and method of forming the same as well as method of mounting the semiconductor chip on the interconnection board
JP2007311713A (ja) * 2006-05-22 2007-11-29 Hitachi Cable Ltd 電子装置用基板およびその製造方法、ならびに電子装置およびその製造方法
JP2008047936A (ja) * 2000-10-18 2008-02-28 Nec Corp 半導体パッケージおよびその製造方法
US7338884B2 (en) 2001-09-03 2008-03-04 Nec Corporation Interconnecting substrate for carrying semiconductor device, method of producing thereof and package of semiconductor device
JP2008153622A (ja) * 2006-12-14 2008-07-03 Advanpack Solutions Pte Ltd 半導体パッケージおよびこの製造方法
JP2008283226A (ja) * 2000-10-18 2008-11-20 Nec Corp 半導体装置搭載用配線基板およびその製造方法、並びに半導体パッケージ
US7696613B2 (en) 2005-09-07 2010-04-13 Shinko Electric Industries Co., Ltd. Multilayered wiring substrate including wiring layers and insulating layers and method of manufacturing the same
US8066862B2 (en) 2008-01-30 2011-11-29 Shinko Electric Industries Co., Ltd. Manufacturing method of wiring board
JP2012146990A (ja) * 2012-02-22 2012-08-02 Sumitomo Bakelite Co Ltd 多層回路基板、多層回路基板の製造方法および半導体装置
JP2012182504A (ja) * 2012-06-25 2012-09-20 Shinko Electric Ind Co Ltd 配線基板
JP2014120755A (ja) * 2012-12-13 2014-06-30 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co Ltd 単層コアレス基板
US11058002B2 (en) 2017-09-29 2021-07-06 Nitto Denko Corporation Method of producing a wired circuit board

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7217999B1 (en) 1999-10-05 2007-05-15 Nec Electronics Corporation Multilayer interconnection board, semiconductor device having the same, and method of forming the same as well as method of mounting the semiconductor chip on the interconnection board
US8008130B2 (en) 1999-10-05 2011-08-30 Renesas Electronics Corporation Multilayer interconnection board, semiconductor device having the same, and method of forming the same as well as method of mounting the semicondutor chip on the interconnection board
JP2002026516A (ja) * 2000-06-30 2002-01-25 Sumitomo Bakelite Co Ltd 多層配線板の製造方法および多層配線板
JP2009038409A (ja) * 2000-10-18 2009-02-19 Nec Corp 半導体パッケージの製造方法
JP2008047936A (ja) * 2000-10-18 2008-02-28 Nec Corp 半導体パッケージおよびその製造方法
JP2008283226A (ja) * 2000-10-18 2008-11-20 Nec Corp 半導体装置搭載用配線基板およびその製造方法、並びに半導体パッケージ
JP2002151622A (ja) * 2000-11-09 2002-05-24 Sumitomo Metal Electronics Devices Inc 半導体回路部品及びその製造方法
JP4589519B2 (ja) * 2000-11-09 2010-12-01 ルネサスエレクトロニクス株式会社 半導体回路部品の製造方法
US7338884B2 (en) 2001-09-03 2008-03-04 Nec Corporation Interconnecting substrate for carrying semiconductor device, method of producing thereof and package of semiconductor device
US7696613B2 (en) 2005-09-07 2010-04-13 Shinko Electric Industries Co., Ltd. Multilayered wiring substrate including wiring layers and insulating layers and method of manufacturing the same
JP2007311713A (ja) * 2006-05-22 2007-11-29 Hitachi Cable Ltd 電子装置用基板およびその製造方法、ならびに電子装置およびその製造方法
US8230588B2 (en) 2006-05-22 2012-07-31 Hitachi Cable, Ltd. Method of making an electronic device and electronic device substrate
US9269601B2 (en) 2006-12-14 2016-02-23 Advanpack Solutions Pte Ltd. Method of manufacturing semiconductor element
JP2008153622A (ja) * 2006-12-14 2008-07-03 Advanpack Solutions Pte Ltd 半導体パッケージおよびこの製造方法
US9396982B2 (en) 2006-12-14 2016-07-19 Advanpack Solutions Pte Ltd. Semiconductor device carrier for fine pitch packaging miniaturization and manufacturing method thereof
US9287157B2 (en) 2006-12-14 2016-03-15 Advanpack Solutions Pte Ltd. Semiconductor element for package miniaturization
US8066862B2 (en) 2008-01-30 2011-11-29 Shinko Electric Industries Co., Ltd. Manufacturing method of wiring board
JP2012146990A (ja) * 2012-02-22 2012-08-02 Sumitomo Bakelite Co Ltd 多層回路基板、多層回路基板の製造方法および半導体装置
JP2012182504A (ja) * 2012-06-25 2012-09-20 Shinko Electric Ind Co Ltd 配線基板
JP2014120755A (ja) * 2012-12-13 2014-06-30 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co Ltd 単層コアレス基板
US11058002B2 (en) 2017-09-29 2021-07-06 Nitto Denko Corporation Method of producing a wired circuit board
US11627661B2 (en) 2017-09-29 2023-04-11 Nitto Denko Corporation Wired circuit board and imaging device

Also Published As

Publication number Publication date
JP4282777B2 (ja) 2009-06-24

Similar Documents

Publication Publication Date Title
US7294929B2 (en) Solder ball pad structure
JP5882390B2 (ja) チップ/基板アセンブリを形成する方法
KR100614548B1 (ko) 반도체 소자 실장용 배선 기판의 제조 방법 및 반도체 장치
JPH10125818A (ja) 半導体装置用基板並びに半導体装置及びそれらの製造方法
US6977349B2 (en) Method for manufacturing wiring circuit boards with bumps and method for forming bumps
JP3855320B2 (ja) 半導体装置用基板の製造方法及び半導体装置の製造方法
JPH0536756A (ja) 半導体装置用テープキヤリア及びその製造方法
JP2002118204A (ja) 半導体装置、並びに半導体搭載用基板及びその製造方法
JP3918803B2 (ja) 半導体装置用基板及びその製造方法
JP2007517410A (ja) パターン回路およびその製造方法
JP2004047666A (ja) 多層配線基板とその製造方法および樹脂封止型半導体装置の製造方法
JP2001160661A (ja) ファインピッチ両面フィルム基板の製造方法と表示装置
JP2004274071A (ja) 半導体装置用基板並びに半導体装置及びそれらの製造方法
US6420207B1 (en) Semiconductor package and enhanced FBG manufacturing
JP2002151622A (ja) 半導体回路部品及びその製造方法
JP2000114412A (ja) 回路基板の製造方法
KR20030011433A (ko) 다층 인쇄회로기판의 숨겨진 레이저 비아홀 제조방법
JP2001148393A (ja) バンプの形成方法、半導体装置及びその製造方法、回路基板並びに電子機器
JP2004214704A (ja) 半導体装置用基板並びに半導体装置及びそれらの製造方法
JP2003197812A (ja) 配線基板及びその製造方法、半導体装置及びその製造方法、回路基板並びに電子機器
JP2003282615A (ja) バンプの構造、バンプの形成方法、半導体装置およびその製造方法並びに電子機器
JP2727870B2 (ja) フィルムキャリアテープ及びその製造方法
JPH05198901A (ja) プリント回路基板およびその製造方法
JP2000031335A (ja) 半導体パッケージ用部材及びその製造方法
JP2795475B2 (ja) プリント配線板及びその製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20040123

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20040311

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20040311

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050513

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050524

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050722

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20061219

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070214

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20070315

A912 Removal of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20070406

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090224

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090318

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120327

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120327

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130327

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140327

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

EXPY Cancellation because of completion of term