JPH0376267A - 読み出し専用半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体メモリ装置もしくはＣＰＵ等に内蔵さ
れる読み出し専用半導体記憶装置に関する。

（従来の技術） 従来、大容量のマスク型読み出し専用半導体記憶装置（
以下、マスクＲＯＭと称する）では、セルサイズが小さ
くできるという理由からＮＡＮＤ形式のものが多く使用
されている。このＮＡＮＤ形式のマスクＲＯＭは、ビッ
ト線と接地電圧との間に複数個のメモリセル用トランジ
スタを直列接統し、各ゲートに読み出し用のアドレス信
号を供給するようにしたものである。また、データのプ
ログラムは製造工程の途中の段階で行われる。すなわち
、イオン注入用のマスクを用いてチャネル領域に選択的
にチャネル・インプラを行い、その位ＩＥのトランジス
タをエンハンスメント型のものからデイプレッション型
のものに変えることによりデータのプログラムが行われ
る。

第２図は従来のマスクＲＯＭの素子構造を示すものであ
り、第２図（ａ）はパターン平面図であり、第２図（ｂ
）は同図（ａ）のＤ−Ｄ’線に沿った断面図である。図
において、３１はＮ型基板内に選択的に形成されたＰ型
のウェル領域である。

このウェル領域３１には所定の間隔で、互いに並行する
ように所定の方向に延長して、素子分離用の複数のフィ
ールド絶縁膜３２が形成されている。なお、これら各フ
ィールド絶縁膜３２の下部にはＰ−型の拡散領域３３が
形成されている。また、上記複数のフィールド絶縁膜３
２の相互間にそれぞれ存在するウェル領域、すなわち素
子領域３４の表面には、前記メモリセル用トランジスタ
のソース、ドレイン領域となる複数のＮ＋型拡散領域３
５が所定の間隔を保って形成されており、前記ビット線
とコンタクトを図る位置には、各２個のＮＡＮＤ直列回
路に対して共通のＮ＋型拡散領域３Ｂが形成されている
。

さらに、上記複数のフィールド絶縁膜３２の延長方向と
交差する方向に、上記複数のフィールド絶縁膜３２及び
これらフィールド絶縁膜の相互間に存在する素子領域３
４上を連続的に覆うように、ゲート絶縁膜３７を介して
アルミニウムからなる各ゲート電極３８が形成されてい
る。さらに上記ゲート電極３８上には第１の層間絶縁膜
３９及び第２の層間絶縁膜４０が順次堆積形成されてお
り、さらにこの上にはアルミニウムからなる各ビット線
４１が形成されている。これら各ビット線４１は上記各
ゲート電極３８と交差する方向に延長されており、かつ
それぞれがコンクタトホール４２を介して上記各Ｎ＋型
拡散領域３６と接続されている。また、図示しないがフ
ィールド絶縁膜が設けられていない上記素子領域３４の
表面には、複数個のＮＡＮＤ直列回路の共通ソースとな
るＮ“型拡散領域が設けられており、このＮ′″型拡散
領域には接地電圧が供給される。

また、図示のように、上記ゲート電極３８と素子領域３
４とが交差する位置には、プログラムデータに基づいて
イオン注入領域４３が選択的に形成されている。さらに
、破線で囲んだ領域４４はメモリセル１個分の領域であ
る。

このようなマスクＲＯＭにおいて、図中、Ｘ方向の寸法
はメモリセルトランジスタのチャネル幅（図中のＷｌ）
と、膜厚の厚いフィールド絶縁膜３２の幅（図中のＷ２
）によって決定され、Ｙ方向の寸法はゲート電極３Ｂの
幅（図中のＷ３）と、その間隔（図中のＷ４）によって
決定される。ここで、素子分離用のフィールド絶縁膜３
２は、左右のチャネル領域を互いに絶縁するためのもの
であり、有効活用されていない領域とも言うことができ
、一般にほぼチャネル幅と同程度かそれよりも大きい幅
を有している。

（発明が解決しようとする課題） ところで、上記従来のＮＡＮＤ形式のマスクＲＯＭにお
いて、メモリセルの高集積化を図るためには、全ての製
造工程においで微細加工技術が必要になるが、その際に
次のような問題が生じる。

■　ゲート幅が短くなるため、トランジスタのショート
チャネル効果を悪化させる。

■　コンクタトサイズが狭くなるとコンクタト抵抗が増
大する。

■　全体的にフォトリソグラフィ工程における位置合せ
余裕が非常に厳しくなる。

このような問題の解決は容易ではなく、■については新
しいトランジスタ構造の開発が必要であり、■について
はバリアメタル等を使用する対策があるが、プロセスの
大幅な変更が必要となり、複雑かつ工期もかかるため、
客先の発注から出荷までの期間、いわゆるターン・アラ
ウンド・タイム（ｔｕｒｎ　ａｒｏｕｎｄ　ｔｉｍｅ）
を短くすることが要求されるマスクＲＯＭにおいては不
向きである。また、■については、フォトリソグラフィ
技術の向上及び装置の開発が必要である。

従って、従来の読み出し専用半導体記憶装置の構造では
大幅な高集積化、高密度度化を望むことはできない。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、メモリセルの大幅な高集積化、高密
度度化を図ることができる読み出し専用半導体記憶装置
を提供することにある。

［発明の構成］ （課題を解決するための手段） この発明の読み出し専用半導体記憶装置は、第１半導体
領域と、上記第１半導体領域上に第１の絶縁膜を介して
設けられ、互いに並行しかつそれぞれが所定の間隔を保
って配置された複数の第２半導体領域と、上記複数の各
第２半導体領域内及びこれら各第２半導体領域の相互間
に配置された上記第１半導体領域内にそれぞれ所定の間
隔で設けられ、各第２半導体領域及び第１半導体領域と
はそれぞれ反対導電型の複数の第３半導体領域と、上記
複数の各第２半導体領域の延長方向と交差する方向に延
長され、上記各第２半導体領域内及び上記第１半導体領
域内に設けられｊＩ３半導体領域相互間上にゲート絶縁
膜を介して設けられたゲート電極配線層とを具備したこ
とを特徴とする。

（作　用） この発明の読み出し専用半導体記憶装置では、従来、フ
ィールド絶縁膜を形成していた位置に第２半導体領域を
形成し、このｊｉ２半導体領域内にもメモリセルを形成
する。これにより、極端な微細加工技術を用いず、容易
にメモリセルの高集積化、高密度度化を図ることができ
る。

（実施例） 以下、図面を参照してこの発明を実施例により説明する
。

第１図は、この発明をＮＡＮＤ形式のマスクＲＯＭに実
施した場合の素子構造を示すものであり、第１図（ａ）
はパターン平面図、第１図（ｂ）は同図（ａ）のＡ−Ａ
’線に沿った断面図、第１図（ｃ）は同図（ａ）のＢ−
Ｂ’線に沿った断面図、第１図（ｄ）は同図（ａ）のｃ
−ｃ’線に沿った断面図である。

図において、１１はＮ型シリコン基板内に選択的に形成
されたＰ型のウェル領域である。このウェル領域１１内
には所定の間隔で互いに並行し、所定の方向に延長する
ように、Ｐ型の多結晶シリコン層１２が埋め込まれてい
る。なお、これら各多結晶シリコン層１２の下部には、
ウェル領域１１との間の絶縁を図るための絶縁１１４１
３が形成されており、さらにこの絶縁膜１３の下部には
Ｐ−型の拡散領域１４が形成されている。

上記複数の各多結晶シリコン層１２の表面領域には、こ
の多結晶シリコン層１２の延長方向に沿って前記メモリ
セル用トランジスタのソース、ドレイン領域となる複数
のＮ“型拡散領域１５が所定の間隔を保って形成されて
おり、前記ビット線とコンタクトを図る位置には、各２
個のＮＡＮＤ直列回路に対して共通のＮ＋型拡散領域Ｉ
Ｂが形成されている。さらに、上記各Ｎ＋＋拡散領域１
５．１８の両側にはいｔＡＬＤＤ構造を実現するための
低濃度のＮ−型拡散領域１７（第１図（ａ）では図示せ
ず）がそれぞれ形成されている。

同様に、上記複数の多結晶シリコン層１２の相互間にそ
れぞれ存在するウェル領域１１の表面にも、この分離さ
れたウェル領域１１の延長方向に沿って、前記メモリセ
ル用トランジスタのソース、ドレイン領域となる複数の
Ｎ１型拡散領域１８が所定の間隔を保って形成されてお
り、前記ビット線とコンタクトを図る位置には、各２個
のＮＡＮＤ直列回路に対して共通のＮ＋型被拡散領域１
９形成されている。さらに、上記各Ｎ１型拡散領域１８
．１９の両側にはいＡＬＤＤ構造を実現するための低濃
度のＮ−型拡散領域２Ｇ（第１図（ａ）では図示せず）
がそれぞれ形成されている。

さらに、上記複数の各多結晶シリコン層１２の延長方向
と交差する方向に、各多結晶シリコン層１２及びこれら
多結晶シリコン層１２の相互間に存在するウェル領域１
１上を連続的に覆うように、ゲート絶縁膜２１を介して
アルミニウムからなる各ゲート電極２２が形成されてい
る。さらに上記ゲート電極２２上には例えばＰＳＧ　（
リン・シリコンガラス）等からなる第１の層間絶縁膜２
３及びＢＰＳＧ　（ボロン・リン中シリコンガラス）等
からなる第２の層間絶縁膜２４が順次堆積形成されてお
り、さらにこの上にはアルミニウムからなる各ビット線
２５が形成されている。これら各ビット線２５は、上記
各ゲート電極２２と交差する方向に延長されており、か
つそれぞれは上記第１及び第２の層間絶縁膜２３゜２４
に対して開口されたコンクタトホール２Ｂを介して、互
いに隣接する２つのＮ＋型拡散領域ｔａ及び１９と同一
位置で接続されている。また、図示しないが、フィール
ド絶縁膜が設けられていない上記ウェル領域１１の表面
には複数個のＮＡＮＤ直列回路の共通ソースとなるＮ＋
型拡散領域が設けられており、このＮ＋型拡散領域には
接地電圧が供給される。

また、上記ゲート電極２２とゲート絶縁膜２１を介して
接している多結晶シリコン層１２及びウェル領域１１の
表面は各メモリセルトランジスタのチャネル領域であり
、これら各チャネル領域には、プログラムデータに基づ
いてＮ型の不純物イオンが選択的に注入される。例えば
、第１図（ａ）中の領域２７にはイオンが注入され、そ
の位置のトランジスタがエンハンスメント型のものから
デイプレッション型のものに変更された状態を示してい
る。

さらに、第１図（ａ）中、破線で囲んだ領域２８はメモ
リセル１個分の領域を示している。

また、上記ウェル領域１１には接地電圧が供給されてお
り、上記各多結晶シリコン層１２にも同様に接地電圧が
それぞれ供給されている。

このように、上記実施例のマスクＲＯＭでは、従来では
素子分離のために使用していた領域に絶縁膜１３で覆わ
れた多結晶シリコン層１２を設け、この多結晶シリコン
層１２内にメモリセル用トランジスタのソース、ドレイ
ン領域（Ｎ＋型拡散領域１５゜ＩＢ等）を形成するよう
にしたので、従来のフィールド絶縁膜で行っていた素子
分離機能を維持したまま、従来の素子分離領域にメモリ
セルを形成することができる。このため、設計基準を変
更しなくともメモリセルの集積度を従来装置の２倍に増
加させることができる。すなわち、上記のメモリセル１
個分の領域２８の占有面積は、前記第２図（ａ）中のメ
モリセル１個分の領域４４に対して半減させることがで
きる。

なお、多結晶シリコン層１２内に形成されたメモリセル
用トランジスタのコンダクタンスは、ウェル領域ｌｌ内
に形成されたものよりも低下する。このため、上記実施
例では多結晶シリコン層１２の幅を広＜シ、多結晶シリ
コン層１２内に形成されたメモリセル用トランジスタの
チャネル幅を、ウェル領域１１内に形成されたものより
も広くすることによって、両領域に形成されたトランジ
スタの特性を一致させるようにしている。

また、上記実施例では多結晶シリコン層１２内にメモリ
セル用トランジスタを形成する場合について説明したが
、これは多結晶シリコン層を単結晶化し、この単結晶層
内にメモリセル用トランジスタを形成するようにしても
良い。

さらに上記実施例では、各ゲート電極２２をアルミニウ
ムを用いて形成する場合について説明したが、これはそ
の他に、多結晶シリコン層、高融点金属シリサイド層も
しくは多結晶シリコン層と高融点金属シリサイド層との
二層構造からなるいわゆるポリサイド層を用いて形成す
ることもできる。

次に上記構成でなるマスクＲＯＭの製造工程について説
明する。

まず、Ｎ型シリコン半導体基板上内に前記Ｐ型のウェル
領域１１を選択拡散法により形成する。続いて、素子分
離を行うために、上記ウェル領域１１にフィールド絶縁
膜を選択的に形成する。次に、メモリセル領域のフィー
ルド絶縁膜を全て除去した後、全面に４００人程度の絶
縁膜（前記絶縁膜１３）を形成する。続いて、上記フィ
ールド絶縁膜が除去された凹部にボロンをイオン注入し
て素子分離のためのＰ−型領域（Ｐ−型の拡散領域１４
）を形成する。次に、全面にＣＶＤ法により第１層目の
多結晶シリコン層を約５００ＯＡ堆積し、これをエツチ
ング技術により上記凹部に残して前記多結晶シリコン層
１２を形成する。

続いて、上記多結晶シリコン層を除去した部分で上記絶
縁膜１３を除去し、さらに約２００Åのゲ−ト絶縁膜（
ゲート絶縁膜２１）を全面に形成した後、全面にＣＶＤ
法により第２層目の多結晶シリコン層を約４０００Å堆
積し、これをエツチング技術によりバターニングして前
記ゲート電極２２を形成する。次に上記ゲート電極２２
をマスクに用いた高濃度のヒ素（Ａｓ）のイオン注入法
により、前記Ｎ＋型拡散領域１５．１Ｂ、　１８．１９
を形成する。

この後、所定のマスクを用いてレジストパターン形成し
、このマスクを用いて例えば前記第１図（ａ）中の領域
２丁にリン（Ｐ）をイオン注入して、データの書き込み
を行う。その後、第１の層間絶縁膜２３及び第２の層間
絶縁膜２４を順次堆積し、さらにこの積層膜に対してコ
ンクタトホール（コンクタトホール２Ｇ）を開口し、そ
の上にアルミニウム層を真空蒸着法により堆積した後、
このアルミニウム層をパターニングして前記各ビット線
２５を形成する。この後、全面に表面保護膜を形成する
ことにより完成する。

［発明の効果］ 以上、説明したように、この発明によればメモリセルの
大幅な高集積化、高密変度化を図ることができる読み出
し専用半導体記憶装置を提供することができる。

【図面の簡単な説明】

第１図（ａ）ないし第１図（ｄ）はこの発明の一実施例
装置の素子構造を示すものであり、第１図（ａ）はパタ
ーン平面図、第１図（ｂ）ないし第１図（ｄ）はそれぞ
れ断面図、第２図（ａ）及び第２図（ｂ）は従来装置の
素子構造を示すものであり、第２図（ａ）はパターン平
面図、第２図（ｂ）は断面図である。 １１・・・Ｐ型のウェル領域、１２・・・Ｐ型の多結晶
シリコン層、１３・・・絶縁膜、１４・・・Ｐ−型の拡
散領域、１５゜１６、１８．１９・・・Ｎ＋型拡散領域
、１７．２０・・・低濃度のＮ−型拡散領域、２１・・
・ゲート絶縁膜、２２・・・ゲート電極、２３・・・第
１の層間絶縁膜、２４・・・第２の層間絶縁膜、２５・
・・ビット線、２Ｂ・・・コンクタトホール、２７・・
・イオンの注入された領域、２Ｂ・・・１個分のメモリ
セルの領域。

Claims (2)

【特許請求の範囲】
1. （１）第１半導体領域と、 上記第１半導体領域上に第１の絶縁膜を介して設けられ
   、互いに並行しかつそれぞれが所定の間隔を保って配置
   された複数の第２半導体領域と、上記複数の各第２半導
   体領域内及びこれら各第２半導体領域の相互間に配置さ
   れた上記第１半導体領域内にそれぞれ所定の間隔で設け
   られ、各第２半導体領域及び第１半導体領域とはそれぞ
   れ反対導電型の複数の第３半導体領域と、 上記複数の各第２半導体領域の延長方向と交差する方向
   に延長され、上記各第２半導体領域内及び上記第１半導
   体領域内に設けられ第３半導体領域相互間上にゲート絶
   縁膜を介して設けられたゲート電極配線層と を具備したことを特徴とする読み出し専用半導体記憶装
   置。
2. （２）前記複数の各第２半導体領域内及び前記第１半導
   体領域内に設けられたそれぞれ複数の第３半導体領域の
   うち、互いに隣接する位置に設けられたそれぞれ一つの
   第３半導体領域に対し、一つのコンクタトホールを介し
   て１本のビット線が接続されている請求項１記載の読み
   出し専用半導体記憶装置。