JPH0371732A - データ多重分離回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は通信装置等で用いられるデータ多重分離回路に
関し、特に複数のデータ列のクロック周期が異なるデー
タ多重分離回路に関する。

〔従来の技術〕

従来のこの種のデータ多重分離回路の一例を第４図乃至
第６図に示す。第４図はその送信側ブロック図であり、
複数系列のデータを多重化して１系列のデータとするも
のである。送信データフォーマット発生器１１は、クロ
ック発振器１２のクロックに基づいて、多重化されたデ
ータを一定周期で送出するためのフレーム生成と、第５
図に示すデータフォーマットを生成するためにＦＩＦＯ
（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　０ｕｔ）　１３＋　
〜１３Ｎ、　　１３ｕを時分割に読み出す読出しクロッ
クを生成する。

各フレームには先頭を示すデータＵＷが挿入され、多重
回路１４で１系列のデータにまとめられ、送信データＳ
Ｄとして送信クロック周期と共に送出される。

第６図の受信側ブロック図は、多重化された１系列のデ
ータを複数系列のデータに分離して、それぞれの端末に
送出すもので、受信クロック周期によって動作する。先
頭デークＵＷを検出するＵＷ検出器Ｉ５は受信データＲ
Ｄの先頭データＵＷを検出しフレーム同期をとる。これ
により、受信データフォーマット発生器１６を動作し、
それぞれのＦＩＦＯ１７＋〜１７Ｎに所定のデータが蓄
積される。蓄積されたデータは複数の端末のそれぞれの
クロックによって読み出される。

〔発明が解決しようとする課題〕

上述した従来のデータ多重分離回路は、異なるクロック
周期のデータ系列間でのバッファリングを行うために高
価なＦＩＦＯが必要とされ、かつその周辺回路、例えば
読出しクロック、書込みクロックを生成する回路が必要
とされる。また、ＦＩＦＯに代えて２ボ一トＲＡＭを使
用することもあり、この場合にもクロック生成回路や、
アドレス指定のための回路が必要となる。このため、回
路が複雑化するとともに大型化し、かつ高価になるとい
う問題がある。

本発明の目的は、高価なＦＩＦＯや２ボー）ＲＡＭを不
要とし、更にこれらの周辺回路を省略して回路構成を簡
略化したデータ多重分離回路を提供することにある。

〔課題を解決するための手段〕

本発明のデータ多重分離回路は、送信側は送信データフ
ォーマット発生器によりそれぞれ異なるタイミングの制
御信号を発生し、かっこの制御信号により複数系列のデ
ータに対応して設けた論理回路を選択的に動作して各デ
ータを多重化するように構成する。

また、・受信側は各データにそれぞれ対応したフリップ
フロ・１ノブを設け、このフリップフロップを受信デー
タフォーマット発生器で発生される信号により選択的に
動作してデータを分離するように構成する。

〔作用〕

この構成では、送信側での多重及び受信側での分離をそ
れぞれ簡易構成の論理ゲート、フリップフロップを用い
て実行でき、ＦＩＦＯや２ポ一トＲＡＭを不要とし、回
路の簡略化を可能とする。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図は送信側ブロック図である。送信データフォーマ
ット発生器１はクロック発振器２により動作する。この
とき、送信データフォーマット発生器１によって論理回
路３．〜３．４の制御を行っている。この論理回路３Ｉ
〜３Ｈには簡単な論理回路、例えば２人カアンドゲート
が採用できる。

そして、各論理回路３１〜３、の出力は多重回路４によ
り１フレーム内にそれぞれのデータがまとめられ、送信
クロック周期と共に送出される。

ここで、前記論理回路３１〜３Ｈの制御の方法としては
、例えば第３図に示すように、フレームの先頭を示す先
頭データＵＷと、伝送レー）３Ｘｂｐｓのデータａと、
伝送レー）２Ｘｂｐｓのデータｂと、伝送レートＸ　ｂ
ｐｓのデータＣとを考えたとき、同図のデータフォーマ
ット及びデータと制御信号の関係のようになる。

第２図は受信側ブロック図であり、受信クロック周期に
より動作する。先頭データ検出器５でフレームの先頭デ
ータＵＷを検出し、受信データフォーマット発生器６が
動作する。この受信データフォーマット発生器６は受信
データＲＤをフリップフロップ７１〜７Ｎにそれぞれデ
ータ１〜Ｎが打てるようなりロックを生成し、受信デー
タＲＤを分離している。

更に、外部と受信同期をとるためのクロックとして、デ
ータと同期したクロック１〜Ｎを送ることによって、そ
れぞれの端末がデータを受信する。

また、複数系列のデータは受信側の１つのデータに対す
るサンプル数が少なくとも２以上の場合は、複数の端末
からのデータは非同期でよいが、それ以外の場合は多重
側で生成されるフレーム周期に同期させる必要がある。

〔発明の効果〕 以上説明したように本発明は、それぞれ異なるタイミン
グの制御信号によって複数系列のデータに対応して設け
た論理ゲートを選択的に動作して各データを多重化し、
かつ各データにそれぞれ対応したフリップフロップを選
択的に動作してデータを分離するように構成しているの
で、ＦＩＦＯや２ポー）ＲＡＭを不要とし、代わりにこ
れらを簡単な論理回路で構成することを可能とし、回路
の簡略化を図り、かつ小型化、低価格化が実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例の送信側ブロック図、第２図
は本発明の一実施例の受信側ブロック図、第３図は各デ
ータと制御信号との関係を示す図、第４図は従来の送信
側ブロック図、第５図は従来のデータフォーマット図、
第６図は従来の受信側ブロック図である。 ｌ・・・送信データフォーマント発生器、２・・・クロ
ック発振器、３１〜３Ｎ・・・論理回路、４・・・多重
回路、５・・・先頭データ検出器、６・・・フォーマッ
ト発生器、７１〜７Ｎ・・・フリップフロップ、１１・
・・送信データフォーマット発生器、１２・・・クロッ
ク発振器、１３＋〜１３Ｎ　、　　ｌ　３ｔ＋・・・Ｆ
ＩＦＯ１１４・・・多重回路、１５・・・先頭データ検
出器、１６・・・受信データフォーマット発生器、ｔＬ
〜１７８・・・ＰＩＦ第２ 図 第１ ３１〜３Ｎ 論理０鋒 第３ 第４ 図 第５図 巨王”７１９”７２−二ロ 第６ 図

Claims (1)

【特許請求の範囲】
1. １、複数系列のデータを送信側で多重化して１系列の信
   号として送出し、受信側では受信データを複数系列に分
   離するデータ多重分離回路において、前記送信側は送信
   データフォーマット発生器によりそれぞれ異なるタイミ
   ングの制御信号を発生し、かつこの制御信号により複数
   系列のデータに対応して設けた論理回路を選択的に動作
   して各データを多重化し、前記受信側は各データにそれ
   ぞれ対応したフリップフロップを設け、このフリップフ
   ロップを受信データフォーマット発生器で発生される信
   号により選択的に動作してデータを分離することを特徴
   とするデータ多重分離回路。