JPH0370055A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0370055A JPH0370055A JP1207239A JP20723989A JPH0370055A JP H0370055 A JPH0370055 A JP H0370055A JP 1207239 A JP1207239 A JP 1207239A JP 20723989 A JP20723989 A JP 20723989A JP H0370055 A JPH0370055 A JP H0370055A
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- Japan
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- test
- signal
- circuit
- rom
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 7
- 238000012360 testing method Methods 0.000 claims abstract description 56
- 101100524644 Toxoplasma gondii ROM4 gene Proteins 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は内部回路制御手段の構成要素としてＲＯＭの
テスト回路を搭載した半導体集積回路装置に関する。
テスト回路を搭載した半導体集積回路装置に関する。
この発明は、半導体集積回路装置の構成要素として搭載
されたＲＯＭに対して、外部インタフェースにあるテス
ト用アドレスに対して特定のデータを書き込むことによ
って、テストモードとなり容易にテストを可能にしたも
のである。
されたＲＯＭに対して、外部インタフェースにあるテス
ト用アドレスに対して特定のデータを書き込むことによ
って、テストモードとなり容易にテストを可能にしたも
のである。
従来第２図に示すように、内部制御手段ｌの構成要素で
あるＲＯＭ４に対して、外部インクフェース２に接続さ
れるアドレス信号５．データバス信号６．リードライト
信号７を用いて外部インクフェース２を動作させ、外部
インタフェース２に接続されたロジック回路３をコント
ロールし、ＲＯＭ４のＲＯＭアドレス信号８を発生させ
る。又、ＲＯＭ４の出力であるＲＯＭ出力信号９は、こ
のＲＯＭ出力信号９に接続されたロジック回路３を１１
１１過した後、ロジック回路３に接続された外部インタ
フェース２より、外部インタフェース２に接続されたア
ドレス信号５．データバス信号６．リードライト信号７
を用いて読み出し、テストする方法が知られていた。
あるＲＯＭ４に対して、外部インクフェース２に接続さ
れるアドレス信号５．データバス信号６．リードライト
信号７を用いて外部インクフェース２を動作させ、外部
インタフェース２に接続されたロジック回路３をコント
ロールし、ＲＯＭ４のＲＯＭアドレス信号８を発生させ
る。又、ＲＯＭ４の出力であるＲＯＭ出力信号９は、こ
のＲＯＭ出力信号９に接続されたロジック回路３を１１
１１過した後、ロジック回路３に接続された外部インタ
フェース２より、外部インタフェース２に接続されたア
ドレス信号５．データバス信号６．リードライト信号７
を用いて読み出し、テストする方法が知られていた。
しかし従来のテスト方法では、ＲＯＭ４のアドレス信号
８は、アドレス信号８の発生源であるロジック回路３よ
りの出力が接続される構成となっているため、外部より
直接アドレス信号８を設定することができない。又、Ｒ
ＯＭ４に存在する全てのアドレスが外部インターフェー
ス２の出力信号である外部インターフェース出力信号１
１に接続されたロジック回路３より発生することが不可
能な場合がある。同様にＲＯＭ４の出力であるＲＯＭ出
力信号９も接続されたロジック回路３を１ｌｌ１通した
後のロジック回路出力信号ＩＯが外部インクフェース２
より、外部インタフェース２に接続されたアドレス信号
５．データバス６、リードライト信号７によって読み出
されるため直接ＲＯＭ４の出力のＲＯＭ出力信号９を読
むことはできない。
８は、アドレス信号８の発生源であるロジック回路３よ
りの出力が接続される構成となっているため、外部より
直接アドレス信号８を設定することができない。又、Ｒ
ＯＭ４に存在する全てのアドレスが外部インターフェー
ス２の出力信号である外部インターフェース出力信号１
１に接続されたロジック回路３より発生することが不可
能な場合がある。同様にＲＯＭ４の出力であるＲＯＭ出
力信号９も接続されたロジック回路３を１ｌｌ１通した
後のロジック回路出力信号ＩＯが外部インクフェース２
より、外部インタフェース２に接続されたアドレス信号
５．データバス６、リードライト信号７によって読み出
されるため直接ＲＯＭ４の出力のＲＯＭ出力信号９を読
むことはできない。
このように従来は、内部制御手段の構成要素であるＲＯ
Ｍに対して直接的にテストすることが不可能であった。
Ｍに対して直接的にテストすることが不可能であった。
この発明は、従来のこのような欠点を解決するために、
テスト回路を設け、テストを容易にすることを目的とし
ている。
テスト回路を設け、テストを容易にすることを目的とし
ている。
課題を解決するために、この発明は第１図に示すように
、ロジック回路３の出力であるアドレス信号８に接続さ
れるＲＯＭ４との間にテスト回路２１を設け、同様にＲ
ＯＭ４の出力信号であるＲＯＭ出力信号９に接続される
ロジック回路３との間にもテスト回路１４を介して接続
する。又、外部インタフェース２の出力であるテスト入
力信号１２をテスト回路１４に接続し、テスト読み出し
信号１３をテスト回路１４と外部インタフェース２に接
続する構成として、テストを容易に行えるようにした。
、ロジック回路３の出力であるアドレス信号８に接続さ
れるＲＯＭ４との間にテスト回路２１を設け、同様にＲ
ＯＭ４の出力信号であるＲＯＭ出力信号９に接続される
ロジック回路３との間にもテスト回路１４を介して接続
する。又、外部インタフェース２の出力であるテスト入
力信号１２をテスト回路１４に接続し、テスト読み出し
信号１３をテスト回路１４と外部インタフェース２に接
続する構成として、テストを容易に行えるようにした。
上記のように構成された装置では外部より、アドレス信
号５．データバス信号６．リードライト信号７をテスト
用の設定とすることによりテストモードに切り替えるこ
とが可能となり、外部より直接ＲＯＭ４にＲＯＭアドレ
ス信号８を入力でき、又、ＲＯＭ４の出力信号であるＲ
ＯＭ出力信号９が直接外部より読み出すことができるよ
うになり、テストが容易に行えるのである。
号５．データバス信号６．リードライト信号７をテスト
用の設定とすることによりテストモードに切り替えるこ
とが可能となり、外部より直接ＲＯＭ４にＲＯＭアドレ
ス信号８を入力でき、又、ＲＯＭ４の出力信号であるＲ
ＯＭ出力信号９が直接外部より読み出すことができるよ
うになり、テストが容易に行えるのである。
以下にこの発明の実施例を図面に基づいて説明する。第
１図において、内部制御手段１を制御するために、外部
と外部インタフェース２との間はアドレス信号５．デー
タバス信号６．リードライト信号７によって接続され、
外部インタフェース２は外部よりの命令によってロジッ
ク回路３、ＲＯＭ４を動作させ、動作後の結果を外部イ
ンタフェース２より外部に読み出すという構成となって
おり、本発明ではロジック回路３の出力であるアドレス
信号８に接続されるＲＯＭ４との間にテスト回路２Ｉを
設け、同様にＲＯＭ４の出力信号であるＲＯＭ出力信号
９に接続されるロジック回路３との間にもテスト回路２
１を介して接続した。外部インクフェース２の出力であ
るテスト入力信号１２をテスト回路１４に接続し、テス
ト読み出し１３号１３をテスト回路１４と外部インタフ
ェース２に接続する。第３図はテスト部分の詳細図であ
り、外部インタフェース２には入力として、通常のデー
タ入力アドレスによって選択されるデータランチＡ１４
と、テスト用アドレスによって選択されるデータラッチ
Ｂ１５の２つのデータ入力部構成とした。又、出力時に
おいては、通常のデータ出力アドレスによって選択され
る出力装置Ａ１６とテスト用アドレスによって選択され
る出力語ＷＢ１７の２つのデータ出力部の構成とした。
１図において、内部制御手段１を制御するために、外部
と外部インタフェース２との間はアドレス信号５．デー
タバス信号６．リードライト信号７によって接続され、
外部インタフェース２は外部よりの命令によってロジッ
ク回路３、ＲＯＭ４を動作させ、動作後の結果を外部イ
ンタフェース２より外部に読み出すという構成となって
おり、本発明ではロジック回路３の出力であるアドレス
信号８に接続されるＲＯＭ４との間にテスト回路２Ｉを
設け、同様にＲＯＭ４の出力信号であるＲＯＭ出力信号
９に接続されるロジック回路３との間にもテスト回路２
１を介して接続した。外部インクフェース２の出力であ
るテスト入力信号１２をテスト回路１４に接続し、テス
ト読み出し１３号１３をテスト回路１４と外部インタフ
ェース２に接続する。第３図はテスト部分の詳細図であ
り、外部インタフェース２には入力として、通常のデー
タ入力アドレスによって選択されるデータランチＡ１４
と、テスト用アドレスによって選択されるデータラッチ
Ｂ１５の２つのデータ入力部構成とした。又、出力時に
おいては、通常のデータ出力アドレスによって選択され
る出力装置Ａ１６とテスト用アドレスによって選択され
る出力語ＷＢ１７の２つのデータ出力部の構成とした。
又、テスト用アドレスによって選択されるデータラッチ
Ｂ１５の特定の１ｂｉｔはテスト選択信号１８として切
換回路１９の切換端子５２０に接続する。このような構
成をとることにより、ＲＯＭ４のテストを行いたい場合
には、テスト用のデータランチＢ１５にＲＯＭ４のアド
レスとテスト選択信号１８をテストに応じたデータを書
き込むことにより直接外部よりＲＯＭ４のアドレスを指
定することができる。又、ＲＯＭ４の出力であるＲＯＭ
出力信号９はテスト用アドレスによって選択される出力
装置Ｂ１７をイネーブル状態とすることにより、外部よ
り直接読み出すことが可能となる。上記作業をＲＯＭ４
のアドレス全てについて行うことによって完全なデータ
の確認が行える。
Ｂ１５の特定の１ｂｉｔはテスト選択信号１８として切
換回路１９の切換端子５２０に接続する。このような構
成をとることにより、ＲＯＭ４のテストを行いたい場合
には、テスト用のデータランチＢ１５にＲＯＭ４のアド
レスとテスト選択信号１８をテストに応じたデータを書
き込むことにより直接外部よりＲＯＭ４のアドレスを指
定することができる。又、ＲＯＭ４の出力であるＲＯＭ
出力信号９はテスト用アドレスによって選択される出力
装置Ｂ１７をイネーブル状態とすることにより、外部よ
り直接読み出すことが可能となる。上記作業をＲＯＭ４
のアドレス全てについて行うことによって完全なデータ
の確認が行える。
この発明は、以上説明したようにテスト用アドレスを設
けたテスト回路を追加した簡単な回路構成で半導体集積
回路装置内に搭載されたＲＯＭに対して簡単にテストが
行えるという効果がある。
けたテスト回路を追加した簡単な回路構成で半導体集積
回路装置内に搭載されたＲＯＭに対して簡単にテストが
行えるという効果がある。
第１図は本発明の構成図、第２図は従来の構成図、第３
図は本発明のテスト部分の詳細図である。 １・・・内部制御手段 ２・・・外部インタフェース ３・・・ロジック回路 ４・・・ＲＯＭ ５・・・アドレス信号 ６・・・データバス信号 ７・・・リードライト信号 ８・・・ＲＯＭアドレス信号 ９・・・ＲＯＭ出力信号 １０・・・ロジック回路出力信号 １１・・・外部インタフェース出力信号１２・・・テス
ト入力信号 １３・・・テスト読み出し信号 ■４・・・データラノチＡ １５・・・データラノチＢ １６・・・出力装置Ａ １７・・・出力装置Ｂ １Ｂ・・・テスト選択信号 １９・・・切換回路 ２０・・・切換端子Ｓ ２１・・・テスト回路 以上
図は本発明のテスト部分の詳細図である。 １・・・内部制御手段 ２・・・外部インタフェース ３・・・ロジック回路 ４・・・ＲＯＭ ５・・・アドレス信号 ６・・・データバス信号 ７・・・リードライト信号 ８・・・ＲＯＭアドレス信号 ９・・・ＲＯＭ出力信号 １０・・・ロジック回路出力信号 １１・・・外部インタフェース出力信号１２・・・テス
ト入力信号 １３・・・テスト読み出し信号 ■４・・・データラノチＡ １５・・・データラノチＢ １６・・・出力装置Ａ １７・・・出力装置Ｂ １Ｂ・・・テスト選択信号 １９・・・切換回路 ２０・・・切換端子Ｓ ２１・・・テスト回路 以上
Claims (2)
- （１）中央処理装置（以下ＣＰＵ）により制御されるア
ドレス信号、データバス信号、リードライト信号を外部
インタフェースとして構成された内部回路制御手段にお
いて、前記外部インタフェースの構成要素であるアドレ
ス信号、データバス信号、リードライト信号に直接接続
されていない読み出し専用メモリ（以下ＲＯＭ）にこの
ＲＯＭをテストするために前記ＣＰＵよりテスト用の命
令を前記外部インタフェースに与えることにより前記Ｒ
ＯＭのアドレスを自由に設定でき、又、この命令によっ
て設定された前記ＲＯＭのアドレスのデータを読み出す
ことが可能なテスト回路を追加した半導体集積回路装置
。 - （２）前記テスト回路は、外部インタフェースと、この
外部インタフェースに接続されるロジック回路とこのロ
ジック回路に接続される前記ＲＯＭとの間に構成するこ
とを特徴とする請求項１記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1207239A JPH0370055A (ja) | 1989-08-09 | 1989-08-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1207239A JPH0370055A (ja) | 1989-08-09 | 1989-08-09 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0370055A true JPH0370055A (ja) | 1991-03-26 |
Family
ID=16536527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1207239A Pending JPH0370055A (ja) | 1989-08-09 | 1989-08-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0370055A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100422490B1 (ko) * | 2000-09-29 | 2004-03-11 | 미쓰비시덴키 가부시키가이샤 | 반도체 집적 회로 장치 |
| KR200447437Y1 (ko) * | 2009-06-26 | 2010-01-25 | 박경분 | 마사지용 베드 |
-
1989
- 1989-08-09 JP JP1207239A patent/JPH0370055A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100422490B1 (ko) * | 2000-09-29 | 2004-03-11 | 미쓰비시덴키 가부시키가이샤 | 반도체 집적 회로 장치 |
| KR200447437Y1 (ko) * | 2009-06-26 | 2010-01-25 | 박경분 | 마사지용 베드 |
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