JPH0370052A - アドレス変換回路、メモリコントロール装置、情報処理装置、および、記録装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、記録装置および情報処理装置に関し、特にダ
イナミックランダムアクセスメモリ（以下、ＤＲＡＭと
いう）を制御するメモリコントロール装置におけるアド
レス変換回路に関するものである。

［従来の技術］ 従来のメモリコントロール装置のアドレス変換回路の構
成例を第６図に示す。

図中、６１２のアドレスカウンタはバイトクロックによ
りインクリメン１−するアドレスを発生するカウンタで
あり、他部の制御に利用される場合がある。

ＭＰＸ６１１〜６１９およびＭＰＸ６０１〜６１０はＣ
−３およびＣ−４により入力信号のうち１つを選択する
マルチプレクサである。

一般に、Ｄ　ＲＡ　Ｍをアクセスする場合、行アドレス
と列アドレスをマルチプレクスして出力する必要がある
。

しかし、↓台のメモリコントロール装置で種々の容量の
ＤＲＡＭのコントロールを可能とするには、第３図に示
すように接続するＤＲＡＭに応したマルチプレクサを装
置内に内蔵しなくてはならない。

たとえば、１ＭバイトのＤＲＡＭをアクセスする場合、
図中のＭＰＸ６０１〜６１０により行アドレスとしてビ
ット１９〜↑Ｏを出力した後、列アドレスとしてビット
９〜Ｏを出力する。

また、２５６にバイトのＤＲＡＭをアクセスする場合、
図中のＭＰＸ６０１〜６０９により行アドレスとしてピ
ッ１−１７〜９を出力した後、列アドレスとしてビット
８〜Ｏを出力する。

この時、最下位のアドレスビットに関しては、列アドレ
スはビットＯと固定であるが行アドレスは、ＬＭバイト
ＲＡＭの場合はビット１０であり、２５６にバイトＲＡ
Ｍの場合はビット９である。

このため、ＲＡＭの容量別に、アドレスバスを切換える
マルチプレクサであるＭ　Ｐ　Ｘ　６１１〜６１９を設
ける必要がある。

さらに、６４にバイトや１６にバイトのＤＲＡＭのコン
トロールを可能とするためには、アドレスバスのマルチ
プレクサの必要数は多大なものとなる。

また、前記の例は、データバス幅が８ビットである場合
の例であるが、ＩＭのアドレス空間を有する１６ビツ１
−データバス幅のシステムの場合は、記憶空間を、２つ
の並行に接続した１Ｍ×８ビットのＤＲＡＭで構成し、
アドレス以外の制御信号により各ＩＭｘ８ビットのＤＲ
ＡＭを制御して、８ビット単位にアクセス処理する場合
がある。

この場合、前記バイトクロックとの関係上、行アドレス
としてピッ１−２０〜↓１を出力し、列アドレスとして
、ビット１０〜１を出力してアクセスしなくてはならな
いため、さらにアドレスバスのマルチプレクサを増す必
要がある。

なお、本明細書中において、１バイトは８ビットとして
いる。

［発明が解決しようとする課題］ 前記のように従来のメモリコントロール装置は、種々の
容量のＤＲＡＭを接続する場合、アドレスバスのマルチ
プレクサが多大となり、メモリコントロール装置の規模
が増大し、また、そのため遅延時間が増大する問題があ
った。

本発明は、異なる容量のＤＲＡＭのコントロールが可能
、かつ、アドレスバスのマルチプレクサ数を低減できる
アドレス変換回路を有するメモリコントロール装置を提
供することを目的とし、あわせて、このメモリコントロ
ール装置を備えた情報処理装置および記録装置を提供す
ることを目的とする。

［課題を解決するための手段］ 本発明は、前記目的を達成するために、アドレスの、隣
合う２ビットを１組として交互にマルチプレクスして出
力する手段を備えたことを特徴とするアドレス変換回路
と、最下位ビットとして、被変換アドレスの最下位ビッ
トに代えて他のビットを選択する手段と、選択後のアド
レスの隣合う２ビットを１組として交互にマルチプレク
スして出力する手段を備えたことを特徴とするアドレス
変換回路を提供する。

また、本発明は、前記目的を達成するために、ＤＲＡＭ
の書き込み、読み込み、または、書き込みおよび読み出
しを制御する手段を有するメモリコントロール装置であ
って、 連続した値を取るアドレスを発生するアドレスカウンタ
と、アドレスカウンタが発生したアドレスを変換する前
記アドレス変換回路を備え、前記マルチプレクスされた
アドレスをＤＲＡＭの行アドレスと列アドレスとして交
互に出力する手段を有することを特徴とするメモリコン
トロール装置を提供する。

また、さらに、本発明は、前記目的達成のために、情報
処理装置に、ＤＲＡＭと入出力装置とのデータ転送にお
いて、ＤＲＡＭの書き込みおよび読み出しを制御する前
記メモリコントロール装置を備えたものである。

また、前記目的達成のために、記憶媒体と、記憶媒体へ
のアクセスをサメ−１〜するバッファメモリと、記憶媒
体とバッファメモリとのデータ転送において、ＤＲＡＭ
の書き込みおよび読み出しを制御する前記メモリコント
ロール装置と、バッファメモリと入出力装置とのデータ
転送において、ＤＲＡＭの書き込みおよび読み出しを制
御する請求項２のメモリコントロール装置とを有するこ
とを特徴とする記録装置を提供する。

［作　用コ 本発明によれば、情報処理装置、または、記録装置にお
いて、メモリコントロール装置は、アドレス変換＠路で
、連続したアドレスの、隣合う２ビットを１組として交
互にマルチプレクスした変換アドレスを１行アドレスと
列アドレスとして交互に出力してＤＲＡＭにアクセスす
る。

すなわち、アドレス変換回路のマルチプレクサは、隣り
合ったアドレスをマルチプレクスし、例えば行アドレス
出力時には偶数ビットのアドレスを選択し、列アドレス
出力時には奇数ビットのアドレスを選択する。

なお、前記アドレス変換回路に、前記マルチプレクサ前
のアドレスの最下位ビットを、連続値を取る被変換アド
レスの最下位ビットと他のビットとより選択する手段を
備えた場合は、概選択する手段により、８ビットデータ
バス幅の時には、最下位アドレスを選択し、１６ビット
データバス幅の時には、必要に応じて最上位アドレスを
選択するようにするのが望ましい。

口実流側コ 以下、本発明の一実施例を説明する。

第１図に本実施例に係る情報処理装置の構成を示す。

図中上はＣＰＵ　（中央処理装置）であり、ＲＯＭ２、
周辺装置３と、メモリコン１〜ロール装置にアドレスバ
ス８とデータバス１０によりアクセスする。また、ＣＰ
ＵＩはアドレス変換回路５ａにより変換されたアドレス
９によりＤＲＡＭ６にアクセスする。メモリコントロー
ル装置４は、ＣＰＵＩの指示を受け、ＤＲＡＭ６とＩＯ
装置７のデータ転送を制御する。この例において、ＤＲ
ＡＭ６はＣＰＵが記＠装置にアクセスする際−時的にデ
ータを格納しておくためのバッファメモリである。

また、メモリコントロール装置において、アドレス変換
回路５ｂはアドレスカウンタ４２が発生したアドレスを
変換し、タイミング回路４３はＤＲＡＭ６のリード、ラ
イトのタイミングを制御する。データゲート４４はＩ／
Ｆ部７とＤＲＡＭ６間のデータ制御し、制御部４］７は
、ＣＰＵＩよりの指示を受は付は装置全体を制御する。

なお、メモリコントロール装置は４、一般にはＬＳＩと
して提供される。

第２図に前記メモリコントロール装置４内のアドレス変
換回路５ｂの構成を示す。

図中、ＭＰＸ２０１−２１０は、Ｃ−１制御信号により
、２つの入力のうちｌっを選択して出方するマルチプレ
クサである。ここで、 ＭＰＸ２１０の出力はアドレスカウンタ４２のビット■
９とビット１８をマルチプレクスしているという意味で
Ａ１８／Ａ１９と示す。

ＭＰＸ２１１は、Ｃ−２制御信号により、アドレスカウ
ンタ１２の出力であるビット０．１６．１８．２０のう
ち１つを選択して出力するマルチプレクサである。また
、アドレスカウンタ４２は。

バイトクロノクによってカウントアツプするカウンタで
ある。図中の２０−０はカウンタのビット数を示す。

次に、アドレス変換回路５ａの構成を第３図に示す。

本回路は、構成は前記したメモリコントロール内のアド
レス変換回路５ａと同一であるので説明を省略するが、
アドレスカウンタの発生したアドレスに代えて、ＣＰＵ
ＩがＤＲＡＭ６にアクセスするアドレスを変換する。

以下、本実施例の動作について説明する。

第工図中のメモリコントロール装置４はＩ／Ｆ部７を介
して、記録装置とＤＲＡＭ６間のデータ転送を行うもの
である。

まず、記録装置とのデータ転送について説明する。

まず、ＣＰＵＩより、転送指示とアクセスするＤＲＡＭ
の領域を受は付けたメモリコントロール装置４の制御部
４工は、あらかじめ、アドレスカウンタ４２にアクセス
するＤＲＡＭの先頭アドレスを設定する。アドレスカウ
ンタ４２は、設定されたアトよりバイトクロックに同期
して１＠次インクリメントする。

また、アドレス変換回路５ｂとアドレスカウンタ４２は
あらかじめ使用するＤＲＡＭ６に応じて接続する。

たとえば、ＤＲＡＭ６をＩＭのアドレス空間とする場合
、行アドレスおよび列アドレスはそれぞれ１０ビットで
あるのでＭＰＸ２０１〜２１０の出力をＤＲＡＭ６のア
ドレス端子に接続する。

また、この時、Ｃ−２の値を、あらかじめ使用するＤＲ
ＡＭ６に応じて設定し、データバス幅が８ビットの場合
は、アドレスカウンタ４２のビットＯを選択し、データ
バス幅が１６ビットの場合は、必要に応じてビット０の
かわりにビット２０を選択しておく。

記録装置とのデータ転送のサイクルは、次のように実行
される。

アドレス変換回路５ｂは、各マルチプレクサにおいて、
第４図に示すように、Ｃ−１によりアドレスカウンタ４
２の出力のうち一方のアドレスを選択しＤＲＡＭ６に行
アドレスとして出力する。

その後、他方のアドレスを選択し出力する。

これと同時に、タイミング回路４３はＣＰＵＩよりの転
送指示に従い、Ｃ−３によりデータの書き込みまたは読
み取りの制御を行う。

以上の動作により、記録装置より読み込んだデータのＤ
ＲＡＭ６への書き込み、または、ＤＲＡＭ６から記録装
置への読み出しサイクルが終了する。

以上のデータ転送サイクルを、バイトクロックにより、
順次アドレスカウンタ４２の内容をインクリメントし、
設定されたＤ　ＲＡ　Ｍ　６の領域について終了するま
で繰り返すことにより、１Ｍアドレス空間のＤＲＡＭ６
と記録装置とのデータ転送が実現する。

なお、２５６にバイトの場合も、同様の装置でＭＰＸ２
０９〜２０１を用いてデータ転送が行える。また、６４
にバイトの場合はＭＰＸ２０８〜２０１を用いればよい
。

この様にアドレスバスをマルチプレクサするアドレス変
換回路５ｂによれば、より少ないハードウェア構成で、
種々の容量のＤＲＡＭを接続できるメモリコントロール
装置４を構成することができる。

また、バス幅に応じて、必要によりＬＭアドレス空間の
ＤＲＡＭの場合はビット２０とビット０を選択し、２５
６にの場合はビット１８とビット０を選択し、６４にの
場合はビット１６とビットＯを選択するマルチプレクサ
を設けておくことぬよりデータバス幅の異なるシステム
に容易に対応できる。

以上のように、より少ないマルチプレクサの構成により
、種々の容量のＤＲＡＭが接続でき、また、種々のデー
タバス幅に対応が可能であるので、メモリコントロール
装置４のチップ面積の縮少、遅延時間の短縮が行えると
いう効果がある。

次に、ＣＰＵＩの、ＤＲＡＭ６へのアクセスについて説
明する。

ＣＰＵＩのＤＲＡＭ６へのアクセスは、通常のアクセス
と、はぼ同様であるが、前記したように、記録装置から
ＤＲＡＭ６へのデータ転送が、メモリコントロール装置
４のアドレス変換回路５ｂにより変換されたアドレスに
より行なわれている為に、ＣＰＵＩのＤＲＡＭ６へのア
クセスも同様に変換したアドレスにより行わなければな
らない。

そこで、ＣＰＵＩがＤＲＡＭ６へアクセスするアドレス
を、メモリコントロール内のアドレス変換回路５ｂと同
じ変換回路５ａで変換する。

第３図に、このＣＰＵＩと変換回路５ａの関係を示す。

この、変換回路５ａの構成および作用は、メモリコント
ロール内のものと同一であるので説明を省略する。

なお、本実施例においては、ＣＰＵＩのアドレス専用の
アドレス変換回路５ａを設けた例について説明したが、
メモリコントロール装置４内に、アドレスカウンタの発
生するアドレスとＣＰＵ　１より入力されるアドレスを
選択するセレクタを設け、メモリコントロール装置４内
のアドレス変換回路５ｂの被変換アドレスを切り替える
ことにより、ＣＰＵＩがＤＲＡＭ６にアクセスするよう
にしても良い。

以上のように、本実施例によれば、前記メモリコントロ
ール装置４によりＤＲＡＭ６を制御する情報処理装置が
提供される。

また、前記記録装置が、磁気ディスク等の記憶媒体と記
憶媒体へのアクセスをサポートするバッファメモリとに
より構成されるものである場合には、前記メモリコント
ロール装置により、記憶媒体とバッファメモリとの転送
、および、バッファメモリと情報処理装置との転送を制
御しても良い。

この場合の記録装置の構成を第４図に示す。

図中、４０１は、情報処理装置の指示を受は付け、デー
タ転送を制御する主制御部、４０３はデータを記憶保存
する記憶媒体、４０５は記憶媒体のデータを一時保持し
情報処理装置のアクセスをサポートするバッファメモリ
でありＤ　ＲＡ　Ｍより構成される。４は制御部の指示
を受は記憶媒体のバッファメモリへのアクセス、情報処
理装置のバッファメモリへのアクセスを制御するメモリ
コントロール装置、４０４は情報処理装置と記録装置の
データ転送のインタフェースを整合するＩ／Ｆ部である
。

４０６は、バッファメモリの書き込みおよび読み出しア
ドレスを示し、４０７，４０８，４０９はデータの流れ
を示す。

この記憶装置において各データ転送は通常と同様に行わ
れるが、バッファメモリ４０５へのアクセスは、前記し
た情報処理装置における場合と同様にメモリコントロー
ル装置４により変換されたアドレスにより行われる。

以上のように、前記メモリコントロール装置４によりバ
ッファメモリ４０５を制御する記録装置が得られる。

なお、以上の各側の説明はＤＲＡＭを用いた場合である
が、マルチプレクスしたアドレスが必要なメモリを用い
た場合も、同様に実現できる。

［発明の効果］ 以上のように１本発明によれば、異なる容量のＤＲＡＭ
のコントロールが可能、かつ、アドレスバスのマルチプ
レクサ数を低減できるアドレス変換回路を有するメモリ
コントロール装置を提供できる。

また、あわせて、このメモリコントロール装置を備えた
情報処理装置および記録装置を提供することができる。

【図面の簡単な説明】

第１図は本発明の実施例に係る情報処理装置の構成を示
すブロック図、第２図はアドレス変換回路の構成を示す
ブロック図、第３図はｃＰＵとアドレス変換回路の接続
を示す説明図、第４図は記録装置の構成を示すブロック
図、第５図はＤＲＡＭのアクセスタイミングを示す説明
図、第６図は従来のメモリコントロール内のアドレス変
換回路の構成を示すブロック図である。 ｌ・・・ＣＰＵ、２・・・ＲＯＭ、３・・・周辺回路。 ４・・・メモリコントロール装置。 ５ａ・・・アドレス変換回路、６ＤＲＡＭ、７・・・Ｉ
／Ｆ部、４工・・・制御部、４２アドレスカウンタ、４
３・・・タ、イミング回路。 ４４・・・データゲート、５ｂ・・・アドレス変換回路
、２０１〜２１１・・・マルチプレクサ、４０１・・・
主制御部、４０３・・・記憶媒体、４０４・・・Ｉ／Ｆ
部、４０５・・・バッファメモリ。

Claims (1)

1. 【特許請求の範囲】 １、被変換アドレスの、隣合う２ビットを１組として、
   交互にマルチプレクスして出力する手段を備えたことを
   特徴とするアドレス変換回路。 ２、最下位ビットとして、被変換アドレスの最下位ビッ
   トに代えて他のビットを選択する手段と、選択後のアド
   レスの、隣合う２ビットを１組として、交互にマルチプ
   レクスして出力する手段を備えたことを特徴とするアド
   レス変換回路。 ３、ＤＲＡＭの、書き込み、読み出し、または、書き込
   みおよび読み出しを制御する手段を有するメモリコント
   ロール装置であって、 順次増加する値を取るアドレスを発生するアドレスカウ
   ンタと、アドレスカウンタが発生したアドレスを変換す
   る請求項１または２記載のアドレス変換回路を備え、前
   記マルチプレクスされたアドレスをＤＲＡＭの行アドレ
   スと列アドレスとして交互に出力する手段を有すること
   を特徴とするメモリコントロール装置。 ４、ＤＲＡＭと、ＤＲＡＭと入出力装置とのデータ転送
   において、ＤＲＡＭの書き込みおよび読み出しを制御す
   る請求項３記載のメモリコントロール装置とを有するこ
   とを特徴とする情報処理装置。 ５、記憶媒体と、記憶媒体へのアクセスをサポートする
   バッファメモリと、記憶媒体とバッファメモリとのデー
   タ転送において、ＤＲＡＭの書き込みおよび読み出しを
   制御する請求項３記載のメモリコントロール装置とを有
   することを特徴とする記録装置。