JPH0358429A - 高電圧半導体デバイスとその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、電力用トランジスタのような高電圧電力用半
導体デバイスとこの種の装置を製造する方法に関する。

ざらに詳しくは、本発明は、抵抗性電界面半導体技術を
使用する方法に関する。

（従来技術および解決すべき課題） 理想的には、パワー◆トランジスタのような電力用半導
体デバイスの場合、デバイスが半導体の理論上の破壊電
圧に近い高電圧で動作できることが望ましい。しかし、
製造過程において半導体に欠陥が生じ、この欠陥が半導
体の特性（例えば、キャリアのスｔ命、再結合速度、易
勤度など）に影響し、結果として、デバイスの特性に影
響することは避けられない。その結果、破壊の発生した
時点で実測した電圧は理論上の降伏電圧よりがなり低い
。したがって、この種のデバイスの動作電圧が制限され
、このことは、幾つかの用途で最高８００ボルトと９０
０ボルトとの間の電圧で動作する必要のある電力用デバ
イスにとって重大である。

説明の都合上シリコンは最もよく使用ざれる半導体であ
るので、代表的な半導体材料としてシリコンを使用して
説明を続ける。

プレナー技術を使用した電力用デバイスの実測耐降伏電
圧を増加させるために多くの方法が開発されている。こ
れらの方法の１つには、補助電極であるガードリングを
有するデバイスの製造方法がある。このような製造方法
は、技術上周知である。ＮＰＮトランジスタの場合、例
えば、Ｐ十刀一ト・リングはＰ十を拡散する段階で製造
され、ＮＰＮトランジスタのコレクタ電極とガード・リ
ングとの間に十分な空間が形成ざれるように、このカー
ト・リングは位置決めされる。ガード・リングはコレク
タ・ベース接合部で電界を減少させこれによって、デバ
イスの耐電圧を向上させる。

しかし、この製造方法によって製造されたデバイスの最
大動作電圧は、一般的に理論降伏電圧の約７０％しかな
い。

力一ト・リングを使用して電力用デバイスの酌電圧を増
加させる他の周知の方法は、例えば１２ｏｏ’　ｃ以上
の非常に高い温度でベースを駆動する製造段階を別に必
要とする。しかし、この方法には、別の２つの製造段階
を必要とし結晶欠陥と少数キャリアの寿命の変動を生じ
る温ｉｆ領域を必要とする。

万−ド・リングを使用する全ての方法は、各ガード・リ
ングがダイの寸法を１０％ないし１５％程度増加ざぜる
点で不利である。ざらに、ガード・リングを製造する場
合、電界を十分減少させるために、コレクタ・ベース接
合部とガード・リングとの間の空間を明確に形成するこ
とが極めて重要であるので、これが問題になる可能性が
ある。

降伏の発生した時点で実測した電圧がなお理論降伏電圧
より低いこともこの方法の別の欠点である。

高電圧電力用デバイスの耐電圧を増加させる問題にとり
くむ別の方法として、電界プレートを使用する必要があ
るものがある。この場合、このデバイスは絶縁酸化物上
に堆積されたアルミ板のような金属板を有する。このア
ルミ板は、コレクタ・ベース接合部の近傍の絶縁酸化物
の一部のみを横切って伸びるようにエッチングによって
取り除かれ、これによって、接合部の曲率効果、すなわ
ちコレクタ・ベース接合部の周囲の等電位線の力一ブを
減少させる。しかし、このアルミ板の端部で等電位線は
収斂する傾向にあり、したがって、この電界は強くなる
。シリコン酸化物が最もよく使用されるが、これは、こ
れがシリコンと極めてよく適合するためである。

この種の電界板デバイスの場合、降伏電圧を得るための
シリコン酸化物の最小厚さと半導体エピタキシャル層の
抵抗性との間には関係があることが実験により示された
。これに対して、アルミニウム板の端部の電界を減少す
るため、コレクタ・ベース接合部とアルミ板の端部との
間のシリコン酸化物の厚さを最適化１−ることもまた重
要である。

これら２つの矛盾する要求を考慮して、このパラメータ
に対する最適値は実験によって周知である。

しかし、この製造方法によって製造されたデバイスの最
大動作電圧は、一般的に理論上降伏電圧の約６０％でし
かない。

抵抗性電界板を使用した周知の改良方法が開梵されてい
る。これは電界板の方法と似ているが、多結晶シリコン
（ＳＩＰＯＳ）のような半絶縁多結晶半導体をアルミ板
をエッチングによって取り除いたシリコン酸化物上に堆
積している。このようａ製造方法よって製造されたデバ
イスはより高い動作電圧に耐えるが、このデバイスはウ
オーク・アウト効果として知られる新らしい問題に遭遇
している。

このウオーク・アウト効果は、実測した降伏電圧が徐々
に変動し、これはデバイスの安定性に影響を及ぼす。ウ
ォーク・アウトに起因する影響を克服するために、別の
誘電体層を高温化学気相成長法（ＣＶＤ）を使用してｓ
ｉ　ｐｏｓの上部に堆積する。一般的に、この第２層は
、酸化シリコン、窒化シリコンまたはリンシリケート・
ガラス（リン・ケイ酸ガラス）によって構或することが
できる。しかし、ＣＶＤによる第２層はウォーク・アウ
ト効果を低減するが、かかる層は高抵抗によって電界板
効果が低下し、その結果、半導体電力用デバイスの耐動
作電圧をかなり低減する。

（発明の概要〉 したがって、本発明の目的は、上述の欠点を取り除く改
良された高電圧電力用半導体デバイスおよびそのような
デバイスを製造するための改良された製造方法を提供す
ることである。

本発明の第１の特徴によれば、 基板； 前記基板上のエピタキシャル領域であって、互いに第１
の距離だけ分離された不純物を添加した電極領域と不純
物を添加した絶縁領域とを有するエピタキシャル領域； 前記の不純物添加絶縁領域と不純物添加電極領域との間
の前記エピタキシャル領域の一部の上にあり、前記の不
純物添加電極領域の端部の一部を被覆する絶縁層； 前記絶縁層上の第１多結晶半導体層； メタライゼーション層；および 前記第１多結晶半導体層上の第２多結晶半導体層； によって構成されることを特徴とする高電圧用半導体デ
バイスが提供ざれる。

本発明の第２特徴によれば、 基板を設ける段階： 該基板上にエピタキシャル領域を形成する段階；該エピ
タキシャル領域内に第１の不純物を添加した電極領域を
形成する段階； 該第１の不純物添加電極領域内に第２の不純物を添加し
た電極領域を形成し、かつ前記エピタキシャル領域内に
不純物を添加した絶縁領域を形戒する段階： 前記エビタキシＶル領域上に絶縁層を形成づる段階： 該絶縁層上に第１および第２多結晶半導体１ｉ￥ｉを堆
積する段階； 該第１および第２多結晶半導体層内ａ３よび前記絶縁層
内に第１，第２および第３開口部を形成づる段階； 前記第２多結晶半導体層および前記エピタキシャル酒域
の上にメタライゼーション層２！−堆枯する段階；およ
び 前記第１，第２および第３開口部内に第１，第２および
第３メタライゼーション部分を形成するように前記メタ
ライピーション層をエッヂングする段階であって、前記
第２メタライゼーション部分が前記の不純物添加電極領
域の端部から短い距離だけ前記第２多結晶半導体層上を
横切って延びるようにする段階； によって構或されることを特徴とする高電圧用半導体デ
バイスの製造方法が提供ざれる。

したがって、電界板は第２層の抵抗が第１層よりもはる
かに大きい２層を有する多結晶シリコン板と共に使用ざ
れるので、本発明による半導体デバイスは、８００ボル
トないし９００ボルトの間の電圧に耐える能力を有する
と共に、ウォーク・アウト効果を除去する。

添付の図面を参照して、実施例によって一つの高電圧用
半導体デバイスとこれの製造方法を説明する。

〈実施例） 以下の説明および第３図ないし第１０図では、一定の領
域を特定の材料、導電性および／または導電型として説
明する。しかし、これは単に説明上の都合であって、こ
れに限定するものではない。

ここでの説明に基づいて、当業者は、異なったデバイス
の機能を得るため、種々の半導体および誘電体材料を使
用することができ、半導体基板の種々の領域に対する不
純物の添加を変更することができることを理解する。

第１図に示す従来技術による高電圧用半導体トランジス
タ・デバイスの半導体基板の部分２の簡略化した断面図
において、高電圧用ＮＰＮトランジスタ２は、基板４と
、互いに逆の不純物を添加した領域８，１０を埋設させ
かつ面１２を有ずるＮ型エピタキシャル領域６とによっ
て溝或される。

不純物添加領域８，１０は、一般的に２００μｍの距１
ｉ１ｔｌ４だけ分離ざれている。

不純物添加領域８は、高ｍ度のアクセプタ原子（すなわ
ち、Ｐ＋）を有し、高電圧トランジスタ（図示せず〉の
ベース電極を形成する。領域１０は高濃度のドナー原子
を添加ざれ絶縁チャンネルを形成し、異なる回路部品と
の間の電気絶縁を行う。これらの層および領域を形成す
る手段は従来のものであり技術上周知である。

ハード・マスク１６は、絶縁チャンネル１０とベース電
極領域８の一部との間のエピタキシ１７ル領域の開口面
１２上に延びるようにエピタキシャル領１ｊｌ６上に形
成ざれる。マスク１６はエピタキシャル半導体領１ｊｉ
６をエッチングする材料に対して酌性を有し、同時に酸
化に対しても耐性のあることが重要である。この種のマ
スク材料は技術上周知である。しかし、マスク１６は、
一般的に３ＱＱｎｍの厚さ１８を有ずる熱成長シリコン
酸化物によって形成することが便利である。

半絶縁多結晶半導体層２０は、ＣＶＤ、低圧ＣＶＤ　（
ＬＰＧＶＤ）または他の技術−ヒ周知のプロセスによっ
て４００ｎｍないし６　０　０　ｎ　ｍの厚ざ２２の範
囲で７スク１６上に形成ざれる。一般的に、酸素！ｌｌ
度１２％の多結晶シリコン（ＳＩＰＯＳ）を使用する。

このＷ１素のパーセンテージによって抵抗率と誘電率が
決定され、１２％の場合、抵抗率が約１０８Ωｃｍ、ま
た誘電率は１０に近い値であり、したがって、高電圧ト
ランジスタの動作電圧も決定される。必要なパーセンテ
ージの濃度を有するＳＩ　ＰＯＳは、シラン（３１口４
）および酸素プロト酸化物｛Ｎ２０｝との間の反応を使
用して５４０’Ｃと６８０’　Ｃとの間の７ｆＡ　ｒｄ
でＬＰＣＶＤによって得られる。

多結晶シリコン層２０は、メタライゼーション層と協力
して抵抗性泪界板を形成する。この種の抵抗性電界板に
生じるウォーク・アウｌ〜に起因する影響を低減するた
めに、誘電体層２４を・多ｉ，，！１品シリコン層２０
上に高温ＣＶＤによって形成する。

この誘電体層２４の厚さ２６の範囲は５　０　０　ｎ　
ｍないし１０００ｎｍであり、これは熱的酸化シリコン
酸化物、窒化シリコン、リンシリク−１へ・ノｊラスま
たはこれらのいずれの組み合わせによって構成してもよ
い。

一般的にアルミであるメタライヒーション層｛９上真空
堆積法を使用して誘電体層２４とエピタキシャル半導体
領域６の露出部゛分３０Ａ−Ｂ上に１１１積ざれる。エ
ッチング・プロセスを使用して絶縁チャンネル１０の一
部を被覆すると共に誘電体層２４の表面を横切って短い
距離３２だけ伸びる一つの部分２８を残す。部分３４の
みが図示されているメタライゼーション層の他の部分は
、エピタキシャル半導体層のベース電極８を被覆し誘電
体層２４の表面を横切って短い距離３６だけ伸びる。

この誘電体層２４はエピタキシャル領域を大気中の湿度
のような外部環境から保護し、ウオーク・アウト効果を
低減することによってより優れた安定性を与える。しか
し、誘電体層２４と多結晶シリコン溜２０との界面で発
生する容量のため、誘電体層２４は動作嗣電圧を２０％
以上低下させる。

また、酸化シリコンと多結晶層２０との間の界面の電荷
が高い拡散速度を有し、その結果、耐電圧に限度８設け
る。

次に第２図を参照して、高電圧トランジスタの動作耐電
圧を改良するための本発明の好適な実施嗣の場合、この
トランジスタの部分４２のみが図示ざれ、第２多結晶シ
リコン層４０が第ＩＳＩＰＯＳ＠６０上に堆積ざれる。

第２図の基板の構造は第１図の構造と同様であり、第２
図の同じ部品は第１図の番号に４０を加えた番号で示さ
れる。

高電圧トランジスタの部分４２は基板４４、不純物を添
加した絶縁チャンネル５０と不純物を添加したベース電
極４８とを有する基板上のＮ型エピタキシャル領域４６
、酸化物シリコン・マスク５６および部分６８と７４を
有するアルミ層によって構或される。この酸化物シリコ
ン・マスクは、エピタキシャル領域４６の開口而５２と
不純物を添加したベース電極４８の一部を被覆するよう
に形成される。第１多結晶シリコン層６０を酸化物シリ
コン・マスク５６上にＬＰＧＶＤによって堆積し、ざら
に同じ装置を使用して最初の堆積に続いて第２多結晶シ
リコン層４０を第１多結晶層上に堆積する。アルミ部分
６８と７４を第１図を参照して上で説明したのと同様の
方法で形成する。

第２多結晶シリコン層４０は第１多結晶シリコン層６０
上に堆積ざれているので、第１図の多結晶シリコン層２
０と誘電体層２４との間に生じる界面の問題は防止され
る。すなわち、界面の容量によって生じる電圧損失は２
層の適合性によって除去される。

動作耐電圧を向上させるために第２多結晶シリコン層を
設ける以外に、理論降伏電圧の８５％ないし９５％の範
囲の動作電圧を実現するためには、一定のパラメータを
最適化することが重要である。

この耐降伏電圧は熱的シリコン層５６の厚さ５８によっ
て決定ざれ、これはこの厚さが８００ｎｍと１２００ｎ
ｍとの間である場合に最適であるこのことは、より広い
面積がより高い降伏電圧を維持するために必要であると
いう事実から得られたものである。

第１多結晶シリコン（ＳＩＰＯＳ）層６０は１２％の酸
素含有量と３００ｎｍないし５　０　０　．ｎ　ｆｆｌ
の範囲の厚さを有するように構或される。ウォーク・ア
ウト効果を制御し漏洩電流を低減するために、第２誘電
体層は高い抵抗値を有することが重要である。したかっ
て、第２多結晶シリコン層４０は２５％と３０％との間
の範囲の酸素含有担を有するように構威される。これは
、同じＬＰＣＶＤ管および同じ運転時間を使用するが、
しかし反応物の比率を変えることによって便利に得るこ
とができる。この結果、多結晶シリコン層は１０″Ωｃ
ｍより高い抵抗を有する。第２多結晶シリコン層４０の
最適厚さ４１は１５０ｎｍないし３００ｎｍの範囲であ
る。

したがって、第２多結晶シリコン層４０を使用すること
は、界面の容量を回避する以外に、酸化シリコン、窒化
シリコンまたはリンシリケ−１・・ガラスの誘電体を使
用する場合に必要な別のＬＰＣＶＤ管を使用する必要が
ないことも怠味することが理解ざれる。ベース電極と絶
縁チャンネル５０との間の第１および第２多結晶シリコ
ン層が電界板として動作し、それにより等電位線がアル
ミ部分６８の端部と絶縁チャンネル３０との間に広がる
。したがって、コレクタ・ベース接合部の電界を低下さ
せる。

降伏電圧はまたこの電界板の形状、″ｅｊなわちアルミ
部分６８と７４の形状によって決定される。

最大測定降伏電圧は、不純物を添加したベース電極４８
の端部からアルミ部分７４の端部まで測定した最適距離
４３が４０μｍないし１２０μｍの範囲である場合に得
られる。この範囲の場合、測定降伏電圧はバルク・シリ
コンの雪崩効果によるものである。不純物を添加したＰ
＋ベース電極４８と不純物を添加した絶縁チャンネル５
０との間の距離５４は１５０μｍないし２２５μｍであ
ることがまた重要であるが、その理由は、もし距離５４
が１５０μｍ未満であれば、降伏電圧は表面電界効果の
降伏のために低下するからである。

ここで第３図ないし第１０図を参照して本発明による高
電圧１〜ランジスク・デバイスの製造方法を説明する。

第３図にあいて、プロセスは基板１００上にエピタキシ
ャル領域１０１を成長させることによって聞始される。

このエピタキシャル領１ｉＡ１０１は、Ｎ型シリ」ンに
よって構成することが可能であり、酸化シリコン・マス
ク１０２によって選択的にマスクされる。次に、不純物
添加領域１０４をエピタキシャル領域１０１の所定のマ
スクざれていない部分に拡散によって形成する。この領
域１０４はＰ十導電性の不純物によってドーピングざれ
る。

このトランジスタのベース電極として機能しエピタキシ
ャル領域１０１内に形成された一度不純物を添加された
領ＩＩＩ１１０４は、新しい酸化シリコン・マスク１０
６によってマスクざれる。次に、エピタキシャル領域１
０１とＰ十の不純物を添加した領域１０４のそれぞれ所
定の２つの領域１０８，１１０をＮ十導電性の不純物の
拡散によって形成する。Ｐ十領域１０４内に形成された
Ｎ＋の不純物を添加した領域１１０はトランジスタのエ
ミッタ電極を形成し、Ｎ十の不純物を添加した領域１０
８は絶縁チャンネルを形成する。

エミッタ電極１１０と絶縁チャンネル１０８の形成に続
いて、第７図で新しいマスク１０６が取り除かれる。次
に、所定の厚さを有するハード・マスク１１４をエピタ
キシャル領域１０１上に形成する。このマスク１１４は
技術上周知の方法によって熱的に或長ざせた酸化シリコ
ンから形成すると便利である。いったん酸化シリコン・
マスク１１４を形成したら、この酸化シリコン・マスク
１１４上に１２％の酸素ｍ度と所定の厚さを有する第１
多結晶シリコン層１１６が堆積ざれ、続いて３０％の酸
素濃度と所定の厚さを有する第２多結晶シリコン層１１
８が堆積される。第１多結晶シリコン層１１６と第２多
結晶シリコン層１１８｛よマスク１１４上に、５４０’
Ｃないし６８０゜Ｃの温度でシラン（Ｓｌト１４）と酸
索ブロト酸化物（Ｎ２０）との間の反応を使用して一つ
の動作［１４間でＬＰＧＶＤによって形成される。

第１開口部１２０、第２間口部］２２おＪ、び第３開口
部１２４をここで形成づ″る。３つの開口部は全てエピ
タキシャル領域１０１まで伸びる。第１　ｆＦｉｌ口８
１ｓ　１　２　０はＮ十エミツタ電極１１０上に配置ざ
れ、第２開口部１２２はＰ十ベース電極１０４上に配置
され、第３開口部１２刺よＮ十絶縁チャンネル１０８上
に配直される。次に、アルミのようなメタライぜーショ
ン層を真空堆積法によって第２多結晶層１１８上と露出
されたエピタキシＸ・ル領域１０１上に堆積する。これ
にエッチング・プロセスが続いて不要のアルミ部分を全
て除去し、これによって第１開口部１２０内に部分１２
６が形成ざれ、これは第２多結晶シリコン層１１８を横
切って短い距離だけ延びる。第２部分１２８が第２開口
部１２２内に形成され、第２多結晶シリコン層１１８を
横切って４０μｍと１２０μｍとの間の短い距離Ｉと【
プ延びる。このシリコン層１１８はベース電極１０４と
絶縁チャンネル１０８との間の領１或を被覆する。第２
部分は、空間１２７によって第１部分１２６から分離さ
れる。第３部分１３０か第３開口部］２４内に形成され
、第１０図に示すように第２多結晶シリ」ン層１１８＠
横切って第２アルミ部分１２８に向かって短い距離だけ
延びる。

以上、本発明による高電圧トランジスタの製造方法を説
明した。この製造方法のマスキング、拡散による不純物
添加、半導体材料のエピタキシャル手段のようなプロセ
ス自体は、技術上周知である。

要約すると、ウオーク・アウトによる影響を除去するた
めに第２多結晶半導体層を使用することによって、およ
び高電圧プレナー構造の形状と電気的特性を最適化する
ことによって、抵抗性電界板の技術を使用した高電圧半
導体デバイスが得られる。

高電圧バイボーラ・トランジスタ・デバイスに関連する
特定実施例を説明したか、本発明は、この実施例に限定
されるものではなく、トランジスタや整流器のような全
ての高電圧ＭＯＳおよびバイボーラ半導体デバイスにも
使用できることを当業者は理解すべきである。

【図面の簡単な説明】

第１図は、従来技術の高電圧半導体デバイスの基板の１
部を表わす簡略化した概略断面図である。 第２図は、本発明による高電圧半導体デバイスの基板の
一部の簡略化した概略断面図である。 第３図ないし第１０図は本発明に従った！！！造工程を
順を追って示した半導体基板の一部の簡略化した概略断
面図である。 （主要符号の説明） ２・・・高電圧ＮＰＮトランジスタ、 ４、４４、１００・・・基板、 ６、４６、１０１・・・Ｎ型エピタキシャル領域、８、
４８、１０４、１０８・・・Ｐ十に不純物添加したベー
ス領域、 １０、５０、１１０・・・Ｎ十に不純物添加した絶縁領
域、 １２、５２・・・エピタキシャル領域６の面、１４・・
・８と１０の距離、 １６、５６、１０２、１０６、１１４・・・ハード・マ
スク、 １８・・・１６の厚ざ、 ２０・・・半絶縁多結晶半導体層、 ２２・・・２０の厚さ、 ２４・・・誘電体層、２６・・・２４の厚ざ、２８・・
・１０の変形した部分、 ３０Ａ、３０Ｂ・・・６の露出した部分、３２・・・２
８の伸びる距離、 ３４、７４・・・金属被覆の一部、 ３６・・・３４の伸びる距離、 ４０、１１８・・・第２多結晶シリコン層、４２・・・
本発明の高電圧トランジスタ、４３・・・不純物添加し
たベース電極の端部からアルミ部分７４の端部までを測
定した距離、５４・・・不純物添加したＰ＋ベース電極
４８と不純物添加した絶縁チャンネル５０との間の距離
、５８・・・５６の厚さ、 ６０、１１６・・・第１多結晶シリコン層、６２・・・
６０の厚さ、 ６８・・・５０の変形した部分、 ７０Ｂ・・　４６の露出した部分、 １２０・　　第１開口部、 １２２・　　第２開口部、 １２４・　　第３開口部、 １２６・　　金属被覆の第１部分、 １２８・　　金属被覆の第２部分、 １３０・　・金属被覆の第３部分、

Claims (12)

【特許請求の範囲】
1. （１）基板； 前記基板上のエピタキシャル領域であって、互いに第１
   の距離だけ分離された不純物を添加した電極領域と不純
   物を添加した絶縁領域とを有するエピタキシャル領域； 前記の不純物添加絶縁領域と不純物添加電極領域との間
   の前記エピタキシャル領域の一部の上にあり、前記の不
   純物添加電極領域の端部の一部を被覆する絶縁層； 前記絶縁層上の第１多結晶半導体層； メタライゼーシヨン層；および 前記第１多結晶半導体層上の第２多結晶半導体層； によって構成されることを特徴とする高電圧用半導体デ
   バイス。
2. （２）前記メタライゼーシヨン層が、前記の不純物添加
   絶縁領域を被覆し、前記第２多結晶半導体層上を短い距
   離だけ延び、前記の不純物添加電極領域を被覆し、前記
   不純物添加電極領域の端部から４０μｍと１２０μｍと
   の間の距離だけ前記第２多結晶半導体層上を延びるよう
   に構成される、ことを特徴とする請求項１記載の高電圧
   半導体デバイス。
3. （３）前記絶縁層が８００ｎｍと１２００ｎｍとの間の
   厚さを有する、ことを特徴とする請求項１または２記載
   の高電圧半導体デバイス。
4. （４）前記第１多結晶半導体層が３００ｎｍと５００ｎ
   ｍとの間の厚さを有する、ことを特徴とする請求項１、
   ２または３記載の高電圧半導体デバイス。
5. （５）前記第２多結晶半導体層が１５０ｎｍと３００ｎ
   ｍとの間の厚さを有することを特徴とする請求項１、２
   、３または４記載の高電圧半導体デバイス。
6. （６）前記第１および第２多結晶半導体層が、それぞれ
   第１および第２の酸素の百分率濃度を有する多結晶シリ
   コンによつて構成される、ことを特徴とする請求項１、
   ２、３、４または５記載の高電圧半導体デバイス。
7. （７）前記第２多結晶半導体層の前記第２の百分率濃度
   は２５％ないし３０％の範囲である、ことを特徴とする
   請求項６記載の高電圧半導体デバイス。
8. （８）前記第１の距離が１５０μｍないし２２５μｍの
   範囲である、ことを特徴とする上記請求項のいずれかに
   記載の高電圧半導体デバイス。
9. （９）前記の不純物添加電極領域と不純物添加絶縁領域
   とは反対の導電型にドープされる、ことを特徴とする請
   求項８記載の高電圧半導体デバイス。
10. （１０）基板を設ける段階； 該基板上にエピタキシャル領域を形成する段階；該エピ
    タキシャル領域内に第１の不純物を添加した電極領域を
    形成する段階； 該第１の不純物添加電極領域内に第２の不純物を添加し
    た電極領域を形成し、かつ前記エピタキシャル領域内に
    不純物を添加した絶縁領域を形成する段階； 前記エピタキシャル領域上に絶縁層を形成する段階； 該絶縁層上に第１および第２多結晶半導体層を堆積する
    段階； 該第１および第２多結晶半導体層内および前記絶縁層内
    に第１、第２および第３開口部を形成する段階； 前記第２多結晶半導体層および前記エピタキシャル領域
    の上にメタライゼーション層を堆積する段階；および 前記第１、第２および第３開口部内に第１、第２および
    第３メタライゼーシヨン部分を形成するように前記メタ
    ライゼーション層をエッチングする段階であつて、前記
    第２メタライゼーシヨン部分が前記の不純物添加電極領
    域の端部から短い距離だけ前記第２多結晶半導体層上を
    延びるようにする段階； によって構成されることを特徴とする高電圧用半導体デ
    バイスの製造方法。
11. （１１）前記第１の不純物添加電極領域は第１導電型を
    有するベース電極を形成し、前記第２の不純物添加電極
    領域はエミッタ電極を形成し、前記第２の不純物添加電
    極領域と前記の不純物添加絶縁領域は第２導電型を有す
    る、ことを特徴とする請求項１０記載の製造方法。
12. （１２）前記短い距離は４０μｍないし１９０μｍの範
    囲である、ことを特徴とする請求項１０または１１記載
    の製造方法。