JPH0344890A - 半導体記憶装置のデータ出力制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体記憶装置のデータ出力制御１すｊ路に
関し、特に、ＡＴＤ　（アドレス遷移検出器）のクロッ
クを用いていわゆるデータイコライズを行う製品に適用
して好適な半導体記憶装置のデータ出力制御回路に関す
る。

（従来の技術） 第６図は従来のデータ出力制御回路の構成図である。図
において示すように、点線で囲んで示される出力回路部
ＯＣには、データ線ｄおよびａからデータが入力される
。このデータはノアゲートＧ１およびＧ２に入力される
。この場合、アクセスを高速にするためにデータ線ｄお
よびａをイコライズする必要がある。このために、ＡＴ
Ｄ　（アドレス遷移検出器）がアドレス信号の変化を検
出して出力するタロツクパルスΦ（ＡＴＤパルス）が用
いられる。そして、このクロックパルスΦは、ノアゲー
トＧｌ、Ｇ２と、データ線ｄ、ｄｔ［続するトランジス
タＭ３のゲートとに人力される。

ノアゲートＧ１の出力点Ｎ４およびノアゲートＧ２の出
力点Ｎ５は、それぞれ、出力トランジスタＭ１と出力ト
ランジスタＭ２のゲートに接続されている。出力トラン
ジスタＭｌ、Ｍ２は直列に接続され、それらのトランジ
スタＭｌ、Ｍ２の出力は出力点Ｎ１から導出される。−
ｈ゛、直流電源Ｅから点線で囲んで示した出力回路部Ｏ
Ｃに電源電位Ｖ　と接地電位Ｖ　が与えられる。この電
源ｅｃ　　　　　　　　　　　　　　ＳＳＥには等価的
にコンデンサＣ２が並列接続されている。さらに、電源
Ｅの電源電位Ｖ　側にはリアＣ クタンスＬ２と抵抗Ｒ２が直列に、接地電位Ｖ　側には
りアクタンスＬ３と抵抗Ｒ３が直列接Ｓ 続されている。そして、出力回路部ＯＣにおいても、電
源系には、等価的に、電源電位Ｖ　側の人Ｃ 力点Ｎ２以降に抵抗Ｒ４が、接地電位Ｖ　側の人Ｓ 力点Ｎ３以降に抵抗Ｒ５が介在する。また、出力回路部
ＯＣの出力側にも等価的に抵抗Ｒ１、リアクタンスＬ１
、コンデンサＣ１の直列回路が存在する。

以上のような構成において、次にその動作を第７図のタ
イミングチャートに基づいて説明する。

ちなみに、同図（ａ）は電源電位Ｖ　の人力点Ｃ Ｎ２の状態、（ｂ）はアドレス信号の変化、（ｃ）はク
ロックパルスΦ、（ｄ）はデータｎＨの状態、（ｅ）は
データ線ｄの状態、（ｆ）はノアゲートＧ１の出力点Ｎ
４の状態、（ｇ）はノアゲートＧ２の出力点Ｎ５の状態
、（ｈ）は出力トランジスタＭｌ、Ｍ２の出力点Ｎ１の
状態、（ｉ）は接地電位Ｖ　の入力点Ｎ３の状態をそれ
ぞれ示すもＳ のである。

第７図（ｂ）に示すように、アドレス信号は時刻１１　
　（１，）において変化する。これに合わせて第７図（
Ｃ）に示すように、クロックパルスΦはｔ２からｔ３の
間にハイレベル（ψｌ）になる信号として得られる。こ
のクロックパルスΦは、第６図かられかるように、トラ
ンジスタＭ３のゲートに人力されてそれをオンする。こ
れにより、データ線ｄ、ａの電位がｔ２〜ｔ３の間、第
７図（ｄ）、（ｅ）に示すように中間電位となる。−方
、クロックパルスΦは、′ノアゲートＧｌ、Ｇ２にも与
えられる。これにより、ノアゲートＧｌ。

Ｇ２の出力点Ｎ４．Ｎ５は、ｔ２〜ｔ３の間、第７図（
ｆ）、（ｇ）に示すように、ロウレベルとなる。そして
、ノアゲートＧｌ、Ｇ２の出力は出力トランジスタＭ１
．Ｍ２のゲートに人力される。

それらのトランジスタＭｌ、Ｍ２の出力点Ｎ１には、第
７図（ｈ）に示すように、データの出力波形が得られる
。ちなみに、クロック、パルスΦによるイコライズのレ
ベルは、直流電源Ｅから与えられる電源電位Ｖ　と接地
電位■　の中間電位であｃｃ　　　　　　　　　　　　
　ｓｓ る。そして、その中間電位のレベルによって、出力トラ
ンジスタＭ１と出力トランジスタＭ２が回路にオンしな
いようにして、電源電位Ｖ　側からＣ 出力トランジスタＭ１、出力トランジスタＭ２、接地電
位Ｖ　側に至る貫通電流が流れないようにＳ している。

なお、イコライズ時に出力トランジスタＭ１とＭ２に貫
通電流が流れないようにするために、第８図のように構
成した回路がある。この回路は、ノアゲートＧ１と６２
とでラッチ回路を形成して、イコライズ時には前のデー
タを保持するようにしたものである。しかしながら、こ
の回路は、データアクセス時のゲート段数が一段増える
。このため、高速アクセスが行えなくなる。

（発明が解決しようとする課題） 従来のデータ出力制御装置は上記のように構成されてい
る。このため、データを出力する時に出刃側の負荷にあ
るコンデンサＣ１が高速で急速充放電される。しかし、
これによる電源電位Ｖ　とＣ 接地電位Ｖ　の変動が避けられない。つまり、第Ｓ ６図に示すように、直流電源Ｅには並列にコンデンサＣ
２が等価的に介在し、電源電位Ｖ　側にはＣ リアクタンスＬ２、抵抗Ｒ２が等価的に直列に介在し、
接地電位Ｖ　側にはりアクタンスＬ３、抵Ｓ 抗Ｒ３が等価的に直列に介在している。一方、出力回路
部ＯＣ側の電源電位Ｖ　には抵抗Ｒ４が、Ｃ 接地電位Ｖ　側には抵抗Ｒ５が等価的に存在する。

Ｓ このため、負荷側を高速でアクセスしようとすると電源
電位Ｖ　の人力点Ｎ２および接地電位Ｖ８ＳＣ の人力点Ｎ３では当然レベルの変動を伴う。この電位ｖ
ｅｅ”８８の変動は信号出力のノイズとなり、半導体回
路の誤動作を引き起こす原因となる。つまり、第９図に
示すように、電源電位Ｖ　と接地Ｃ 電位Ｖ　に変動があると、本来人力信号にノイズＳ がなくても相対的に人力信号にノイズがあるのと等価な
動作となる。このため、ＡＴＤの誤動作を引キ起コして
、クロックパルスΦなどの誤人力を起こす可能性が高い
。

第６図に示した従来のデータ出力制御装置の場合、第７
図（ａ）、（ｉ）に示すように、電源電位Ｖ　と接地電
位Ｖｓｓにｔ４〜ｔ５の間にノイズＣ が発生するとする。すると、ＡＴＤが誤動作して、クロ
ックパルスΦが、第７図（Ｃ）に点線で示すように、ｔ
４〜ｔ５の間に誤ってハイレベル（ψ２）となることが
ある。この場合、ｔ４とｔ５の間のクロックパルスΦ（
ハイレベルψ２）により、出力トランジスタＭｌ、Ｍ２
による出力はハイインピーダンスになってしまう。これ
により、アクセスされかかった出力点Ｎ１の電位変化が
、第７図（ｈ）に点線で示すように（ｔ４とｔ５の間）
、止まってしまう。そして、ｔ５の時点でクロックパル
スΦがＬレベルに戻ると、この出力のハイインピーダン
ス状態は解除され、引き続き出力のアクセスが行なわれ
る。つまり、ｔ５以後に、第７図（ｈ）に示すように、
点Ｎ１の電位が上昇する。この場合、アクセスの遅れが
発生することになる。これは、高速アクセスを要する系
では大きな問題となる。

本発明は、上記に鑑みてなされたもので、その目的は、
電源ノイズによりＡＴＤが誤動作してクロックパルスを
出力しても、データ出力に影響が無く、高速アクセス性
を損なわないデータ出力制御回路を提供することにある
。

〔発明の構成〕

（課題を解決するための手段） 本発明の第１の半導体記憶装置のデータ出力制御回路は
、アドレス遷移検出器からのクロックパルスに基づいて
、データ線をイコライズ手段によってイコライズし、そ
の後遷移後の新たなアドレスによって選択される新たな
メモリセルが記憶するデータをデータ線に出力させ、そ
のデータを出力端から出力する半導体記憶装置のデータ
出力制御回路において、前記データ線のうちの、前記イ
コライズ手段と前記出力端との間の部分に直列に挿入接
続され、常時導通しておりｎつ前記クロックパルスによ
ってオフするスイッチ手段と、前記データ線のうちの、
前記スイッチ手段と前記出力端との間の部分に挿入接続
され、前記データ線の電位をラッチするラッチ手段と、
を備えたものとして構成される。

本発明の第２の半導体記憶装置のデータ出力制御回路は
、前記第１の半導体記憶装置のデータ出力制御回路にお
いて、前記データ線は、前記メモリセルから出力される
相補の一対のデータが供給される一対の相補のデータ線
を備えるものであるものとして構成される。

本発明の第３の半導体記憶装置のデータ出力制御回路は
、前記第２の半導体記憶装置のデータ出力制御回路にお
いて、前記スイッチ手段と前記ラッチ手段は、前記相補
の一対のデータ線のうちの少なくとも一方に設けられて
いるものとして構成される。

（作　用） ＡＴＤからのクロックパルスによるデータ線のイコライ
ズ中は、スイッチ手段がオフする。これにより、貫通電
流が流れるのは阻止される。この後、スイッチ手段がオ
ンしてラッチ手段がデータ線の電位をラッチする。即ち
、ラッチ手段が選択されたメモリセルのデータをラッチ
する。このラッチデータに基づいて出力が行われる。こ
の出力中にノイズによってＡＴＤがクロックパルスを誤
出力したとする。しかしながら、このクロックパルスに
よって上記スイッチ手段がオフしても、上記ラッチ手段
によってデータは中断することなく連続的に出力される
。これにより、高速なデータ読み出しが行われる。

（実施例） 以下、図面を参照しながら本発明の詳細な説明する。

第１図は本発明の一実施例に係るデータ出力制御装置の
回路構成図を示すものである。

第１図において示すように、データ線ｄ、汗には複数の
メモリセルが接続されている。そして、出力トランジス
タＭ１のゲートと出力トランジスタＭ２のゲート前段に
、データ線ｄ、ａを人力とするバッファ（スイッチ手段
）Ｂｌと８２をそれぞれ設ける。これらのバッファＢ１
と８２をトライステート構造としである。それにより、
クロックパルスΦによって、これらのバッファＢｌ。

Ｂ２の出力をハイインピーダンス状態にすることができ
る。なお、データ線ｄ、＝はクロックパルスΦを人力さ
れるトランジスタＭ３によってイコライズされる。また
、出力トランジスタＭｌとＭ２のゲートには、インバー
タを組み合わせて構成されるラッチ（ラッチ手段）Ｆｌ
、Ｆ２が配置されている。これにより、バッファＢｌ、
Ｂ２の出力がハイインピーダンスの時に、ハイインピー
ダンスになる直前の状態が保持される。

以上のような構成において、次にその動作を第２図のタ
イミングチャートに基づいて説明する。

ちなみに、同図（ａ）はアドレス信号の変化、（ｂ）は
クロックパルスΦ、（Ｃ）はデータ線ａ。

ｄの状態、（ｄ）はバッファＢ１の出力点Ｎ４並びにバ
ッファＢ２の出力点Ｎ５の状態、（ｅ）は出力トランジ
スタＭｌ、Ｍ２の出力点Ｎ１の状態、（ｆ）は電源電位
■　の入力点Ｎ２の状態、（ｇ）Ｃ は接地電位Ｖ　の入力点Ｎ３の状態をそれぞれ示Ｓ すものである。

第２図（ａ）に示すように、アドレス信号は１１　　（
１６）の時刻で変化する。これに合わせて第２図（ｂ）
に示すように、クロックパルスΦはｔ　からｔ３の間に
ハイレベル（ψＩ）となる。

このクロックパルスΦはトランジスタＭ３のゲートに入
力されて、データ線ｄ、Ｊの電位をｔ２〜ｔ３の間、第
２図（ｃ）に示すように、中間電位にする。一方、クロ
ックパルスΦはさらにバッファＢｌ、Ｂ２にも与えられ
る。これにより、バッファＢｌ、Ｂ２の出力点Ｎ４．Ｎ
５は、ｔ２〜ｔ３の間は、ハイインピーダンスとなる。

ところが、バッファＢｌ、Ｂ２の出力点Ｎ４．Ｎ５には
ラッチＦｌ、Ｆ２が接続されている。このため、バッフ
ァＢｌ、Ｂ２がハイインピーダンスの場合は、出力点Ｎ
４．Ｎ５の電位はラッチＦｌ、Ｆ２によって、第２図（
ｄ）に示すように、前の状態に保持される。そして、ク
ロックパルスΦが、ｔ３の時点で、ロウレベルになると
、トランジスタＭ３によるデータ線ｄ、ａのイコライズ
が解除される。これにより、データ線ｄ、ａのレベルが
確定し且つバッファＢｌ、Ｂ２のハイインピーダンス状
態が解除される。これにより、バッファＢｌ、Ｂ２の出
力点Ｎ４．Ｎ５の状態は、第２図（ｄ）に示すように、
第２図（Ｃ）に示したデータ線ｄ、ａに基づくレベルに
なる。その結果、出力トランジスタＭｌ、Ｍ２の出力点
Ｎ１には、第２図（ｅ）に示すように、データの出力波
形が得られる。

さて、この後、第２図（ｆ）と（ｇ）に示すように、電
源電位Ｖ　と接地電位ｖＳ、に【４〜ｔ５Ｃ の間にノイズが発生したとする。これにより、ＡＴＤが
誤動作して、クロックパルスΦが第２図（ｂ）示すよう
に、【４〜ｔ５の間にハイレベル（ψ２）となることが
ある。この場合、クロックパルスΦのハイレベル（ψ２
）によりバッファＢｌ、Ｂ２の出力はハイインピーダン
スになってしまう。しかし、その出力点Ｎ４．Ｎ５は、
第２図（ｄ）に示すように、ラッチＦｌ、Ｆ２によりハ
イインピーダンスになる前の状態を保持されている。従
って、第２図（ｅ）に示すように、出力トランジスタＭ
ｌ、Ｍ２のゲート人力の状態は変化せず、その出力点Ｎ
１はクロックパルスΦのノイズに無関係に中断されるこ
となく上昇変化してゆく。そして、ｔ５の時点でクロッ
クパルスΦがロウレベルに戻ると、バッファＢｌ、Ｂ２
の出力のハイインピーダンス状態が解除される。この時
点で、データ線ｄ、　　Ｈのレベルも、第２図（ｃ）の
ｔ５以後に示されるように、イコライズの解除に伴い確
定する。これにより、引き続き出力のアクセスが行なわ
れることになる。この場合も、第２図（ｄ）に示すよう
に、バッファＢｌ、Ｂ２の出力点Ｎ４．Ｎ５のレベルは
変わらない。従って、出力トランジスタＭｌ、Ｍ２の出
力点Ｎ１はクロックパルスΦのノイズに無関係に、中断
されることなく変化してゆく。

第３図は本発明の他の実施例に係るデータ出力制御装置
の回路構成図である。本実施例は、出力の制御信号ＯＥ
がある場合の構成を例示するものである。バッファＢｌ
、Ｂ２に、この制御信号０ＥをクロックパルスΦに重畳
して人力している。

さらに、バッファＢｌ、Ｂ２の各出力端（Ｎ４゜Ｎ５）
とアース（接地電位Ｖ　）との間にトランＳ ジスタＴｌ、Ｔ２が接続され、それらのトランジスタの
ゲートにはこの制御信号ＯＥがゲート人力されている。

本実施例においては、制御信号ＯＥがロウレベルの時に
は、第３図の回路と第１図の回路とは全く同様の動作を
行なう。ただし、制御信号ＯＥがハイレベルの時は、他
の信号の状態に無関係に、出力トランジスタＭｌ、Ｍ２
の出力点Ｎ１の状態をハイレベルにする。

第４図は本発明の更に他の実施例に係るデータ出力制御
装置の回路構成図である。同図の回路が第３図の回路と
異なる点は、ラッチＦｌ、Ｆ２に、クロックパルスΦで
動作する制御ゲートＣＧＩ。

ＣＧ２を設けたことにある。

本実施例では、バッファＢｌ、Ｂ２がハイインピーダン
ス状態の時だけ、ラッチＦｌ、Ｆ２によるデータのラッ
チ動作が行なわれる。

第５図は本発明の別の実施例に係るデータ出力制御装置
の回路構成図である。同図の回路が第３図の回路と異な
る点は、出力トランジスタＭ１については、第６図の従
来のものと同様に、ノアゲートＧ１によるゲート制御を
行なわせるようにしたことにある。

本実施例では、データ出力のハイレベルをアクセスする
時に、ノイズのアドレス人力に対する影響によるＡＴＤ
の誤動作でクロックパルスΦが発生すると、アクセス時
間の遅延をおこしてしまう。

しかしながら、データ出力のロウレベルをアクセスする
場合は、第３図の回路と同様に、ノイズによるアクセス
時間の遅延を伴わずに、データ出力のアクセスができる
。つまり、第５図の回路は、データ出力のロウレベルの
アクセスの時のみノイズが問題になるような場合に効果
的な構成である。

一方、データ出力のハイレベルへのアクセス時のみノイ
ズが問題になるような場合には、例えば、第３図におい
て、バッファＢ２、トランジスタＴ２及びラッチＦ２の
代わりにノアゲートＧ２を用いればよい。

以上の各実施例の構成においては、出力トランジスタの
入力側にデータを保持するラッチが設けられている。そ
のため、その前段にあるバッファがデータ出力のアクセ
ス中に誤ってハイインピーダンスになっても、出力トラ
ンジスタの入力側は状態変化を起さず、出力アクセスの
遅延が生じることはない。従って、高速アクセスが維持
される。・〔発明の効果〕 以上のように、本発明によれば出力アクセス中に電源ラ
インのノイズによりＡＴＤが誤動作してイコライズ用の
クロックパルスが誤人力されても、データ出力のアクセ
スは中断されず、従って高速アクセスに適したデータ出
力制御回路を得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るデータ出力制御回路の
構成図、第２図は第１図の構成の動作を説明するための
タイミングチャート、第３図、第４図、第５図はそれぞ
れ本発明の他の、更に他のおよび別の実施例に係るデー
タ出力制御回路の構成図、第６図は従来のデータ出力制
御回路の構成図、第７図は第６図の動作を説明するため
のタイミングチャート、第８図は出力トランジスタの貫
通電流を防止するための別の溝底を例示する部分回路構
成図、第９図はノイズの発生を説明するための波形図で
ある。 Ｍｌ、〜２・・・出力トランジスタ、Ｂｌ、Ｂ２・・・
バッファ、Ｆｌ、Ｆ２・・・ラッチ、〜３・・・トラン
ジスタ、Ｇｌ、Ｇ２・・・ノアゲート、ＣＧＩ、ＣＧ２
・・・ゲート。

Claims (1)

1. 【特許請求の範囲】 １、アドレス遷移検出器からのクロックパルスに基づい
   て、データ線をイコライズ手段によってイコライズし、
   その後遷移後の新たなアドレスによって選択される新た
   なメモリセルが記憶するデータをデータ線に出力させ、
   そのデータを出力端から出力する半導体記憶装置のデー
   タ出力制御回路において、 前記データ線のうちの、前記イコライズ手段と前記出力
   端との間の部分に直列に挿入接続され、常時導通してお
   り且つ前記クロックパルスによつてオフするスイッチ手
   段と、 前記データ線のうちの、前記スイッチ手段と前記出力端
   との間の部分に挿入接続され、前記データ線の電位をラ
   ッチするラッチ手段と、 を備えたことを特徴とする半導体記憶装置のデータ出力
   制御回路。 ２、前記データ線は、前記メモリセルから出力される相
   補の一対のデータが供給される一対の相補のデータ線を
   備えるものである請求項１記載の半導体記憶装置のデー
   タ出力制御回路。 ３、前記スイッチ手段と前記ラッチ手段は、前記相補の
   一対のデータ線のうちの少なくとも一方に設けられてい
   る請求項２記載の半導体記憶装置のデータ出力制御回路
   。