JPH0342864A - 高集積度半導体装置 - Google Patents
高集積度半導体装置Info
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- JPH0342864A JPH0342864A JP1178410A JP17841089A JPH0342864A JP H0342864 A JPH0342864 A JP H0342864A JP 1178410 A JP1178410 A JP 1178410A JP 17841089 A JP17841089 A JP 17841089A JP H0342864 A JPH0342864 A JP H0342864A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体素子部を封止したパッケージの外部
に電子部品を実装した高集積度半導体装置に関する。
に電子部品を実装した高集積度半導体装置に関する。
従来の樹脂封止形の半導体装置は、第１２図に一部破断
して示すようになっていた。ｌは半導体素子で、リード
フレームに形成されたダイバッド２にダイボンド樹脂番
によシ接清されている０３はリードフレームに形成され
分離された多数のリードで内部リード３ａと外部リード
３ｂとからなル、各外部リード３ｂは四方に出されてい
る。半４体素子１の電極と内部リード３ａとが金ＰＡ細
線δによシワイヤボンディングされている。６は半導体
素子１部を封止し成形された樹脂封止体で、パッケージ
をなしている。
して示すようになっていた。ｌは半導体素子で、リード
フレームに形成されたダイバッド２にダイボンド樹脂番
によシ接清されている０３はリードフレームに形成され
分離された多数のリードで内部リード３ａと外部リード
３ｂとからなル、各外部リード３ｂは四方に出されてい
る。半４体素子１の電極と内部リード３ａとが金ＰＡ細
線δによシワイヤボンディングされている。６は半導体
素子１部を封止し成形された樹脂封止体で、パッケージ
をなしている。
ところで、近来半導体製品の高集積化の傾向に従って、
高密度実装化が重要な問題となっている。
高密度実装化が重要な問題となっている。
また、このため、半導体素子１自体の高集積度化が進め
られ、記憶容量の増大化、複数の半導体素子１機能を１
個の半導体素子ｌにまとめる、１チツプ化などが行われ
ている。
られ、記憶容量の増大化、複数の半導体素子１機能を１
個の半導体素子ｌにまとめる、１チツプ化などが行われ
ている。
上記のような従来の半導体装置では、半導体素子１の高
集積化は、その面積の増大となう１半導体装置の広さが
次第に大きくなり１占有面積が増大し、回路基板などで
の高密度実装化に対し支障をきたすという問題点があっ
た○ この発明は、このような問題点を解決するためになされ
たもので、パッケージの広さを増大することなく電子部
品が実装できるようにした、高集積度半導体装置を得る
ことを目的としている。
集積化は、その面積の増大となう１半導体装置の広さが
次第に大きくなり１占有面積が増大し、回路基板などで
の高密度実装化に対し支障をきたすという問題点があっ
た○ この発明は、このような問題点を解決するためになされ
たもので、パッケージの広さを増大することなく電子部
品が実装できるようにした、高集積度半導体装置を得る
ことを目的としている。
（１！！！題を解決するための手段〕
この発明にかかる高集積度半導体装置は、パッケージの
側部から出された外部リードの外に、内部リードから電
極が出されパッケージを貫通し、上、下面のうち少なく
ともその一面上に出し、その面に回路パターンを形成し
、電子部品を実装し上記ｉｉ極に接続するか、又は回路
基板をパッケージ面に取付け、この回路板に電子部品を
実装し、上記電極部に接続したものである。
側部から出された外部リードの外に、内部リードから電
極が出されパッケージを貫通し、上、下面のうち少なく
ともその一面上に出し、その面に回路パターンを形成し
、電子部品を実装し上記ｉｉ極に接続するか、又は回路
基板をパッケージ面に取付け、この回路板に電子部品を
実装し、上記電極部に接続したものである。
この発明においては、パッケージの両面のうち少なくと
もその一面に直接に、又はその面上に取付けた回路基板
に電子部品を実装して唄ル、占有面積を増大することな
く、高密度集積ができる０〔実施例〕 第１図ないし第４図は、この発明の一実施例による高集
積度半導体装置を工程順に示す０第１図は半導体装置本
体でｌ〜ｃｌ、３ａ、３ｂは上記従来装置と同一のもの
である。１０は半導体装置本体、１１は内部リード３ａ
に固廖された′磁極で、ビン電極からなシ、樹脂封止体
６を貫通し上面から！！直に出されている。
もその一面に直接に、又はその面上に取付けた回路基板
に電子部品を実装して唄ル、占有面積を増大することな
く、高密度集積ができる０〔実施例〕 第１図ないし第４図は、この発明の一実施例による高集
積度半導体装置を工程順に示す０第１図は半導体装置本
体でｌ〜ｃｌ、３ａ、３ｂは上記従来装置と同一のもの
である。１０は半導体装置本体、１１は内部リード３ａ
に固廖された′磁極で、ビン電極からなシ、樹脂封止体
６を貫通し上面から！！直に出されている。
第２図に示すように、上記半導体装置本体１０の樹脂封
止体６の上面に、ランド１２．配線パターン１３など回
路パターンを、蒸着、めっき、導体ペーストの焼成など
の方法によυ導体層の付着によう形成している。１５は
工Ｃ（集積回路）、１６はチップトランジスタであシ、
半導体装置ユニットをなして！？ｂ１それぞれ外部リー
ド１５ａ、１６ａが出されている。１７はチップ抵抗で
ある。
止体６の上面に、ランド１２．配線パターン１３など回
路パターンを、蒸着、めっき、導体ペーストの焼成など
の方法によυ導体層の付着によう形成している。１５は
工Ｃ（集積回路）、１６はチップトランジスタであシ、
半導体装置ユニットをなして！？ｂ１それぞれ外部リー
ド１５ａ、１６ａが出されている。１７はチップ抵抗で
ある。
次に、各ランド１２．配線パターン１３の電子部品との
接合面に、はんだペーストＭ１４を印刷法などで付着す
る。
接合面に、はんだペーストＭ１４を印刷法などで付着す
る。
つづいて、第３図に示すように、各ランド１２゜配線パ
ターン１３上にはんだペースト層１４を介し、Ｘ Ｃ１
５、チップトランジスタ１６．チップ抵抗１７などの表
面実装形の電子部品を載せる。
ターン１３上にはんだペースト層１４を介し、Ｘ Ｃ１
５、チップトランジスタ１６．チップ抵抗１７などの表
面実装形の電子部品を載せる。
これを高温炉に入れるなどの方法ではんだペースト層１
４を再溶融させて後、室温に冷却し、電子部品をはんだ
結合する。
４を再溶融させて後、室温に冷却し、電子部品をはんだ
結合する。
このようなはんだペースト層１４を加熱再溶融させ、は
んだ付けをするりフローの方法には、高温炉に入れる方
法の外に、ＶＰＳ （ベーパフェイスソルダリング）法
、ＩＲ（赤外線によるリフロー）法などがある。こうし
て、半導体装置本体１０の上面に電子部品を実装し電極
１１に接続されてなる高集積度半導体装置を、第４図に
断面図で示す、＋８ははんだである。
んだ付けをするりフローの方法には、高温炉に入れる方
法の外に、ＶＰＳ （ベーパフェイスソルダリング）法
、ＩＲ（赤外線によるリフロー）法などがある。こうし
て、半導体装置本体１０の上面に電子部品を実装し電極
１１に接続されてなる高集積度半導体装置を、第４図に
断面図で示す、＋８ははんだである。
第５図はこの発明の第２の実施例による高集積度半導体
装置の断面図である１図において、半導体装置本体ｌＯ
の上、下面には、それぞれランド１２゜配線パターン１
３が形成され、半導体装置ユニット１６、チップ抵抗１
７など電子部品がはんだ付着され実装されている。この
場合、外部リード３ｂは下方に長くされている。
装置の断面図である１図において、半導体装置本体ｌＯ
の上、下面には、それぞれランド１２゜配線パターン１
３が形成され、半導体装置ユニット１６、チップ抵抗１
７など電子部品がはんだ付着され実装されている。この
場合、外部リード３ｂは下方に長くされている。
第６図はこの発明の第３の実施例による高集積度半導体
装置の分解斜視図である０図において、半導体装置本体
ｌＯの上面には、複数の電極１１が出されている。
１９は回路基板で、上面にランド１２、配線パターン１
３など回路パターンが形成され、上記各電極１０に対応
し挿入させる複数のスルーホール２ｏが設けられている
。回路基板１９の下面の四隅には、突起部２１（ＷＪ８
図参照）が設けられている。ランド１２．配線パターン
上３の電子部品との接合面には、はんだペースト層ユ４
が付着されている。
装置の分解斜視図である０図において、半導体装置本体
ｌＯの上面には、複数の電極１１が出されている。
１９は回路基板で、上面にランド１２、配線パターン１
３など回路パターンが形成され、上記各電極１０に対応
し挿入させる複数のスルーホール２ｏが設けられている
。回路基板１９の下面の四隅には、突起部２１（ＷＪ８
図参照）が設けられている。ランド１２．配線パターン
上３の電子部品との接合面には、はんだペースト層ユ４
が付着されている。
上記半導体装置本体１０上に回路基板１９を載せ、回路
基板１９のパターン上に工Ｃ１５、チップトランジスタ
１６．チップ抵抗１７など電子部品を載置した状態を、
第７図に示す。
基板１９のパターン上に工Ｃ１５、チップトランジスタ
１６．チップ抵抗１７など電子部品を載置した状態を、
第７図に示す。
この状態から、はんだソノロー法によう各電子部品を回
路基板１９の回路パターンにはんだ接合してなる、第３
の実施例による高集積度半導体装置を、第８図に示す。
路基板１９の回路パターンにはんだ接合してなる、第３
の実施例による高集積度半導体装置を、第８図に示す。
第９図はこの発明のｊｌｊ４の実施例を示す高集積度半
導体装置の断面図である。半導体装置本体１０の上、下
面には複数の電極１１が出され、それぞれ回路基板１９
のスルーホール２０を負通し、はんだ結合している。各
回路基板１９の回路パターンには、ＩＣｌ３などの半導
体装置ユニット、チップ抵抗１７などがはんだ接合され
ている。こうして、よ＃）高密度集積実装をしている。
導体装置の断面図である。半導体装置本体１０の上、下
面には複数の電極１１が出され、それぞれ回路基板１９
のスルーホール２０を負通し、はんだ結合している。各
回路基板１９の回路パターンには、ＩＣｌ３などの半導
体装置ユニット、チップ抵抗１７などがはんだ接合され
ている。こうして、よ＃）高密度集積実装をしている。
第１０図はこの発明のＩＫ６の実施例による半導体装置
本体部の一部破断した斜視図である０内部リード３ａＯ
端部が上方に折曲げられ、先端がさらに水平に曲げられ
、樹脂封止体６の上面に露出させている。
本体部の一部破断した斜視図である０内部リード３ａＯ
端部が上方に折曲げられ、先端がさらに水平に曲げられ
、樹脂封止体６の上面に露出させている。
なお、上記各実施例では、半導体装置パッケージとして
、ＱＦＰ（クツラド ７ラネ パッケージ）で、外部リ
ードが四方向に出された場合を示したが、これに限らず
、四周に対し、種々な方向に出された場合にも適用でき
るものである。第１１図はこの発明のＪ１！６の実施例
による半導体装置本体３０を示す。パッケージをなす樹
脂封止体３１の側部から二方面に外部リード３ｂが出さ
れ、ＤＩＬｒデュアル イン ライン〕形となっている
。内部リード３ａに固着された１！ＦＭｌｌが上方に出
されている。
、ＱＦＰ（クツラド ７ラネ パッケージ）で、外部リ
ードが四方向に出された場合を示したが、これに限らず
、四周に対し、種々な方向に出された場合にも適用でき
るものである。第１１図はこの発明のＪ１！６の実施例
による半導体装置本体３０を示す。パッケージをなす樹
脂封止体３１の側部から二方面に外部リード３ｂが出さ
れ、ＤＩＬｒデュアル イン ライン〕形となっている
。内部リード３ａに固着された１！ＦＭｌｌが上方に出
されている。
また、上記各実施例では、Ｊｔ極１１が固着された内部
リード３ａは、半導体素子ｌの電極には接続されていな
いが、必要によう金属ｌａ線でツイヤボンディングして
もよい。
リード３ａは、半導体素子ｌの電極には接続されていな
いが、必要によう金属ｌａ線でツイヤボンディングして
もよい。
以上のように、この発明によれば、パッケージの側部か
ら出された外部リードの外に、内部ＩＪ−ドから？！極
を出し、パッケージの上、下両面のうち少なくともその
一面上に出し、その面に回路パターンを形成し、電子部
品を実装し上ｔｉａ１１１極に接続するか、又は回路基
板をパッケージ面に取付け、この回路基板に電子部品を
実装し上記電極に接続するようにしたので、パッケージ
の広さを増大することなく電子部品が実装でき、高密度
集積が得られる。
ら出された外部リードの外に、内部ＩＪ−ドから？！極
を出し、パッケージの上、下両面のうち少なくともその
一面上に出し、その面に回路パターンを形成し、電子部
品を実装し上ｔｉａ１１１極に接続するか、又は回路基
板をパッケージ面に取付け、この回路基板に電子部品を
実装し上記電極に接続するようにしたので、パッケージ
の広さを増大することなく電子部品が実装でき、高密度
集積が得られる。
＃！１図ないし第１図はこの発明の一実施例による高集
積度半導体装置を工程順に示し、第１図は半導体装置本
体の一部破断した斜視図、第２図は第１図のパッケージ
上面にパターンを形成しはんだペースト層を施し電子部
品を対応させた状態の斜視図％＠３図は第２図のパッケ
ージのパターン上に電子部品を載置した状態の斜視図、
第４図は第３図の状態の電子部品がはんだ接合処理され
てなる高集積度半導体装置の断面図、第５図はこの発明
の第２の実施例による高集積度半導体装置の断面図、第
６図はこの発明の第３の実施例による高集積度半導体装
置の分解斜視図、第７図は！６図の半導体装置本体上面
に回路基板を載せ電子部品を装着した状態を示す斜視図
、第８図は第１図の状態から電子部品をはんだ接合処理
されてなる高集積度半導体装置の断面図、第９図はこの
発明の第４の実施例を示す高集積度半導体装置の断面図
、第１０図はこの発明の第５の′実施例を示す半導体装
置本体の一部破断した斜視図、第１１図はこの発明の第
６の実施例を示す半導体装置本体の一部破断した斜視図
、第１２図は従来の半導体装置の一部破断した斜視図で
ある。
積度半導体装置を工程順に示し、第１図は半導体装置本
体の一部破断した斜視図、第２図は第１図のパッケージ
上面にパターンを形成しはんだペースト層を施し電子部
品を対応させた状態の斜視図％＠３図は第２図のパッケ
ージのパターン上に電子部品を載置した状態の斜視図、
第４図は第３図の状態の電子部品がはんだ接合処理され
てなる高集積度半導体装置の断面図、第５図はこの発明
の第２の実施例による高集積度半導体装置の断面図、第
６図はこの発明の第３の実施例による高集積度半導体装
置の分解斜視図、第７図は！６図の半導体装置本体上面
に回路基板を載せ電子部品を装着した状態を示す斜視図
、第８図は第１図の状態から電子部品をはんだ接合処理
されてなる高集積度半導体装置の断面図、第９図はこの
発明の第４の実施例を示す高集積度半導体装置の断面図
、第１０図はこの発明の第５の′実施例を示す半導体装
置本体の一部破断した斜視図、第１１図はこの発明の第
６の実施例を示す半導体装置本体の一部破断した斜視図
、第１２図は従来の半導体装置の一部破断した斜視図で
ある。
Claims (2)
- （１）半導体素子と各内部リードを接続し、上記半導体
素子部をパッケージにより絶縁封止し、上記各内部リー
ドに連続する複数の外部リードが上記パッケージの側部
から出されており、上記内部リードに立て方向に設けら
れた複数の電極が上記パッケージの上、下面のうち少な
くともその一面に出された半導体装置本体、 上記電極が出されたパッケージ面に形成され、電極に接
続された回路パターン、この回路パターン上に実装され
た電子部品を備えたことを特徴とする高集積度半導体装
置。 - （２）半導体素子と各内部リードを接続し、上記半導体
素子部をパッケージにより絶縁封止し、上記各内部リー
ドに連続する複数の外部リードが上記パッケージの側部
から出されており、上記内部リードに立て方向に設けら
れた複数の電極が上記パッケージの上、下面のうち少な
くともその一面に出された半導体装置本体、 上面に回路パターンが形成されており、上記電極が出さ
れたパッケージ面に載置され、各電極に対応する回路パ
ターンが接続された回路基板、この回路パターン上に実
装された電子部品を備えたことを特徴とする高集積度半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1178410A JP2663986B2 (ja) | 1989-07-11 | 1989-07-11 | 高集積度半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1178410A JP2663986B2 (ja) | 1989-07-11 | 1989-07-11 | 高集積度半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0342864A true JPH0342864A (ja) | 1991-02-25 |
| JP2663986B2 JP2663986B2 (ja) | 1997-10-15 |
Family
ID=16048006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1178410A Expired - Fee Related JP2663986B2 (ja) | 1989-07-11 | 1989-07-11 | 高集積度半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2663986B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007306039A (ja) * | 2007-08-27 | 2007-11-22 | Toshiba Corp | 半導体装置およびその製造方法 |
| US7352052B2 (en) | 2004-04-30 | 2008-04-01 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method therefor |
-
1989
- 1989-07-11 JP JP1178410A patent/JP2663986B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7352052B2 (en) | 2004-04-30 | 2008-04-01 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method therefor |
| US7932605B2 (en) | 2004-04-30 | 2011-04-26 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method therefor |
| JP2007306039A (ja) * | 2007-08-27 | 2007-11-22 | Toshiba Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2663986B2 (ja) | 1997-10-15 |
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