JPH0337949A - イオン注入装置およびそれを用いた半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置の製造工程で使用される
イオン注入技術に関し、特にイオン注入装置のクリーン
化に適用して有効な技術に関するものである。

〔従来の技術〕

半導体集積回路装置の製造工程では、イオン注入技術を
用いて半導体基板（ウェハ）に不純物を導入することに
より、ウェル領域、チャネルストッパ領域あるいはソー
ス、ドレイン領域などの半導体領域（ｐｎ接合〉を形成
している。イオン注人法は、不純物イオンのドーズ量を
計測することができるので、熱拡散法に比べて基板の不
純物濃度をより精密に制御できるという利点がある。ま
た、不純物イオンのエネルギーを制御することができる
ので、熱拡散法に比べて基板の不純物プロファイルをよ
り精密に制御できるという利点がある。このイオン注入
技術については、例えば特願昭６３−２８０７７９号に
記載されている。

〔発明が解決しようとする課題〕

しかしながらイオン注入法は、基板に高エネルギーの不
純物を導入するため、基板内に欠陥が誘起され易く、こ
の欠陥に起因して素子の電気特性が劣化するという問題
がある。従って、イオン注入後は、基板に誘起された欠
陥を回復し、かつ注入された不純物イオンを電気的に活
性化するためのアニール処理が不可欠である。

ところが、近年のメガビット（Ｍｂｉｔ）級メモリＬＳ
Ｉのようなサブミクロン設計ルールにより製造される超
ＬＳＩにおいては、基板の活性領域に０．１〜０．２μ
ｍ程度の極めて浅いｐｎ接合を懲戒する必要上、プロセ
スの低温化が必須となるため、イオン注入後のアニール
処理も低温で行わざるを得ない。従って、超ＬＳＩの製
造工程では、欠陥の回復の妨げとなるイオン注入時の基
板の汚染を極力低減し、欠陥を効率良く回復させる必要
がある。

イオン注入時における基板汚染の原因の一つにイオンビ
ームによるイオン注入装置のスパッタがある。これは、
イオン注入装置のイオン源から発生されたイオンビーム
が装置内の引出し電極、アナライザー、分析スリットな
どを通過する際、イオンビームの一部がこれらに衝突し
てその表面がスパッタされ、生成した物質が基板の表面
に付着またはイオンによって基板内に叩き込まれる現象
である。イオン注入装置の引出し電極、アナライザー内
壁、分析スリットなどの部材はグラファイトあるいはア
ルミニウムで構成されているため、それらの表面がスパ
ッタされると、基板がカーボンやアルミニウムで汚染さ
れることになる。また、例えばグラフディトは、その純
度が９９．９９〜９９、９９９％程度と低いため、グラ
ファイト中に不純物として含有されているＦｅやＣｕな
どの重金属による汚染も避けられない。特にＭＯＳ−Ｆ
ＥＴのソース、ドレイン領域のような１０”　（ａｔｏ
ｍｓ／ｃｉ）程度の高不純物濃度の半導体領域を懲戒す
る場合は、ビーム電流の大きい大電流形イオン注入装置
を使用するので、スパッタによる汚染物質の発生量が多
く、基板の汚染が深刻な問題となる。

本発明の目的は、イオン注入装置のスパッタに起因する
基板の汚染を有効に防止することができる技術を提供す
ることにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、次のとおりである。

本願の一発明は、イオンビームの経路上に設けられた部
材の少なくともその表面を高純度シリコンで構成したイ
オン注入装置である。

〔作用〕

上記した手段によれば、イオンビームの経路上に設けら
れた部材の表面がスパッタされた際に生成する物質は、
基板と同一組成の物質（シリコン〉であるため、基板の
汚染源とはならない。また、シリコンは、その純度を９
９．９９９９９９９９％またはそれ以上に高純度化する
ことができるので、上記物質中に含有されている重金属
などの不純物による基板の汚染も回避される。

〔実施例〕

第４図は、本発明の一実施例であるイオン注入装置の要
部を示している。

このイオン注入装置ｌは、最大１　（ｍＡ）以上のビー
ム電流を発生する大電流形イオン注入装置であり、その
一端に設けられたイオン源２は、例えば磁界中のフィラ
メントから放出される熱電子を利用してガス状の元素か
らイオンを生成する機構を有している。このイオン源２
で生成されたイオンは、イオン源２と引出し電極３との
間に印加される電圧によって引出しスリット４から引出
され、次いで引出し電極３を構成する一対の電極（加速
電極、減速電極）３ａ、３ｂによって収束されてイオン
ビームＩｎとなる。

上記引出し電極３に隣接して設けられた質量分析系５は
、イオン源２で生成された種々のイオンのうち、注入に
必要なイオン種を選別する。この質量分析系５は、扇形
の質量分析用電磁石（アナライザ）６およびその焦点に
配置された分析スリット７で構成されている。イオンビ
ームＬ　が通過する経路の側壁にはライナ８が装着され
、イオンビームＩｎ　の照射による側壁の溶解や不純物
の混入を防いでいる。

上記質量分析系５に隣接して設けられた加速管９は、質
量分析系５で選別されたイオン種に所定のエネルギーを
付与する。この加速管９は、複数の加速電極１０からな
る多投構造を有しており、それぞれの加速電極１０の間
に懲戒される電場によってイオンを加速する構造になっ
ている。

加速管９でエネルギーを付与されたイオンビーム■、は
、収束レンズ１１により収束され、スリ１）１８を経て
注入チャンバ１２に導入される。

この注入チャンバ１２の中央には回転ディスク１３が設
けられており、その後方にはイオンビーム■、を吸収す
るためのビームストッパ１４が設ケられている。回転デ
ィスク１３の周縁部には、基板（ウェハ）２０を固定す
るための基板ホルダ１５が所定のｌ’１Ｊｌｌ隔を置い
て設けられている。すなわちこのイオン注入装置１は、
複数枚の基板２０に一括してイオン注入を行うバッチ方
式を採用している。イオン注入時には、回転ディスク１
３が高速で回転しながら、垂直または水平方向に移動す
ることによって、基板ホルダ１５に固定された基板２０
の全面に均一にイオンビームＩｎが照射される。

本実施例では、上記イオン注入装置１を構成する部材の
うち、イオンビーム■３　の経路（ビームライン）上に
設けられた部材、すなわち引出しスリット４、引出し電
極３、分析スリット７、ライナ８、加速電極１０、収束
レンズ１１、スリット１８、基板ホルダ１５およびビー
ムストッパ１４のそれぞれの表面または部材が高純度シ
リコンで構成されている。

例えば第１図、第２図に示す分析スリット７は、ディス
ク状に加工されたグラファイト製の芯材１６の表面に高
純度シリコンの薄膜１７を被着した構成になっている。

図示はしないが、前記引出しスリット４、引出し電極３
、ライナ８、加速電極１０、収束レンズ１１、スリット
１８、基板ホルダ１５およびビームストッパ１４のそれ
ぞれも、グラファイト製またはアルミニウム製の芯材１
６の表面に高純度シリコンの薄膜１７を被着した構成に
なっている。

上記薄膜１７は、例えばＣＶＤ法により芯材１６の表面
に堆積されたアモルファスシリコンで構成されており、
１００μｍ程度の膜厚を有している。このアモルファス
シリコンは、９９．９９９９９９９９％（いわゆるテン
・ナイン）またはそれ以上の純度を有している。薄膜１
７をａ或するアモルファスシリコンは、スパッタ法によ
り堆積することもできる。この場合は、テン・ナインま
たはそれ以上の純度を有する単結晶シリコンや多結晶シ
リコンのターゲットを用いてスパッタを行う。

イオンビーム■３　の経路上に設けられた前記部材のそ
れぞれは、その芯材１６を不純物が導入された、例えば
１０〜数１００ΩＣｌ１１程度の抵抗値を有する低抵抗
シリコン（ドープト・シリコン〉で構成してもよい。ま
た薄膜１７は、前記アモルファスシリコンのみならず、
エピタキシャル法により芯材１６の表面に成長させたテ
ン・ナインまたはそれ以上の純度を有するシリコンでｍ
或してもよい。

イオンビーム■３　の経路上に設けられた前記部材の一
部は、テン・ナインまたはそれ以上の純度を有するシリ
コンで構成してもよい。この場合は、部材が絶縁性とな
るため、チャージアップによる悪影響を防止するために
、中性子ビームの照射または不純物ドープにより少なく
ともその表面を低抵抗化する。

イオンビーム■、の経路上に設は与れた前記部材のそれ
ぞれは、イオンビームＩ＋＋　の照射を受ける箇所のみ
を高純度シリコンで構成してもよい。

すなわち前記第１図、第２図に示す分析スリット７は、
その表面の全面に高純度シリコンの薄膜１７を被着した
が、例えば第３図に示す分析スリット７のように、グラ
ファイト製の芯材１６の表面のうち、イオンビームＩＢ
　の照射を受ける箇所のみに高純度シリコンの薄膜１７
を被着してもよい。

このように、本実施例のイオン注入装置１は、イオンビ
ームエ、の経路上に設けられた引出しスリット４、引出
し電極３、分析スリット７、ライナ８、加速電極１０、
収束レンズ１１、スリット１８、基板ホルダ１５および
ビームストッパ１４のそれぞれの表面をテン・ナインま
たはそれ以上の純度を有するシリコンで構成したので、
これらの部材の表面がイオンビームＩ、でスパッタされ
た際に生成する物質は、基板２０と同一組成の物質とな
り、基板２０の汚染が回避される。

また、この物質中に含有されているシリコン以外の元素
の含有量は、極めて微量であるため、重金属などの不純
物による基板２０の汚染も回避される。

次に、上記イオン注入装置１を用いた半導体集積回路装
置の製造方法の一例を説明する。この製造方法は、Ｄ　
ＲＡ　Ｍ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓ
ｓ　Ｍｅｍｏｒｙ）のメモリセルを構成するメモリセル
選択用ＭＯ３−ＦＥＴＱｓ、周辺回路を構成するｎチャ
ネルＭＯ３−ＦＥＴＱｎ、ｐチャネルＭＯ３−ＦＥＴＱ
ｐの製造方法に適用されたものである。以下、その具体
的な製造方法について、第５図〜第１８図（各製造工程
毎に示す要部断面図）を用いて説明する。なお、このＤ
ＲＡＭは、例えば１６メガビツ）　（Ｍｂｉｔ）の容量
を有し、最小加工寸法を０゜５〔μｍ〕とする、いわゆ
る０、５〔μｍ〕設計ルールにより製造される。

第５図は、このＤＲＡＭの製造工程の中途段階にある半
導体基板（ウェハ〉２０を示す要部断面図である。ｐ−
形シリコン単結晶からなる基板２０のメモリセル形成領
域（図の左側）および周辺回路のｎチャネルＭＯＳ　−
ＦＥＴＱｎ形戒領域形成の中央）のそれぞれの主面には
ｐ−形ウエル領域２２が設けられている。このｐ−形ウ
エル領域２２は、例えば１０　′２〜１０　”　（ａｔ
ｏｍｓ／ｃｍり程度の不純物濃度のＢ（またはＢＦ２）
を２０〜３０（Ｋ　ｅ　Ｖ）程度のエネルギーのイオン
注入法で導入した後、基板２０を１１００〜１３０ｆＭ
ｔ）程度の高温度の雰囲気中で熱処理することにより形
成される。周辺回路のｐチャネルＭ　ＯＳ−Ｆ　ＥＴＱ
ｐ形成領域（図の右側）の主面にはｎ−形ウエル領域２
１が設けられている。このｎ−形ウエル領域２１は、例
えば１０′３（ａｔｏｍｓ／ｃＩｌｌ〕程度の不純物濃
度のＢ（またはＢＦ２）を２０〜３０〔ＫａＶ）程度の
エネルギーのイオン注入法で導入した後、基板２０を１
１００〜１３００（ｔ）程度の高温度の雰囲気中で熱処
理することにより形成される。

上記ウェル領域２１．２２のそれぞれの主面には４００
〜６００（ｎｍ）程度の膜厚を有する素子分離用のフィ
ールド絶縁膜２３が設けられている。このフィールド絶
縁膜２３は、選択酸化法（ＬＯＣＯ５法〉により形成さ
れる。

周辺回路の形成領域において、ｐ″形タウエル領域２２
フィールド絶縁膜２３の下には、ｐ形チャネルストッパ
領域２４が設けられている。ｐ形チャネルストッパ領域
２４は、例えばｐ−形ウエル領域２２の主面に１０′′
［ａｔｏｍｓ／ｃＩＩＩ）程度の不純物濃度のＢＦ２を
５０〜７０　（ＫｅＶ：］程度のエネルギーのイオン注
入法で導入した後、酸素を微量（約１％以下）含む窒素
ガス雰囲気中において、基板２０を１０５０〜１１５０
Ｃｔ）程度の高温度で約３０〜４０〔分〕程度熱処理し
、次いでスチーム酸化法により約３０〜５０〔分〕程度
酸化することにより形成される。この熱処理によりｐ−
形ウエル領域２２の主面に導入された不純物が引き伸し
拡散され、フィールド絶縁膜２３の形成と実質的に同一
製造工程によって、ｐ形チャネルストッパ領域２４が形
成される。

メモリセル形成領域の主面には、ｐ形チャネルストフパ
領域２５Ａ、ｐ形半導体領域２５Ｂが設けられている。

ｐ形チャネルストッパ領域２５Ａは、フィールド絶縁膜
２３の下に設けられ、ｐ形半導体領域２５Ｂは、活性領
域に設けられている。

ｐ形チャネルストッパ領域２５ＡＳｐ形半導体領域２５
Ｂのそれぞれは、例えば１０′２〜１０”（ａｔｏｍｓ
／ｃａ［］程度の不純物濃度のＢを２００〜３０Ｑ　（
ＫｅＶ：ｌ程度の高エネルギのイオン注入法で導入する
ことにより形成される。ｐ形チャネルストッパ領域２５
Ａは、上記した不純物をフィールド絶縁膜２３を通して
導入することにより形成され、ｐ形半導体領域２５Ｂは
、フィールド絶縁膜２３の膜厚に相当する分、ｐ−型ウ
ェル領域２２の主面の深い位置に形成される。

ウェル領域２２．２１のそれぞれの活性領域には、１２
〜１８（Ｔｌｍ）程度の膜厚を有するゲート絶縁膜２６
が設けられている。このゲート絶縁膜２６は、例えば８
００〜１０００（ｔ）程度の高温度で基板２０をスチー
ム酸化することにより形成される。

メモリセル形成領域のフィールド絶縁膜２３、ゲート絶
縁膜２６のそれぞれの上には、メモリセル選択用ＭＯ３
−ＦＥＴＱｓのゲート電極２７が設けられている。メモ
リセル選択用ＭＯ３−ＦＥＴＱｓのゲート電極２７は、
ワード線（ＷＬ）を兼ねている。周辺回路の形成領域に
おいて、ｐ−形ウエル領域２２のゲート絶縁膜２６の上
には、ｎチャネルＭＯ３−ＦＥＴＱｎのゲート電極２７
が設けられ、ｎ−形ウエル領域２１のゲート絶縁膜２６
の上には、ｐチャネルＭＯ３−ＦＥＴＱｐのゲート電極
２７が設けられている。これらのゲート絶縁膜２７は、
例えば２００〜３００（ｎｍ〕程度の膜厚を有するポリ
シリコン膜でＩ威されている。このポリシリコン膜には
、抵抗値を低減するｎ形不純物（ＰまたはＡｓ）が導入
されている。ゲート電極２７を形成するには、例えば立
ず基板２０の全面にＣＶＤ法でポリシリコン膜を堆積し
、熱拡散法によりこのポリシリコン膜にｎ形不純物を導
入した後、その表面上に図示しない５ｉＯ２−膜を熱酸
化法により形成し、続いてこのＳ１０、膜上の全面に、
例えば２５０〜３５０（ｎｍ〕程度の膜厚を有する層間
絶縁膜２８を堆積する。この層間絶縁膜２８は、例えば
無機シランガスおよび酸化窒素ガスをソースガスとする
ＣＶＤ法で形成される。次に、図示しないホトレジスト
マスクを用いて層間絶縁膜２８、ポリシリコン膜のそれ
ぞれを異方性エツチングすることによりゲート電極２７
が形成される。なお、ゲート電極２７は、高融点金属（
Ｍｏ、Ｔｉ、Ｔａ、Ｗ）膜や高融点金属シリサイド（Ｍ
ｏＳｉ、、Ｔｉ５ｉｚＴａＳ　Ｌ　、　ＷＳ　ｉｚ　）
膜の単層で構成してもよい。また、ゲート電極２７は、
ポリシリコン膜上に上記高融点金属膜や高融点金属シリ
サイド膜を積層した複合膜で構成してもよい。

次に、第６図に示すように、フィールド絶縁膜２３およ
び層間絶縁膜２８　〈ゲート電極２７〉を不純物導入マ
スクとして用い、ｐ−形ウエル領域２２の主面にｎ形不
純物２９ｎを導入する。このｎ形不純物２９ｎは、ゲー
ト電極２７に対して自己整合的に導入される。ｎ形不純
物２９ｎは、例えば１０　”　（ａｔｏｍｓ／ｃｕｆ：
ｌ程度の不純物濃度のＰ（またはＡｓ）を用い、３０〜
５０〔Ｋｅｙ〕程度のエネルギーのイオン注入法で導入
する。図示はしないが、このｎ形不純物２９ｎの導入の
際にはｎ−形ウエル領域２１の主面は不純物導入マスク
（例えばホトレジスト膜）で被覆される。

次に、フィールド絶縁膜２３および層間絶縁膜２８（ゲ
ート電極２７）を不純物導入マスクとして用い、ｎ−形
ウエル領域２１の主面にｐ形不純物３０ｎを導入する。

このｐ形不純物３０ｎは、ゲート電極２７に対して自己
整合的に導入される。

ｐ形不純物３０ｎは、例えばｌ　Ｑ”　（ａｔｏｍｓ／
ｃ＋＋り程度の不純物濃度のＢ〈またはＢＦａ）を用い
、２０〜３０（ＫｅＶ）程度のエネルギーのイオン注入
法で導入する。図示はしないが、ｐ形不純物３０の導入
の際にはｐ−形ウエル領域２２の主面は不純物導入マス
ク（ホトレジスト膜〉で被覆される。

次に、第７図に示すように、ゲート電極２７、その上の
層間絶縁膜２８のそれぞれの側壁にサイドウオールスペ
ーサ３１を形成する。サイドウオールスペーサ３１は、
例えば無機シランガスおよび酸化窒素ガスをソースガス
とする５ｉＯａ膜をＣＶＤ法により堆積した後、この５
１０２膜の膜厚（例えば１３０〜１８０　（ｎｍ）程度
）に相当する分、ＲＩＥなどの異方性エツチングを施す
ことにより形成される。サイドウオールスペーサ３１の
ゲート長方向（チャネル長方向）の長さは、約１５０Ｃ
ｎｍ）程度である。

次に、本実施例では前記大電流形イオン注入装置１を用
いて周辺回路のｎチャネルＭＯＳ−ＦＥＴＱｎ形戊領域
懲戒形不純物３２ｎを導入する。

このｎ形不純物３２ｎの導入に際しては、主にサイドウ
オールスペーサ３１を不純物導入マスクとして用いる。

また、ｎチャネルＭＯＳ−ＦＥＴＱｎ形戒領域形成の領
域は、図示しない不純物導入マスク（ホトレジスト膜）
で被覆される。ｎ形不純物３２ｎは、例えばｌ　Ｑ′Ｓ
（ａｔｏｍｓ　／ｃａｔ）程度の不純物濃度のＡｓ（ま
たはＰ〉を用い、７０〜９０（ＫｅＶ）程度のエネルギ
ーのイオン注入法で導入する。その際、イオン注入装置
１の回転ディスクＩ３を１２５０ｒｐｍの速度で回転さ
せながら、約１０分間イオン注入を行う。

次に、第８図に示すように、基板１を熱処理することに
より、上記したｎ形不純物２９ｎ、ｎ形不純物３２ｎ、
ｐ形不純物３０ｐのそれぞれの引き伸し拡散を行い、メ
モリセル選択用ＭＯ３−ＦＥＴＱｓのｎ形半導体領域２
９、周辺回路のｎチャネルＭＯＳ　ｌ　ＦＥＴＱｎのｎ
形半導体領域２９、ｎ゛形半導体領域３２、周辺回路の
ｎチャネルＭＯＳ　−ＦＥＴＱｐのｎ形半導体領域３０
のそれぞれを形成する。上記した熱処理は、例えば９０
０〜１０００Ｃ’ｅ：Ｉ程度の高温度で２０〜４０〔分
〕程度行う。ｎ形半導体領域２９を形成することにより
、メモリセルのメモリセル選択用ＭＯＳ・ＦＥＴＱｓが
完成する。また、ｎ形半導体領域２９およびｎ゛形半導
体領域３２を形成することにより、ＬＤＤ構造を有する
周辺回路のｎチャネルＭＯＳ　−ＦＥＴＱｎが完成する
。なお、周辺回路のｎチャネルＭＯＳ−ＦＥＴＱｐは、
ＬＤＤ構造の一部を構成するｎ形半導体領域３０のみが
完成する。

次に、基板２０の全面に層間絶縁膜３３を堆積する。こ
の層間絶縁膜３３は、後述するメモリセルの情報蓄積用
容量素子Ｃの電極層を加工する際のエツチングストッパ
層として使用される。層間絶縁膜３３は、また情報蓄積
用容量素子Ｃの下層電極層とメモリセル選択用ＭＯＳ　
−ＦＥＴＱｓのゲート電極２７　（ワード線ＷＬ）とを
電気的に分離するために形成される。層間絶縁膜３３は
、ｎチャネルＭＯＳ−ＦＥＴＱｐのサイドウオールスペ
ーサ３１の膜厚を厚くするように形成される。

層間絶縁膜３３は、例えば無機シランガスおよび酸化窒
素ガスをソースガスとするＣＶＤ法で堆積したＳ１０．
膜で樋底され、１３０〜１８０〔ｎｍ〕程度の膜厚を有
している。

次に、第９図に示すように、メモリセル選択用ＭＯＳ−
ＦＥＴＱｓの一方のｎ型半導体領域（情報蓄積用容量素
子Ｃの下層電極層が接続される側）２９上の前記層間絶
縁膜３３を除去し、接続孔３３Ａ、３４のそれぞれを形
成する。この接続孔３４は、サイドウオールスペーサ３
１、層間絶縁膜３３をエツチングした時にサイドウオー
ルスペーサ３１の側壁に堆積されるサイドウオールスペ
ーサ３３Ｂのそれぞれで規定された領域内に形成される
。

次に、第１０図に示すように、基板２０の全面にメモリ
セルの情報Ｍ積用容量素子Ｃの下層電極層となるポリシ
リコン膜３５Ａを堆積する。このポリシリコン膜３５Ａ
は、前記接続孔３３Ａ、３４のそれぞれを通してその一
部をｎ形半導体領域２９に接続させる。このポリシリコ
ン膜３５Ａは、ＣＶＤ法で堆積され、１５０〜２５０〔
ｎｍ〕程度の膜厚を有している。このポリシリコン膜３
５Ａには、堆積後に抵抗値を低減するｎ形不純物、例え
ばＰを熱拡散法により導入する。このｎ形不純物は、前
記接続孔３４を通してｎ形半導体領域２９に多量に拡散
され、メモリセル選択用ＭＯＳ・ＦＥＴＱｓのチャネル
形成領域側に拡散しないよう、低不純物濃度で導入され
る。

次に、第１１図に示すように、前記ポリシリコン膜３５
Ａの上にさらにポリシリコン膜３５Ｂを堆積する。この
上層のポリシリコン膜３５Ｂは、ＣＶＤ法で堆積させ、
２５０〜３５０〔ｎｍ〕程度の膜厚を有している。上層
のポリシリコン膜３５Ｂには、堆積後に抵抗値を低減す
るｎ形不純物、例えばＰを熱拡散法により導入する。こ
のｎ形不純物は、情報蓄積用容量素子Ｃの電荷蓄積量を
向上するために高不純物濃度で導入される。

次に、第１２図に示すように、ホトリングラフィ技術お
よび異方性エツチング技術を用いて前記２層構造のポリ
シリコン膜３５Ａ、３５Ｂを所定の形状に加工し、情報
蓄積用容量素子Ｃの下層電極層３５を形成する。

次に、第１３図に示すように、基板２０の全面に誘電体
膜３６を堆積する。誘電体膜３６は、例えば５ＩｓＮａ
膜３６　Ａ　ｓ　Ｓ　ｉＯ２膜３６Ｂを順次積層した２
層構造で形成する。５１３Ｎ４膜３６Ａは、例えばＣＶ
Ｄ法で堆積させ、５〜７　（Ｔ１ｍ〕程度のＭｌを有し
ている。３１３Ｎ４膜３６Ａを通常の生産レベルで下層
電極層３５（ポリシリコン膜〉上に堆積した場合には、
極微量の酸素の巻き込みが生じるので、５１３Ｎ４膜３
６と下層電極層３５との間には図示しない自然酸化膜（
ＳｉＯ２膜）が形成される。

上記誘電体膜３６の上層のＳｉｎ、膜３６Ｂは、下層の
５ｉｓＮ＜膜３６Ａに高圧酸化法を施して形威し、１〜
３　（ｎｍ）程度の膜厚を有している。

次に、基板２０の全面に図示しないポリシリコン膜を堆
積する。ポリシリコン膜は、ＣＶＤ法で堆積させ、８０
〜１２０（ｎｍ）程度の膜厚を有している。このポリシ
リコン膜には、堆積後に抵抗値を低減するｎ形不純物、
例えばＰを熱拡散法により導入する。続いて、メモリセ
ル選択層ＭＯ３−ＦＥＴＱｓの一方のｎ形半導体領域２
９と後述する相補性データ線との接続領域を除くメモリ
セル形成領域の全面において、前記ポリシリコン膜上に
図示しないエツチングマスク（ホトレジスト膜〉を形成
する。

その後、第１４図に示すように、前記エツチングマスク
を用い、前記ポリシリコン膜、誘電体膜３６のそれぞれ
に順次異方性エツチングを施し、情報蓄積用容量素子Ｃ
の上層電極層３７を形成する。この上層電極層３７を形
成することにより、いわゆるスタックド構造の情報蓄積
用容量素子Ｃが略完成し、ＤＲＡＭのメモリセルＭが完
成する。

このメモリセルＭの完成後、前記エツチングマスクを除
去する。

次に、第１５図に示すように、基板２０に熱酸化処理を
施し、前記情報蓄積用容量素子Ｃの上層電極層３７の表
面上に絶縁膜（Ｓｉ０２膜）３８を形成する。この絶縁
膜３８は、前記上層電極層３７をパターンニングした際
に、下地表面（層間絶縁膜３３の表面）に残存するエツ
チング残り（ポリシリコン膜）を酸化する工程で形成す
る。

次に、前記周辺回路のｐチャネルＭＯＳ−ＦＥＴＱｐの
形成領域において、前述の工程で形成された層間絶縁膜
３３に異方性エツチングを施し、第１６図に示すように
、前記サイドウオールスペーサ３１の側壁にサイドウオ
ールスペーサ３３Ｃを形成する。このサイドウオールス
ペーサ３３Ｇは、ｐチャネルＭＯＳ−、ＦＥＴＱｐのゲ
ート電極２７に対して自己整合的に形成される。サイド
ウオールスペーサ３３Ｃは、ｐチャネルＭＯＳ−ＦＥＴ
Ｑｐのサイドウオールスペーサ３１（７）’ｒ’−）長
方向の寸法を長くするように形成される。サイドウオー
ルスペーサ３１．３３Ｃの合計のゲート長方向の寸法は
、約２００［ｎｍ３程度である。

次に、基板２０の全面に図示しない絶縁膜を堆積する。

この絶縁膜は主に不純物導入の際の汚染防止膜として使
用される。この絶縁膜は、例えば無機シランガスおよび
酸化窒素ガスをソースガスとするＣＶＤ法で堆積させた
Ｓｉｎ、膜で構成され、１０（ｎｍ〕程度の薄い膜厚を
有している。

次に、本実施例では前記大電流形イオン注入装置１を用
いて、第１７図に示すように、周辺回路のｐチャネルＭ
ＯＳ−ＦＥＴＱｐの形成領域にｐ形不純物３９ｐを導入
する。ｐ形不純物３９ｐの導入に際しては主にサイドウ
オールスペーサ３１および３３Ｃを不純物導入マスクと
して用いる。

また、ｐチャネルＭＯＳ　−ＦＥＴＱｐの形成領域以外
の領域は、図示しない不純物導入マスク（ホトレジスト
膜〉で覆われる。上記ｐ形不純物３９１）　Ｉｔ、例え
ばｌ　Ｑｌｓ（ａｔｏｍｓ　／ｃｏり程度の不純物濃度
のＢＰ、　　（又はＢ）を用い、５０〜７０（ＫｅＶ）
程度のエネルギーのイオン注入法で導入する。その際、
イオン注入装置１の回転ディスク１３を１２５　Ｏｒｐ
ｍの速度で回転させながら、約１０分間イオン注入を行
う。

その後、第１８図に示すように、基板２０を熱処理する
ことによって、上記ｐ形不純物３９ｐの引き伸し拡散を
行い、ｐ゛形半導体領域３９を形成する。上記熱処理は
、例えば９００〜１０００〔℃〕程度の高温度で２０〜
４０〔分〕程度行う。

上記ｐ゛形半導体領域３９を形成することにより、ＬＤ
Ｄ構造を有する周辺回路のｐチャネルＭＯ３・ＦＥＴＱ
ｐが完成する。

このように、本実施例のＤＲＡＭの製造方法では、基板
２０１．：　１０　”　（ａｔｏｍｓ／ｃｒｌ：ｌ程度
の高濃度の不純物をイオン注入する工程、すなわち周辺
回路のｎチャネルＭＯ３−ＦＥＴＱｎのｎ４形半導体領
域３２、および周辺回路のｐチャネルＭＯ３・ＦＥＴＱ
ｐのｐ゛形半導体領域３９を形成する工程で前記イオン
注入装置ｌを用いたことにより、イオン注入装置１のス
パッタによる基板２０の汚染を低減することができる。

その結果、イオン注入時に基板２０に誘起された欠陥を
その後の低温（９００〜１０００（ｔ）程度）熱処理で
効率良く回復させることができるので、この欠陥に起因
するＭＯＳ　−ＦＥＴＱｎ、Ｑｐの電気特性の劣化を防
止し、ＤＲＡＭの製造歩留りを向上させることができる
。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

前記実施例では、基板２０に１０１０１ｓＣａｔＯ／ｃ
Ｉ！！〕程度の高濃度の不純物を導入する工程で使用す
る大電流形イオン注入装置に適用した場合について説明
したが、これに限定されるものではなく、例えばウェル
領域やチャネルストッパ領域を形成する場合のように、
１０１２〜１０　′３（ａｔｏｍｓ／ｃａｔ）程度の中
濃度の不純物を導入する工程で使用する中電流形イオン
注入装置などに適用することもできる。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

イオンビームの経路上に設けられた部材の少なくともそ
の表面を高純度シリコンで構成したイオン注入装置構造
とすることにより、イオン注入装置のスパッタによる基
板の汚染を有効に防止し、イオン注入時に基板に誘起さ
れた欠陥をその後の熱処理で効率良く回復させることが
できるので、この欠陥に起因する素子の電気特性の劣化
を防止し、半導体集積回路装置の製造歩留りを向上させ
ることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例であるイオン注入装置の一
部材を示す第２図のＩ−Ｉ線蒼面図、第２図は、このイ
オン注入装置の一部材を示す斜視図、 第３図は、本発明の他の実施例であるイオン注入装置の
一部材を示す断面図、 第４図は、このイオン注入装置の略正面図、第５図〜第
１８図は、このイオン注入装置を用いた半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。 １・・・イオン注入装置、２・・・イオン源、３．３ａ
、３ｂ・・・引出し電極、４・・・引出しスリット、５
・・・質量分析系、６・・・アナライザ、７・・・分析
スリット、８・・・ライナ、９・・・加速管、１０・・
・加速電極、１１・・・収束レンズ、１２・・・注入チ
ャンバ、１３・・・回転ディスク、１４・・・ビームス
トッパ、１５・・・基板ホルダ、１６・・・芯材、１７
・・　・薄膜、１８　・　・　・スリット、２０　・　
・　・半導体基板（ウェハ）、２１・・・ｎ−形ウエル
領域、２２・・・ｐ−形ウエル領域、２３・・・フィー
ルド絶縁膜、２４．２５Ａ・・・ｐ形チャネルストッパ
領域、２５Ｂ、３０・・・ｐ形半導体領域、２６・・・
ゲート絶縁膜、２７・・・ゲート電極（ワード線ＷＬ＞
、２８．３３・・・層間絶縁膜、２９・・・ｎ形半導体
領域、２９ｎ、３２ｎ・・・ｎ形不純物、３０ｐ、３９
ｐ・・・ｐ形不純物、３１．３３Ｂ、３３Ｃ・・・サイ
ドウオールスペーサ、３２・＝ｎ＋形半導体領域、３３
Ａ、３４・・・接続孔、３５・・・下層電極層、３５Ａ
。 ３５Ｂ・・・ポリシリコン膜、３６・・・誘電体膜、３
６Ａ・・・５Ｉ３ＮＪ膜、３６Ｂ・・・５ｉ０２膜、３
７・・・上層電極層、３８・・・絶縁膜、３９・・・ｐ
°形半導体領域、■、・・・イオンビーム。

Claims (1)

1. 【特許請求の範囲】 １、イオンビームの経路上に設けられた部材の少なくと
   もその表面を高純度シリコンで構成したことを特徴とす
   るイオン注入装置。 ２、前記シリコンの純度が９９．９９９９％またはそれ
   以上であることを特徴とする請求項１記載のイオン注入
   装置。 ３、前記部材が導電材料からなり、その表面に高純度シ
   リコンの薄膜が形成されていることを特徴とする請求項
   １記載のイオン注入装置。 ４、前記部材が高純度シリコンからなり、その抵抗値が
   中性子の照射によって低減されていることを特徴とする
   請求項１記載のイオン注入装置。 ５、前記部材の少なくともイオンビームの照射を受ける
   箇所を高純度シリコンで構成したことを特徴とする請求
   項１記載のイオン注入装置。 ６、請求項１〜５記載のイオン注入装置を用いて半導体
   基板に不純物を導入することにより、所定の不純物濃度
   を有する半導体領域を形成することを特徴とする半導体
   集積回路装置の製造方法。 ７、前記半導体領域がＭＯＳ・ＦＥＴのソース領域およ
   びドレイン領域であることを特徴とする請求項６記載の
   半導体集積回路装置の製造方法。