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JPH033364A - 半導体装置 - Google Patents

半導体装置

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JPH033364A
JPH033364A JP1137865A JP13786589A JPH033364A JP H033364 A JPH033364 A JP H033364A JP 1137865 A JP1137865 A JP 1137865A JP 13786589 A JP13786589 A JP 13786589A JP H033364 A JPH033364 A JP H033364A
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利一 井上
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体基板上に格子定数の異なる所定の半導体
層が形成された半導体装置に関する。
ＧａＡｓに代表される■族元素とＶ族元素の化合物半導
体は次代の半導体装置として有望である。
しかし、大口径で均一な基板を製造することが困難なこ
とから、近年、大口径の８１基板上に例えばＧａＡｓの
化合物半導体層をヘテロエピタキシャル成長させて、実
質的に大口径のＧａＡｓ化合物半導体基体を得る試みが
なされている。しかしながら、ＳｉとＧａＡｓは格子定
数が異なるため、結晶転位による欠陥がおきやすく、Ｓ
ｉ基板上に良質のＧａＡｓ層を安定的に形成する技術が
求められている。
［従来の技術］ Ｓｉ基板上にＧａＡｓ層が形成された半導体装置の結晶
転位欠陥を減少させるために、従来から種々の試みが成
されている０例えば、８１基板上にＧａＡｓ層を形成し
た後にアニールして歪を緩和させたり、ＧａＡｓ層中に
歪超格子層を挿入したりしている。
しかしながら、これらの方法によってもＧａＡＳ層表面
の転位欠陥密度は１０’ｃｍ−”程度あり、良好な結晶
性が要求される光デバイス等を製造するには不十分であ
った。
［発明が解決しようとする課題］ このように従来の半導体装置では、ＧａＡｓＪｔｆｉｔ
表面の転位欠陥密度がｌ　Ｑ　７　ｃ　ｍ−を程度残っ
てしまい、ＧａＡｓ基板に比べて結晶性が不十分である
という問題があった。
本発明は上記事情を考慮してなされたもので、半導体基
板上に形成される格子定数の異なる所定の半導体層の転
位欠陥密度を十分に低減させた半導体装置を提供するこ
とを目的とする。
［課題を解決するための手段］ 上記目的は、半導体基板上に格子定数の異なる所定の半
導体層が形成された半導体装置において、前記半導体層
であり、前記第２の半導体層との間に、前記半導体基板
と格子定数の異なる第１のバッファ層と、前記第１のバ
ッファ層と格子定数の異なる第２のバッファ層が設けら
れてなることを特徴とする半導体装置によって達成され
る。
［作用］ 本発明によれば、化合物半導体層中に挿入されたバッフ
ァ層により、半導体基板と所定の半導体層の界面で発生
した転位が表面に達するのを阻止する。
［実施例コ 本発明の第１の実施例による半導体装置を第１図に示す
。本実施例は、格子定数が５．４３１への８１基板上に
格子定数が５．６５３Ａと４％大きいＧａＡｓ層が形成
された半導体装置の場合である。
Ｓｉ基板１上にはＧａＡｓ層２が形成されるが、本実施
例では、ＧａＡｓ層２中にバッファ層としてのＩ　ｎｏ
、＋　Ｇａｏ、ｓ　Ａｓ層３と歪超格子層４が挿入され
た構造をしている。すなわち、Ｓｉ基板１上に約１．５
μｍ厚のＧａＡｓ層２ａが形成され、そのＧａＡｓ層２
ａ上にＩ　ｎｏ、＋　Ｇａｏ、＊　ＡＳ層３が形成され
ている。そのＩ　ｎ　ｏ、　＋　Ｇ　ａ　０．９Ａｓ層
３上に、第２図に示すように約２００人のＧａＡｓ層４
ａ、４ｃ、４ｅ、４ｇと約２００へのＩｎｏ、＋　Ｇａ
ｏ、ｓＡｓ層４ｂ、４ｄ、４ｆ、４ｈが交互に積層され
た歪超格子層４が形成されている。歪超格子層４上にＧ
ａＡｓ層２ｂが形成されている。ＧａＡｓ層２ｂ表面に
デバイスが形成される。
本実施例による半導体装置の製造方法を説明する。
ｓｉ基板１上にＭＯＣＶＤ法によりＧａＡｓ７１２ａ、
Ｉ　ｎｏ、＋　Ｇａｏ、ｓ　Ａｓ層３、歪超格子層４、
ＧａＡｓ層２ｂを形成する。まず、Ｓｉ基板１上に４５
０℃の低温で１００人のアモルファスＧａＡｓを成長さ
せ、その後通常のＧａＡｓの成長温度である７　００　
”Ｃまで昇温し、圧カフ　６　Ｔ　ｏ　ｒ　ｒで約１．
５μｍのＧａＡｓ層２ａをエピタキシャル成長させた。
ＧａＡｓ層２ａは０．５〜２．０μｍ程度が好ましい、
原料としてはＴＭＧ（トリメチルガリウム）とＡＳＨ３
（アルシン）を用いた。引き続いて、Ｉ　ｎｏ、＋　Ｇ
ａｏ、ｓ　Ａｓ層３を約６０００人エピタキシャル成長
させる。Ｉｎｏ、＋Ｇａｏ、ｓＡＳ層３は、０．４〜０
．８．ｉｚｍ程度が好ましい、更に、Ｉ　ｎｏ、＋　Ｇ
ａｏ、ｓ　Ａｓ層３の上に約２００ＡのＧａＡｓ層４ａ
、４ｃ、４ｅ、４ｇと約２００へのＩ　ｎ、、、Ｇａ、
、、Ａｓ層４ｂ。
４ｄ、４ｆ、４ｈを交互に成長させて歪超格子層４を形
成する。最後に、デバイスが形成されるＧａＡｓ層２ｂ
を全体の厚さが約４μｍになるまで結晶成長させる。
第１図に示すように、８１基板１とＧａＡｓ層２ａとの
へテロ界面において発生した転位は上層に伝達される。
しかしながら、本実施例ではＩｎ。、＋　Ｇａｏ、ｓ　
Ａｓ層３と歪超格子層４が挿入されているので、各層の
界面で転位の方向が横方向に曲げられて、ＧａＡｓ層２
ｂまで達する貫通転位（スレッディング（ｔｈｒｅａｄ
ｉｎｇ）転位）が減少して最終的に表面の転位欠陥密度
を減少させるごとができる。
本願発明者等はバッファ層としてのＩｎｏ、＋Ｇａｏ、
ｓＡｓ層３の厚さを種々変化させた場合のＧａ　Ａ　ｓ
　Ｍ　２　ｂ表面の転位欠陥密度の変化を調べた。
そのときのＩ　ｎｏ、＋　Ｇａｏ、ｅ　Ａｓ層３の厚さ
と転位欠陥密度であるエッチビット密度の関係を第３図
に示す、なお、エッチビット密度はＧａＡｓ層２ｂ表面
をＫＯＨ溶液で溶かした場合の単位面積当りのビット数
である。
第３図かられかるように、Ｉ　ｎｏ、＋　Ｇａｏ、ｓ　
ＡＳ層３を設けないとき（厚さがゼロ）はエッチビット
密度は１０’ｃｍ””台であるが、Ｉｎｏ、＋Ｇａｏ、
ｅＡｓ層３を挿入するとエッチビット密度が減少しはじ
め、厚くなるほど大きく減少し、約６０００人の厚さで
エッチビット密度が２．０ＸＩＯ’ｃｍ−２と最小にな
る。更に厚くするとエッチビット密度は逆に増加する。
　Ｉ　ｎｏ、＋　Ｇａｏ、ｓ　ＡＳ層３の最適な６００
０人の厚さは、Ｇ　ａ　Ａ　ｓ層２ａに対するＩ　ｎｏ
、ｔ　Ｇａｏ、ｅ　Ａｓ層３の臨界厚さの約２倍である
。したがって、Ｉ　ｎｏ、ｔ　Ｇａｏ。
ｅ　Ａ　ｓ層３を臨界厚さ以上積むことにより、この層
で貫通転位を発生し易くして下層からの転位が上層に伝
達するのを阻止しているものと思われる。
本発明の第２の実施例による半導体装置を第４図に示す
、第１図に示す第１の実施例と同一の構成要素には同一
の符号を付して説明を省略する。
本実施例では、ＧａＡｓ層２中にバッファ層としてのＩ
　ｎｏ、＋　Ｇａｏ、＊　Ａｓ１３のみを挿入し、歪超
格子Ｎ４を挿入していない、このようなｍ造でもＩ　ｎ
ｏ、＋　Ｇａｏ、ｓ　Ａｓ層３があるので転位欠陥密度
を十分減少させることができる。
本願発明者等は本実施例においてもバッファ層としての
Ｉ　ｎｏ、ｔ　Ｇａｏ、＊　Ａｓ［３の厚さを種々変化
させた場合のＧａＡｓ層２ｂ表面の転位欠陥密度の変化
を調べた。そのときのＩｎｏ、＋Ｇａ。
、Ａｓ層３の厚さと転位欠陥密度であるエッチビット密
度の関係を第３図に示す、第３図から分かるように、第
１の実施例よりも全体的に転位欠陥密度は少し大きいも
のの、本実施例の場合も第１の実施例とほぼ同じ傾向を
示している。すなわち、Ｉ　ｎｏ、＋　Ｇａｏ、ｓ　Ａ
ｓ層３を挿入するとエッチビット密度が減少しはじめ、
約６０００人の厚さでエッチビット密度が３．５Ｘ１０
’　ｃｍ−’と最小になる。更に厚くすると逆にエッチ
ビット密度は逆に増加する。
本発明は上記実施例に限らず種々の変形が可能である。
上記実施例ではバッファ層はＩｎ。ｌＧ　ａ　０．９Ａ
ｓ層であったが、Ｉｎの組成比は０．１に限らず他の組
成比ＸのＩｎ　　Ｇａ　　　　Ａｓでもよい。
ｘ　　　１−ｘ また、Ｉ　ｎＧａＡｓの代わりに■族元素とＶ族元素の
化合物であるＡｊＧａＡｓでも、ＩｎＧａＰでも、Ｇａ
Ａｓ　Ｐでも、ＩｎＡｓでも、ＡＪＩＡｓでもよい。
また、歪超格子層は、上記実施例におけるＩｎｏ、Ｇａ
ｏ、＊　Ａｓ／ＧａＡｓｍ造以外に、他の造成外ＸのＩ
ｎ　　Ｇａ　　　　Ａｓを用いたＩｎ　　Ｇｘ　　　１
−ｘ　　　　　　　　　ｘ ａｌ−ｘＡｓ／ＧａＡｓ構造でも、Ｉｎ　　ＧａＩｘ　
Ｐ　／　Ｉ　ｎ　　Ｇ　ａ　　　　Ｐ構造でもよく、要
は、ｙ　　　　　１−ｙ 互いに格子定数の異なる層が交互に積層された構遺であ
ればよい。
さらに、本発明はＳｉ基板にＧａＡｓ層の代わりにＩｎ
Ｐ層等の他の化合物半導体層を形成する場合にも適用で
きる。要は、ＩＶ族元素の半導体基板上に■族元素とＶ
族元素の化合物半導体層が形成されるあらゆるタイプの
半導体装置に本発明を適用できる。
［発明の効果］ 以上の通り、本発明によれば、半導体基板と格子定数の
異なる所定の半導体層の界面で発生する転位を低減させ
ることができる。
置の断面図である。
図において、 １・・・Ｓｉ基板 ２．２ａ、２ｂ・・・ＧａＡｓ層 ３−Ｉｎｏ、＋　Ｇａ６．ｇＡｓ層 ４・・・歪超格子層 ４ａ、４ｃ、４ｅ、４ｇ＝−ＧａＡｓ層４ｂ、’４ｄ、
４ｆ、４ｈ ・−１ｎｏ、＋　Ｇａｏ、ｓＡｓ層
【図面の簡単な説明】
第１図は本発明の第１の実施例による半導体装置の断面
図、 第２図は同半導体装置の要部断面図、 第３図はＩ　ｎＧａＡｓ層の厚さとエッチビット密度の
関係を示すグラフ、

Claims (1)

  1. 【特許請求の範囲】 １、半導体基板上に格子定数の異なる所定の半導体層が
    形成された半導体装置において、前記半導体基板と前記
    所定の半導体層との間に、前記半導体基板と格子定数の
    異なる第１のバッファ層と、前記第１のバッファ層と格
    子定数の異なる第２のバッファ層が設けられてなること
    を特徴とする半導体装置。 ２、請求項１記載の半導体装置において、前記第２のバ
    ッファ層と前記所定の半導体層との間に歪超格子層が設
    けられてなることを特徴とする半導体装置。 ３、請求項１又は２記載の半導体装置において、前記半
    導体基板はＳｉ基板であり、前記所定の半導体層及び前
    記第１のバッファ層はＧａＡｓ層であり、前記第２のバ
    ッファ層はＩｎＧａＡｓ層であることを特徴とする半導
    体装置。
JP01137865A 1989-05-31 1989-05-31 半導体装置 Expired - Fee Related JP3114809B2 (ja)

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