JPH03171634A - Epitaxial wafer with formation layer of electrode for fet - Google Patents
Epitaxial wafer with formation layer of electrode for fetInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＦＥＴ用電極形成層付エビタキシャルウエーハ
に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an epitaxial wafer with an electrode forming layer for FET.
従来ＦＥＴ用電極形成層付エビタキシャルウ工一ハは、
第２図（１１， （ｂ）， （ｃ）に示すように、何れ
もＧａＡｓ基板ｆｌｌ上に、第１層として高純度ＧａＡ
ｓバッファ層（２）、又は高純度ＡＪＧａＡｓバッファ
層（３）、或いは高純度Ｇ ａ Ａ ｓ ／＜ッファ層
（２）とその上に高純度，ｆＭＧａＡｓバッファ層（３
）を形成し、第２層として不純物をドーピングしたＧａ
Ａｓ活性層（４）を形成し、更に第３層として不純物を
ドーピングしたＧａＡｓ電極形成層（５）を形或したも
のである。活性層（４）と電極形戊層（５）のドーピン
グには同一の不純物、例えば硫黄（Ｓ）又はシリコン（
Ｓ ｉ）を用い、各層のキャリア濃度はバッファ層でＩ
Ｘ １Ｇ”ＯＮ３以下、電極形成層で８ＸＩＯ”ａｎ
”以上である。Conventional Ebitaxial wafer with electrode forming layer for FET is as follows:
As shown in Fig. 2 (11, (b), (c)), high-purity GaAs is used as the first layer on a full GaAs substrate.
s buffer layer (2), or a high purity AJGaAs buffer layer (3), or a high purity GaAs/< buffer layer (2) and a high purity, fMGaAs buffer layer (3) on it.
) and doped with impurities as the second layer.
An As active layer (4) is formed, and a GaAs electrode forming layer (5) doped with impurities is formed as a third layer. The active layer (4) and the electrode-forming layer (5) are doped with the same impurity, for example sulfur (S) or silicon (
Si), and the carrier concentration in each layer is I in the buffer layer.
X 1G"ON3 or less, 8XIO"an in electrode formation layer
“That’s it.
このような構造のエビタキシャルウェーハは、下記の戊
長法で造られている。即ち第２図（１）に示す構造のエ
ビタキシャルウエーハはハロゲン気相成長法（Ｖ Ｐ
Ｅ）で造られ、第２図（！），（ｂ）， （Ｃ）に示す
構造のエビタキシャルウエーノ＼は有機金属気相成長法
（ＭＯＶＰＥ）により造られている。またこれ等は分子
線エビタキシャル成長法（ＭＢＥ）でも造ることが可能
であるが、成長速度が遅いため利用されることは少ない
。以下ＭＯＶＰＥ法について説明する。The epitaxial wafer having such a structure is manufactured by the extrusion method described below. That is, the epitaxial wafer having the structure shown in FIG.
E) and the structure shown in Figures 2 (!), (b), and (C) are produced by the metal organic vapor phase epitaxy (MOVPE). These can also be produced by molecular beam epitaxial growth (MBE), but this is rarely used due to the slow growth rate. The MOVPE method will be explained below.
第３図はＭＯＶＰＥ法によるエビタキシャルウエーハの
製造装置を示すもので、図において、Ｃｌ）はＧａＡｓ
基板、（６）は反応炉、（７）はＳｉＣ：１一トカーボ
ンサセプタ、（８）は高周波誘導加熱コイル、（９）は
冷却水、＋１１は排気ポンプ、（１１）はキャリアガス
であるＨ２導入口、（＋２）は原料ＴＭＧａ（トリメチ
ルガリウム） 、（１３）は原料ＴＭＡｌ（トリメチル
アルミニウム） 、６４）は原料Ａ，Ｈ３ （アルシン
）、（＠は原料Ｈ２Ｓ （硫化水素）又はＳｉＨ４ （
シラン） 、（１６）は流量計、《１７）は開閉弁、（
１日）は減圧弁を示し、ＧａＡｓ基板（１）はサセプタ
（７）上に置かれ、キャリアガスＨ２の導入口（１０よ
り導入されたＨ２雰囲気中で所定の温度に加熱される。Figure 3 shows an apparatus for manufacturing an epitaxial wafer using the MOVPE method. In the figure, Cl) is GaAs.
The substrate, (6) is the reactor, (7) is the SiC:1 carbon susceptor, (8) is the high-frequency induction heating coil, (9) is the cooling water, +11 is the exhaust pump, and (11) is the carrier gas. H2 inlet, (+2) is raw material TMGa (trimethyl gallium), (13) is raw material TMAl (trimethyl aluminum), 64) is raw material A, H3 (arsine), (@ is raw material H2S (hydrogen sulfide) or SiH4 (
silane), (16) is a flow meter, (17) is an on-off valve, (
The GaAs substrate (1) is placed on the susceptor (7) and heated to a predetermined temperature in the H2 atmosphere introduced through the carrier gas H2 inlet (10).
キャリアガスＨ２と共に原料＋＋２），０３）， ６４
）， ［＋ｓ）から導入された原料ガスは、ＧａＡｓ基
板（１）の近傍で熱分解反応を起し、ＧａＡＳ基板（１
）上に結晶を成長させた後、排気ポンプ（Ｉ１により排
出させる。尚ＧａＡｓ基板（１）間の特性の差をなくす
ため、サセプタ（７）は結晶成長中回転する。またＧａ
Ａｓの成長には原料にＴＭＧａとＡｓＨ３を使用し、Ａ
Ａ’ＧａＡｓの成長には原料にＴＭＧａとＴＭＡＪとＡ
ｓＨ．が用いられる。Raw material ++2), 03), 64 along with carrier gas H2
), [+s) causes a thermal decomposition reaction in the vicinity of the GaAs substrate (1),
) After the crystal is grown on the GaAs substrate (1), the susceptor (7) is rotated during the crystal growth to eliminate the difference in characteristics between the GaAs substrates (1).
TMGa and AsH3 are used as raw materials for the growth of As.
For the growth of A'GaAs, the raw materials are TMGa, TMAJ and A.
sH. is used.
ＧａＡｓやＡｌＧａＡｓの残留不純物濃度（キャリア濃
度）は、第４図に示すようにＡｓＨ，流量と有機金属流
量の和との比（Ｖ／ＩＩＩ）に依存することが知られて
おり、Ｖｌｍ比の小さい領域ではＰ型の結晶となり、キ
ャリア濃度はＶ／ＩＩＩ比の増加と共に小さくなる。ま
た■／■比の大きい領域ではｎ型の結晶となり、キャリ
ア濃度はＶ／ＩＩＩ比の減少と共に小さくなる。It is known that the residual impurity concentration (carrier concentration) in GaAs and AlGaAs depends on the ratio (V/III) of the AsH flow rate and the sum of the organic metal flow rate, as shown in Figure 4, and the Vlm ratio In a small region, it becomes a P-type crystal, and the carrier concentration decreases as the V/III ratio increases. In addition, in a region where the ■/■ ratio is large, the crystal becomes an n-type crystal, and the carrier concentration decreases as the V/III ratio decreases.
第２図（！）， （ｂｌ． ｆｅ）のバッファ層に用い
る高純度ＧａＡｓやＡＡ’ＧａＡｓは第４図に示すｎ型
とＰ型が反転するＶ／ｍ比において成長する。High-purity GaAs or AA'GaAs used for the buffer layer in FIGS. 2(!) and (bl. fe) is grown at a V/m ratio at which n-type and p-type are reversed as shown in FIG.
この領域ではドナもアセプタも共に１０１７ｃｍ−３以
下と最も高純度となる。In this region, both donor and acceptor have the highest purity of 1017 cm-3 or less.
一方活性層や電極形成層の様にキャリア濃度がＩ Ｘ
Ｉｎ”ｃｍ−３以上のＧａＡｓを成長させる場合は、Ｈ
２Ｓ又はＳｉＨ４を少量上記原料ガスと共に添加し、Ｓ
又はＳｉを不純物として結晶中に取り込ませている。On the other hand, like the active layer and electrode forming layer, the carrier concentration is I
When growing GaAs of In"cm-3 or more, H
A small amount of 2S or SiH4 is added together with the above raw material gas, and S
Alternatively, Si is incorporated into the crystal as an impurity.
第２図 ｆｃ）に示す構造で、活性層や電極形成層のキ
ャリア濃度を各々２ Ｘ １０１７ｃｍ−’， ｌ
ｘ１０１８ｃｍ−’としてＳドーピングやＳｉ ドーピ
ングを行なって結晶成長を行ない、バッファ層の特性の
成長回数依存性を調べた。バッファ層の成長温度は６３
０℃、■／■比はＧａＡｓで２０、ＡｌＧａＡｓで７０
である。第５図（ａ）にＳｉドーピングの場合のリーク
電流の経時変化を、第５図 （ｂｌにＳドーピングの場
合のリーク電流の経時変化を示す。図においてＩはリー
ク電流、Ｉｏはリーク電流の規格値を示す。尚リーク電
流（■）は一定形状の電極に一定電圧を印加した時の電
流値で定義する。In the structure shown in Fig. 2 fc), the carrier concentration of the active layer and electrode forming layer is 2 x 1017 cm-', l.
Crystal growth was performed with S doping and Si doping at x1018 cm-', and the dependence of the characteristics of the buffer layer on the number of growth times was investigated. The growth temperature of the buffer layer is 63
0℃, ■/■ ratio is 20 for GaAs and 70 for AlGaAs.
It is. Figure 5 (a) shows the change in leakage current over time in the case of Si doping, and Figure 5 (bl) shows the change in leakage current over time in the case of S doping. In the figure, I is the leakage current, and Io is the leakage current. The standard value is shown.The leakage current (■) is defined as the current value when a constant voltage is applied to an electrode of a constant shape.
第５図（ａ）， （ｂ）から判るように、Ｓｉドーピン
グの場合はリーク電流が徐々に増加するも、規格値内と
なっている。これに対しＳドーピングの場合はリーク電
流が２回目以降規格値以上となり、バッファ層が高純化
していない。しかしこのような状況でもノンドープのＧ
ａＡｓ成長を行なった後、第２図（ｃ）に示す構造のエ
ビタキシャルウエーハを製造した場合、特性は回復して
いる。As can be seen from FIGS. 5(a) and 5(b), in the case of Si doping, the leakage current gradually increases, but remains within the standard value. On the other hand, in the case of S doping, the leakage current exceeds the standard value from the second time onward, and the buffer layer is not highly purified. However, even in this situation, non-doped G
When an epitaxial wafer having the structure shown in FIG. 2(c) is manufactured after aAs growth, the characteristics are recovered.
このことは次の様に解釈される。第２図（Ｃ）の構造に
成長させると、サセプタ上にも多結晶の同一構造が成長
する。次の成長でＧａＡｓバッファ層及びＡｌＧａＡｓ
バツファ層の成長中、サセプタに付着している多結晶層
の最上部（不純物を多く含む層）より不純物が再蒸発し
、バッファ層中へ取り込まれることになる（オートドー
ピング）。その取り込まれる量は不純物の蒸気圧に依存
する。This can be interpreted as follows. If the structure shown in FIG. 2(C) is grown, the same polycrystalline structure will also grow on the susceptor. In the next growth, GaAs buffer layer and AlGaAs
During growth of the buffer layer, impurities are re-evaporated from the top of the polycrystalline layer (layer containing many impurities) attached to the susceptor and incorporated into the buffer layer (autodoping). The amount taken up depends on the vapor pressure of the impurity.
Ｓの場合蒸気圧が大きいため、オートドーピングは顕著
となる。しかしノンドープのＧａＡｓ層を成長した後で
あれば、サセプタに付着している多結品層の最上部が不
純物を多く含んでいないため、一時的に回復する。この
ような観点からドーパントとしてはＳｉの方がエビタキ
シャルウエーハの製造に適している。In the case of S, since the vapor pressure is large, autodoping becomes significant. However, after the non-doped GaAs layer is grown, the uppermost part of the multi-crystalline layer adhering to the susceptor does not contain many impurities, so it recovers temporarily. From this point of view, Si is more suitable as a dopant for manufacturing an epitaxial wafer.
一方活性層のキャリア濃度の均一性はＦＥＴの製作歩留
り上重要であり、バラツキの大きいエビタキシャルウエ
ーハは商品価値が下る。Ｓドーピングにおける均一性に
ついて、特開昭６０−１０４６２６号公報、特開昭６０
−１１５７３９号公報及び特開昭６１−１０９２６４号
公報に記載された方法によって成長を行なえば、第６図
（！）に示すように２”φのウエーハでキャリア濃度
ｎと平均キャリア濃度ｎＡＶの比を±３％以下とするこ
とができる。On the other hand, the uniformity of the carrier concentration in the active layer is important for the production yield of FETs, and the commercial value of an epitaxial wafer with large variations decreases in commercial value. Regarding uniformity in S doping, JP-A-60-104626, JP-A-60
If the growth is carried out by the method described in Japanese Patent Application Laid-open No. 115739 and Japanese Patent Application Laid-open No. 61-109264, the ratio of the carrier concentration n to the average carrier concentration nAV on a 2"φ wafer is as shown in FIG. 6 (!). can be made within ±3%.
Ｓｉドーピングにおける均一性について、Ｓ１ドーピン
グ時のキャリア濃度（ｎ）と戊長ずるパラメータの関係
は次の様になる。Regarding uniformity in Si doping, the relationship between the carrier concentration (n) and the length shift parameter during S1 doping is as follows.
ｒ１ｏｃ ［Ｓ ｉ Ｈ， ］ ［ＴＭＧ ａ］
−’ｅｘｐ（−Ｅｘ／ｋＴ）［Ｓ ＋ Ｈ４ ］ ：
Ｓ ＋ Ｈ４のモル分率［ＴＭＧａ］ ： Ｔ
ＭＧａのモル分率Ｅａ ： ＳｉＨ４の分解エ
ネルギーＴ 或長温度
成長速度は［ＴＭＧａｌに比例することからキャリア濃
度ｎの分布はウエーノ１内の膜厚と温度分布に依存する
。本発明者は種々改善を試みたが、ｎ ／ ｎ Ａ Ｖ
は第６図（ｂ）に示すように２”φウエーハで±７％程
度の均一性しか得られなかった。このように均一性の点
ではＳの方が適している。以上の様に製造の再現性及び
製品の特性からみるとＳとＳｉは何れも一長一短がある
。r1oc [S i H, ] [TMG a]
-'exp (-Ex/kT) [S + H4]:
Molar fraction of S + H4 [TMGa]: T
Mole fraction Ea of MGa: Decomposition energy T of SiH4 Since the long-term temperature growth rate is proportional to [TMGal, the distribution of the carrier concentration n depends on the film thickness and temperature distribution in the wafer 1. The inventor attempted various improvements, but n/n A V
As shown in Figure 6(b), uniformity of only about ±7% was obtained on a 2"φ wafer. In this way, S is more suitable in terms of uniformity. In terms of reproducibility and product characteristics, both S and Si have advantages and disadvantages.
本発明はこれに鑑み種々検討の結果、活性層のキャリア
濃度の均一性を高め、電極形成層の電極抵抗を下げる目
的でキャリア濃度８ｘ ｌＱＩ７ＣＩ！ｌ − ’を確
保すると共に、製造の再現性を高めることができるＦＥ
Ｔ用電極形成層付エビタキシャルウエーハを開発したも
のである。In view of this, as a result of various studies, the present invention has been developed to improve the uniformity of the carrier concentration in the active layer and to lower the electrode resistance of the electrode forming layer. FE that can ensure l-' and improve manufacturing reproducibility
We have developed an epitaxial wafer with a T electrode formation layer.
即ち本発明ウエーノ＼の一つは、ＧａＡｓ基板上に、第
１層として高純度ＧａＡｓノ（−ソファ層を形成した後
、第２層として硫黄（Ｓ）をドーピングしてキャリア濃
度１〜５ＸｌＯ”ｃｍ−３としたＧａＡｓ活性層を形成
し、その上に第３層としてシリコン（Ｓｉ）をドーピン
グしてキャリア濃度３ ｘ ｌＱＩ７（１）−３以上と
したＧａＡｓ電極形成層を形成したことを特徴とするも
のである。That is, one of the methods of the present invention is to form a high-purity GaAs layer as a first layer on a GaAs substrate, and then dope sulfur (S) as a second layer to form a carrier concentration of 1 to 5XlO''. A GaAs active layer with a concentration of cm-3 is formed, and a GaAs electrode forming layer is formed thereon as a third layer by doping silicon (Si) to have a carrier concentration of 3 x lQI7(1)-3 or more. That is.
また本発明ウェーハの他の一つは、ＧａＡｓ基板上に、
第１層として高純度ｆｉｌＧ８Ａｓ／＜ッファ層を形成
した後、第２層としてＳをドーピングしてキャリア濃度
１〜５ Ｘ １Ｇ１７ｃｍ−３としたＧａＡｓ活性層を
形成し、その上に第３層としてＳｉをドーピングしてキ
ャリア濃度８×１０１７ｃｍ−’以上としたＧａＡｓ電
極形成層を形成したことを特徴とするものである。Another wafer of the present invention has a GaAs substrate with
After forming a high-purity filG8As/< buffer layer as the first layer, a GaAs active layer doped with S to have a carrier concentration of 1 to 5 x 1G17 cm-3 was formed as the second layer, and on top of that, as the third layer. The present invention is characterized in that a GaAs electrode forming layer is doped with Si to have a carrier concentration of 8 x 1017 cm-' or more.
また本発明ウエーハの更に他の一つは、ＧａＡｓ基板上
に、第１層として高純度ＧａＡｓバッファ層とその上に
高純度ＡＡ’ＧａＡｓノ（・ソファ層を形或した後、第
２層としてＳをドーピングしてキャリア濃度１〜５ Ｘ
１Ｇ′７ＣＩＯ−’としたＧａＡｓ活性層を形成し、
その上に第３層としてＳｉをドーピングしてキャリア濃
度８ Ｘ １０１７ＣＩｌｌ−’以上としたＧａＡｓ電
極形成層を形成したことを特徴とするものである。In still another wafer of the present invention, a high-purity GaAs buffer layer is formed as a first layer on a GaAs substrate, and a high-purity AA'GaAs layer (sofa layer) is formed on top of the high-purity GaAs buffer layer as a second layer. Doping with S to achieve a carrier concentration of 1 to 5
A GaAs active layer of 1G'7CIO-' is formed,
The present invention is characterized in that a GaAs electrode forming layer doped with Si and having a carrier concentration of 8×10 17 CIll-' or more is formed thereon as a third layer.
本発明は第２図（ａ）， （ｂｌ． （ｃ）に示す構成
のエビタキシャルウエーハにおいて、ＧａＡｓ基板上に
第１層としてＧａＡｓバッファ層又はＡＩＧａＡＳバッ
ファ層或いはＧａＡｓバッファ層とその上にＡ／ＧａＡ
ｓバッファ層を形成し、第２層としてＳのドーピングに
よりキャリア濃度を１〜５ Ｘ Ｉ０１７ｃｍ−３とし
た活性層を形成し、更にその上に第３層としてＳｉのド
ーピングによりキャリア濃度を８ Ｘ １０１７ｃｍ−
’以上とし電極形成層を形成したもので、活性層をＳの
ドーピングにより、キャリア濃度の均一性を高め、電極
形成層をＳｉのドーピングにより、電極抵抗を下げたも
のである。The present invention provides an epitaxial wafer having the structure shown in FIGS. GaA
An active layer is formed as a second layer with a carrier concentration of 1 to 5 x I017cm-3 by doping with S, and then an active layer with a carrier concentration of 8 x I017cm-3 is formed by doping with Si as a third layer. 1017cm-
The electrode forming layer was formed as described above, and the active layer was doped with S to increase the uniformity of the carrier concentration, and the electrode forming layer was doped with Si to lower the electrode resistance.
活性層はキャリア濃度の均一性が要求されるところから
、均一性のよいドーピングの可能なＳによりドーピング
することにより、均一性の良い活ｔｔＬ層を形成した。Since the active layer is required to have uniform carrier concentration, it was doped with S, which allows for highly uniform doping, to form a highly uniform active ttL layer.
また電極形成層は電極抵抗を下げ、キャリア濃度を８Ｘ
Ｉ０１７ａｎ−’以上確保する必要があり、キャリア濃
度の均一性はあまり問題でない。そこでオートドーピン
グの小さいＳｉによりドーピングを行なうことにより、
電極抵抗を下げ、キャリア濃度８ Ｘ １０１７ａｍ
’以上を確保し、製造の再現性を高めたものである。In addition, the electrode formation layer lowers the electrode resistance and increases the carrier concentration by 8X.
It is necessary to ensure at least I017an-', and the uniformity of carrier concentration is not much of a problem. Therefore, by doping with Si with low autodoping,
Lower electrode resistance, carrier concentration 8 x 1017am
This ensures the above and improves the reproducibility of manufacturing.
以下本発明の実施例について説明する。 Examples of the present invention will be described below.
第２図（ｃｌに示す構造のエビタキシャルウエーハを第
３図に示す製造装置を用い、第１表に示す条件でＧａＡ
ｓ基板上に第１層としてＧａＡＳバッファ層とその上に
ＡｌＧａＡｓバッファ層を形成し、第２層としてＳドー
ピングによるＧａＡｓ活性層を形成し、その上に第３層
としてＳｉドーピングによるＧａＡｓ電極形成層を形成
した。An epitaxial wafer with the structure shown in FIG.
A GaAs buffer layer is formed on the s-substrate as a first layer, an AlGaAs buffer layer is formed thereon, a GaAs active layer doped with S is formed as a second layer, and a GaAs electrode forming layer is formed as a third layer on the S-doped layer. was formed.
第
１
表
これについてリアクタクリーニング後の戊長回数におけ
る経時変化（リーク電流Ｉとリーク電流の規格値１ｏの
比）を調べた。その結果を第１図（貴示す。Table 1 Regarding this, the change over time in the number of elongations after reactor cleaning (ratio of leakage current I to leakage current standard value 1o) was investigated. The results are shown in Figure 1.
図より明らかなように本発明エビタキシャルウエーハは
、第５図０）のＳｉドーピングの場合よりもリーク電流
の増加は、幾分大きいものの、ｌＯ同以上規格値内には
いっており、製造の再現性が確保できることが判る。As is clear from the figure, although the increase in leakage current in the epitaxial wafer of the present invention is somewhat larger than in the case of Si doping as shown in Figure 5, 0), it is within the standard value by the same amount as IO, and it is possible to reproduce the manufacturing process. It can be seen that the quality can be ensured.
このように本発明によれば、活性層をＳでドーピングす
ることにより、キャリア濃度の均一性を向上し、電極形
成層をＳｉでドーピングすることにより、オートドーピ
ングを減少し、製造の再現性を向上することができる等
工業上顕著な効果を奏するものである。As described above, according to the present invention, by doping the active layer with S, the uniformity of carrier concentration is improved, and by doping the electrode forming layer with Si, autodoping is reduced and the reproducibility of manufacturing is improved. It has significant industrial effects such as improved performance.
第１図は本発明エビタキシャルウエーハのりアクタクリ
ーニング後の成長回数とリーク電流の経時変化の関係図
、第２図（ａ）． （ｂ）， （ｃ）はそれぞれエビタ
キシャルウェーハの構造を示す断面図、第３図はエビタ
キシャルウエーハの製造装置の説明図、第４図はエビタ
キシャルウェーハのキャリア濃のＶ／ＩＩＩ比依存性を
示す関係図、第５図（ａ）， （ｂ）は従来エビタキシ
ャルウエーハのりアクタクリーニング後の成長回数とり
・−ク電流の経時変化を示す関係図で、（ａ）はＳｉド
ーピングの場合、（ｂ）はＳドーピングの場合、第６図
（ａ）． （ｂ）はエビタキシャルウエーハのキャリア
濃度の面内分布を示す図面で、（ａ）はＳドーピングの
場合、（ｂ） はＳｉドーピングの場合である。
１，ＧａＡｓ基板
２．ＧａＡｓバッファ層
３．Ａ／ＧａＡｓバッファ層
４，ＧａＡｓ活性層
５．ＧａＡｓ電極形戊層
６．反応炉
７．サセプター
８．高周波誘導コイル
９．冷却水
０．排気ポンプ
１．Ｈ２導入口
２． １３． １４． ＋５．原料
６．流量計
７．開閉弁
８．減圧弁
第１図
１／Ｉ。
リアクタクリーニング後の成長回数
第２図
（０）
（ｂ）
（Ｃ）
キャリア濃度（ａｍ“３）
第４図
Ｖ／ｍ
１／１ｏ
第５図（ａ）
リアクタクリーニング後の成長回数
１／ｔｏ
第５図（ｂ）
Ｊアクタクリーニング後の成長回数FIG. 1 is a diagram showing the relationship between the number of times the epitaxial wafer of the present invention grows and the leakage current after actor cleaning, and FIG. 2(a). (b) and (c) are cross-sectional views showing the structure of the epitaxial wafer, Figure 3 is an explanatory diagram of the manufacturing equipment for the epitaxial wafer, and Figure 4 is the dependence of carrier concentration on the V/III ratio of the epitaxial wafer. FIGS. 5(a) and 5(b) are relational diagrams showing changes over time in the number of growth times and the current after the conventional epitaxial wafer paste actor cleaning, and (a) is for Si doping. (b) is the case of S doping, and FIG. 6(a). (b) is a drawing showing the in-plane distribution of carrier concentration in an epitaxial wafer, (a) is for S doping, and (b) is for Si doping. 1. GaAs substrate 2. GaAs buffer layer 3. A/GaAs buffer layer 4, GaAs active layer 5. GaAs electrode shaped layer 6. Reactor 7. Susceptor 8. High frequency induction coil9. Cooling water 0. Exhaust pump 1. H2 inlet port 2. 13. 14. +5. Raw materials 6. Flow meter7. Open/close valve 8. Pressure reducing valve Figure 1 1/I. Number of growth after reactor cleaning Figure 2 (0) (b) (C) Carrier concentration (am"3) Figure 4 V/m 1/1o Figure 5 (a) Number of growth after reactor cleaning 1/to Figure 5 (b) Number of growth after J actor cleaning
Claims (3)
バッファ層を形成した後、第２層として硫黄（Ｓ）をド
ーピングしてキャリア濃度１〜５×１０＾１＾７ｃｍ＾
−＾３としたＧａＡｓ活性層を形成し、その上に第３層
としてシリコン（Ｓｉ）をドーピングしてキャリア濃度
８×１０＾１＾７ｃｍ＾−＾３以上としたＧａＡｓ電極
形成層を形成したことを特徴とするＦＥＴ用電極形成層
付エピタキシャルウェーハ。(1) High purity GaAs as the first layer on the GaAs substrate
After forming the buffer layer, sulfur (S) is doped as the second layer to give a carrier concentration of 1 to 5 x 10^1^7 cm^
A GaAs active layer with a carrier concentration of 8 x 10^1^7 cm^-^3 was formed on top of the active layer by doping silicon (Si) as a third layer. An epitaxial wafer with an electrode forming layer for FET, characterized by:
Ａｓバッファ層を形成した後、第２層として硫黄（Ｓ）
をドーピングしてキャリア濃度１〜５×１０＾１＾７ｃ
ｍ＾−＾３としたＧａＡｓ活性層を形成し、その上に第
３層としてシリコン（Ｓｉ）をドーピングしてキャリア
濃度８×１０＾１＾７ｃｍ＾−＾３以上としたＧａＡｓ
電極形成層を形成したことを特徴とするＦＥＴ用電極形
成層付エピタキシャルウェーハ。(2) High purity AlGa as the first layer on the GaAs substrate
After forming the As buffer layer, sulfur (S) is added as the second layer.
Doping with carrier concentration 1~5×10^1^7c
A GaAs active layer with m^-^3 is formed, and silicon (Si) is doped thereon as a third layer to give a carrier concentration of 8 x 10^1^7 cm^-^3 or more.
An epitaxial wafer with an electrode formation layer for FET, characterized in that an electrode formation layer is formed.
バッファ層とその上に高純度ＡｌＧａＡｓバッファ層を
形成した後、第２層として硫黄（Ｓ）をドーピングして
キャリア濃度１〜５×１０＾１＾７ｃｍ＾−＾３とした
ＧａＡｓ活性層を形成し、その上に第３層としてシリコ
ン（Ｓｉ）をドーピングしてキャリア濃度８×１０＾１
＾７ｃｍ＾−＾３以上としたＧａＡｓ電極形成層を形成
したことを特徴とするＦＥＴ用電極形成層付エピタキシ
ャルウェーハ。(3) High purity GaAs as the first layer on the GaAs substrate
After forming a buffer layer and a high-purity AlGaAs buffer layer on it, a GaAs active layer with a carrier concentration of 1 to 5 x 10^1^7 cm^-^3 is formed as a second layer by doping with sulfur (S). Then silicon (Si) is doped as a third layer to give a carrier concentration of 8×10^1.
An epitaxial wafer with an electrode formation layer for FET, characterized in that a GaAs electrode formation layer having a thickness of ^7cm^-^3 or more is formed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30971589A JPH03171634A (en) | 1989-11-29 | 1989-11-29 | Epitaxial wafer with formation layer of electrode for fet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30971589A JPH03171634A (en) | 1989-11-29 | 1989-11-29 | Epitaxial wafer with formation layer of electrode for fet |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03171634A true JPH03171634A (en) | 1991-07-25 |
Family
ID=17996423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30971589A Pending JPH03171634A (en) | 1989-11-29 | 1989-11-29 | Epitaxial wafer with formation layer of electrode for fet |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03171634A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008508741A (en) * | 2004-08-02 | 2008-03-21 | キネテイツク・リミテツド | Production of cadmium mercury telluride on patterned silicon. |
| JP2011014922A (en) * | 2010-09-02 | 2011-01-20 | Sumitomo Chemical Co Ltd | Method of manufacturing compound semiconductor wafer, and compound semiconductor device |
| US8021914B2 (en) | 2004-04-06 | 2011-09-20 | Qinetiq Limited | Manufacture of cadmium mercury telluride |
-
1989
- 1989-11-29 JP JP30971589A patent/JPH03171634A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8021914B2 (en) | 2004-04-06 | 2011-09-20 | Qinetiq Limited | Manufacture of cadmium mercury telluride |
| JP2008508741A (en) * | 2004-08-02 | 2008-03-21 | キネテイツク・リミテツド | Production of cadmium mercury telluride on patterned silicon. |
| JP2011014922A (en) * | 2010-09-02 | 2011-01-20 | Sumitomo Chemical Co Ltd | Method of manufacturing compound semiconductor wafer, and compound semiconductor device |
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