JPH03166816A - Semiconductor integrated circuit device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置に関し、例えば、ソー
スフォロワ形態のパワー出力MOSFET(絶縁ゲート
型電界効果トランジスタ)を内蔵した半導体集積回路装
置に利用して有効な技術に関するものである。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a semiconductor integrated circuit device, and is applicable to, for example, a semiconductor integrated circuit device incorporating a power output MOSFET (insulated gate field effect transistor) in the form of a source follower. It is related to effective technology.
パワーMO S F ETを用いたパワースイソチ回路
の例として、例えば雑誌r電子技術J1987年11月
号、頁22〜頁25がある。このパワーMOSFETは
、ソースを接地し、ドレインに誘導性負荷であるモータ
等を接続するものである。As an example of a power switching circuit using a power MOSFET, there is, for example, the magazine R Electronics Technology J, November 1987 issue, pages 22 to 25. This power MOSFET has a source grounded and a drain connected to an inductive load such as a motor.
また、パルス幅変調信号によってスイッチ制御を行うよ
うにするため、ランプ電圧発生回路、パルス幅変調用コ
ンバレータ、ランチ回路及びバッファ駆動回路を備えて
いる。Further, in order to perform switch control using a pulse width modulation signal, a ramp voltage generation circuit, a pulse width modulation comparator, a launch circuit, and a buffer drive circuit are provided.
電子燃料噴射用のソレノイド等のように自動車搭載用の
パワー出力回路は、ハワー出力素子を電源電圧側に接続
し、負荷を回路の接地電位側に設けるというハイサイド
駆動回路(ソースフォロワ回路)とすることが望ましい
。なぜなら、負荷を電源電圧側に接続すると、衝突事故
等により負荷が接地されると、そこに過電流が流れて火
災を引き起こす虞れがあるからである。Power output circuits installed in automobiles, such as electronic fuel injection solenoids, are high-side drive circuits (source follower circuits) in which the Hower output element is connected to the power supply voltage side and the load is placed on the ground potential side of the circuit. It is desirable to do so. This is because if the load is connected to the power supply voltage side and the load is grounded due to a collision or the like, there is a risk that an overcurrent will flow there and cause a fire.
第5図に示すように、パワースイッチMOSFETをソ
ースフォロワ出力回路として用いるとき、電源電圧VD
Dに対して出力レベルがパワースイッチMOSFETの
しきい値電圧だけ低下してしまうのを防ぐために、駆動
回路の動作電圧として昇圧電圧を必要とする。この場合
、次のような問題の生じることが本願発明者の研究によ
って明らかにされた。As shown in FIG. 5, when the power switch MOSFET is used as a source follower output circuit, the power supply voltage VD
In order to prevent the output level from decreasing by the threshold voltage of the power switch MOSFET with respect to D, a boosted voltage is required as the operating voltage of the drive circuit. In this case, the inventor's research has revealed that the following problem occurs.
例えば、接地線が断線したときには、昇圧回路の動作電
圧VDDが、昇圧回路を構或するダイオードDI.D2
及びD3を通してレベルシフトされてパワースイソチM
OSFETQIのゲートにVDD−3VF (ダイオー
ドD1〜D3の合威順方向電圧)のような比較的低い電
圧が定常的に供給される。このため、パワースイッチM
OSFETQIは、完全なオン状態でなく、比較的大き
なオン抵抗値(小さなコンダクタンス)を持ってオン状
態となり負荷RLに定常的に電流を流し続ける。これに
より、上記パワースイッチMOSFETが発熱し、又は
発熱によりIC自体が破壊してしまうという問題が生じ
る。For example, when the grounding line is disconnected, the operating voltage VDD of the booster circuit may be reduced by the diode DI. D2
and level shifted through D3 and power switch M
A relatively low voltage such as VDD-3VF (combined forward voltage of diodes D1 to D3) is constantly supplied to the gate of OSFETQI. For this reason, the power switch M
OSFETQI is not in a completely on state, but is in an on state with a relatively large on-resistance value (small conductance), and keeps current flowing steadily to the load RL. This causes a problem that the power switch MOSFET generates heat or the IC itself is destroyed due to the heat generation.
また、上記自動車にあっては、バッテリーの放電により
エンジンスタートが不能になったとき、他の自動車のバ
ッテリーと接続してエンジンスタートを行うことがしば
しば生じる。この場合、バッテリー間をケーブルによっ
て誤って極性を逆接続してしまう危険性が極めて高い。Furthermore, in the above automobiles, when the engine cannot be started due to discharge of the battery, it often happens that the engine is started by connecting the battery of another automobile. In this case, there is an extremely high risk of accidentally connecting the batteries with reverse polarity using a cable.
このように極性が逆接続されると、搭載される半導体集
積回路装置においては、最低電位点にされるべきP型の
分離領域が逆に最高電位になり、それと接合するN型領
域との間が順バイアスされて素子破壊の生じる虞れがあ
る。When the polarities are reversed in this way, in the semiconductor integrated circuit device to be mounted, the P-type isolation region, which should be the lowest potential point, becomes the highest potential, and the connection between it and the N-type region connected to it becomes the highest potential point. There is a risk that the device will be forward biased and the device will be destroyed.
この発明の目的は、接地線の断線による素子破壊を防止
した半導体集積回路装置を提供することにある。An object of the present invention is to provide a semiconductor integrated circuit device in which element destruction due to disconnection of a ground line is prevented.
この発明の他の目的は、電源極性の逆接続による素子破
壊を防止した半導体集積回路装置を提供することにある
。Another object of the present invention is to provide a semiconductor integrated circuit device that prevents element destruction due to reverse connection of power supply polarity.
この発明の更に他の目的は、自動車搭載に適した半導体
集積回路装置を提供することにある。Still another object of the present invention is to provide a semiconductor integrated circuit device suitable for being mounted on an automobile.
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、接地線に流れる電流の有無を検出する接地線
断線検出回路の断線検出出力信号に従いパワー出力素子
を強制的にオフ状態にさせる。また、上記接地線断線検
出回路として電流ミラー回路を用い、そのコレクタ出力
を回路の最低電位点として利用する。That is, the power output element is forcibly turned off in accordance with the disconnection detection output signal of the ground line disconnection detection circuit that detects the presence or absence of current flowing through the ground line. Further, a current mirror circuit is used as the ground line disconnection detection circuit, and its collector output is used as the lowest potential point of the circuit.
上記した手段によれば、ICの接地線の断線又は接触不
良が生しると、パワー出力素子が強制的にオフ状態にさ
れるから、発熱やそれによる素子破壊が防止できる。ま
た、回路の最低電位点が電流ミラー形態のトランジスタ
により与えられるから、電源電圧の極性を逆接続したと
き寄生ダイオードに直流電流を流さなくすることができ
る。According to the above-mentioned means, when a disconnection or poor contact occurs in the ground line of the IC, the power output element is forcibly turned off, so that heat generation and element destruction due to it can be prevented. Furthermore, since the lowest potential point of the circuit is provided by a current mirror type transistor, it is possible to prevent direct current from flowing through the parasitic diode when the polarity of the power supply voltage is reversely connected.
第1図には、この発明が適用されたパワースイッチ回路
の基本的な一実施例のブロック図が示されている。同図
のパワースイッチ回路は、同図に一点鎖線で示したよう
に1つの集積回路ICとして形成され、特に制限されな
いが、パワースイッチMO S F ETQ 1は、後
述するようにそのドレイン領域として基板が用いられ、
基板の裏面側にドレイン電極が設けられる縦構造とされ
る。FIG. 1 shows a block diagram of a basic embodiment of a power switch circuit to which the present invention is applied. The power switch circuit in the same figure is formed as one integrated circuit IC as shown by the dashed line in the same figure, and although not particularly limited, the power switch MOSFETQ 1 is formed as a substrate as its drain region as described later. is used,
It has a vertical structure in which a drain electrode is provided on the back side of the substrate.
パワースイッチMOSFETQIのドレインは、電源電
圧VDDに接続され、ソースは出力端子OUTに接続さ
れる。出力端子OUTと外部回路の接地電位点との間に
は、負荷RLが設けられる。The drain of the power switch MOSFETQI is connected to the power supply voltage VDD, and the source is connected to the output terminal OUT. A load RL is provided between the output terminal OUT and a ground potential point of the external circuit.
すなわち、この実施例のパワースイッチMOSFETQ
1は、ソースフオロワ回路として動作させられる。That is, the power switch MOSFETQ of this embodiment
1 is operated as a source follower circuit.
上記パワースイッチMOSFETQIのゲートには、昇
圧回路BSTにより形成された昇圧電圧を動作電圧とす
るゲートディスチャージ回路が設けられる。このゲート
ディスチャージ回路は、入力端子INから供給された入
力信号を受けるインバータ回路N1の出力信号により制
御され、上記パワースイッチMOSFETQIのゲート
電圧を、昇圧電圧のようなハイレベルか、IC内部の接
地電位のようなロウレベルにする駆動回路としての動作
を行う。A gate discharge circuit whose operating voltage is a boosted voltage formed by a booster circuit BST is provided at the gate of the power switch MOSFETQI. This gate discharge circuit is controlled by an output signal of an inverter circuit N1 that receives an input signal supplied from an input terminal IN, and changes the gate voltage of the power switch MOSFET QI to either a high level such as a boosted voltage or a ground potential inside the IC. It operates as a drive circuit to make the low level as shown in FIG.
特に制限されないが、インバーク回路N1は、その動作
電圧が上記電源電圧VDDに比べて比較的低い5V系の
電圧とされる。これに応じて、ゲートディスチャージ回
路に供給される制御信号は、ハイレベルを5Vとして、
ロウレベルを回路の接地電位のような比較的低いレベル
とされる。したがって、上記インバータ回路N1とゲー
トディスチャージ回路からなる駆動回路は、一種のレベ
ル変換動作を行うものである。Although not particularly limited, the operating voltage of the inverter circuit N1 is a 5V voltage that is relatively lower than the power supply voltage VDD. Accordingly, the control signal supplied to the gate discharge circuit has a high level of 5V.
The low level is set to a relatively low level such as the ground potential of a circuit. Therefore, the drive circuit consisting of the inverter circuit N1 and the gate discharge circuit performs a type of level conversion operation.
この実施例では、集積回路ICの接地端子GNDと外部
回路の接地線との間の断線又は接触不良によって、パワ
ースイッチMOSFETQIが発熱し、その発熱により
素子破壊してしまうのを防止するために、次の回路が設
けられる。In this embodiment, in order to prevent the power switch MOSFETQI from generating heat due to disconnection or poor contact between the ground terminal GND of the integrated circuit IC and the ground wire of the external circuit, and the element being destroyed due to the heat generation, The following circuit is provided.
GND (接地線〉断線検出回路は、集積回路ICの接
地端子GNDを外部の回路の接地電位点に接続する配線
が断線又は接触不良を生じたとき、あるいは集積回路の
内部のワイヤーが切断又は接触不良を起こしたとき、そ
れを検出する回路である。具体的回路は後に詳細に説明
するが、上記内部回路から端子GNDを通して外部回路
の接地線に電流が流れるか否かの検出を動作を行う。こ
のGND断線検出回路により形成された出力信号は、上
記パワースイッチMOSFETQIのゲートとソースと
の間に設けられたスイッチSW2のスイッチ制御を行う
。また、−ヒ記昇圧回路に電源電圧VDDを供給するス
イッチSWIのスイッチ制御を行う。すなわち、上記G
ND断線検出回路により、GND断線検出が行われない
とき、言い換えるならば、内部回路と外部の接地電位点
との間に正常に接続された状態ならば、スイッチSWI
がオン状態になり、昇圧回路には動作電圧VDDが供給
される。また、スイッチSW2はオフ状態にされる。こ
れにより、入力端子INから供給される入力信号に応じ
てゲートディスチャージ回路の出力電圧が昇圧電圧にさ
れるなら、パワースイッチMOSFETQIが完全にオ
ン状態にされ、そのソースが結合される出力端子OUT
から電源電圧VDDのようなハイレベルの出力電圧を形
成して負荷RLに供給する。また、入力端子INから供
給される入力信号に応じてゲートディスチャージ回路の
出力電圧が接地電位のようなロウレベルなら、パワース
イソチMOSFETQIが完全にオフ状態にされ、負荷
RLには電流が流れなくされる。GND (Grounding wire) The disconnection detection circuit detects when the wiring that connects the ground terminal GND of the integrated circuit IC to the ground potential point of the external circuit is disconnected or has a poor contact, or when a wire inside the integrated circuit is disconnected or comes into contact. This is a circuit that detects when a failure occurs.The specific circuit will be explained in detail later, but it operates to detect whether or not current flows from the internal circuit to the ground wire of the external circuit through the terminal GND. The output signal formed by this GND disconnection detection circuit controls the switch SW2 provided between the gate and source of the power switch MOSFETQI.Furthermore, the power supply voltage VDD is supplied to the booster circuit described in In other words, the above G
When GND disconnection detection is not performed by the ND disconnection detection circuit, in other words, if there is a normal connection between the internal circuit and the external ground potential point, switch SWI
is turned on, and the operating voltage VDD is supplied to the booster circuit. Further, the switch SW2 is turned off. As a result, if the output voltage of the gate discharge circuit is made to be a boosted voltage according to the input signal supplied from the input terminal IN, the power switch MOSFETQI is completely turned on, and its source is coupled to the output terminal OUT.
A high-level output voltage such as the power supply voltage VDD is formed from the power source voltage VDD and supplied to the load RL. Furthermore, if the output voltage of the gate discharge circuit is at a low level such as the ground potential in response to an input signal supplied from the input terminal IN, the power switch MOSFET QI is completely turned off, and no current flows through the load RL.
上記GNDlfr線検出回路により、GND断線検出が
行われたとき、言い換えるならば、内部回路と外部の接
地電位点との間が上記のように実質的に断線状態ならば
、スイッチSWIがオフ状態になり昇圧回路に対する電
源供給が遮断される。また、スイッチSW2はオン状態
にされる。これにより、パワースイソチMOSFETQ
Iのゲートとソースとが短絡され、ゲート電圧の如何に
かかわらずに強制的にオフ状態にされる。それ故、パワ
ースインチMOSFETQI及び負荷RLには電流が流
れなくなり、発熱やそれによる素子破壊が防止できる。When GND disconnection is detected by the GNDlfr line detection circuit, in other words, if the internal circuit and the external ground potential point are substantially disconnected as described above, the switch SWI is turned off. The power supply to the booster circuit is cut off. Further, the switch SW2 is turned on. As a result, the power switch MOSFETQ
The gate and source of I are shorted and forced into the off state regardless of the gate voltage. Therefore, no current flows through the power switch MOSFET QI and the load RL, and heat generation and element destruction due to it can be prevented.
第2図には、この発明が適用されたバヮースイッチ回路
の具体的一実施例の回路図が示されている。同図におい
て、MO−SFETはNチャンネルMOSFETである
。FIG. 2 shows a circuit diagram of a specific embodiment of a power switch circuit to which the present invention is applied. In the figure, the MO-SFET is an N-channel MOSFET.
昇圧回路BSTは、クロックパルスCLKのような周期
的なパルス信号を受けるインバータ回路N2と、その出
力信号を受けて反転信号を形成するインバータ回路N3
と、上記インバータ回路N2の出力とインバータ回路N
3の出力との間に設けられたダイオードD1とキャパシ
タClの直列回路と、上記キャパシタC1により形成さ
れたブートストラップ電圧がダイオードD2を介して一
方の電極に伝えられ、他方の電極が上記インバータ回路
N3の出力端子に結合されたキャパシタC2と、上記キ
ャパシタC2により形成されたブートストラップ電圧を
出力させるダイオードD3から構威される。The booster circuit BST includes an inverter circuit N2 that receives a periodic pulse signal such as a clock pulse CLK, and an inverter circuit N3 that receives the output signal and forms an inverted signal.
and the output of the inverter circuit N2 and the inverter circuit N
The bootstrap voltage formed by the capacitor C1 is transmitted to one electrode through the diode D2, and the other electrode is connected to the inverter circuit. It consists of a capacitor C2 coupled to the output terminal of N3 and a diode D3 that outputs the bootstrap voltage formed by the capacitor C2.
ゲートディスチャージ回路は、MOSFETQ2から構
威される。すなわち、インバータ回路N1の出力信号は
スイッチMOSFETQ2のゲートに供給される。イン
バータ回路N1の出力信号がハイレベルとなり、これに
応じてスイッチMOSFETQ2がオン状態にされたと
きには、上記昇圧回路により形成されるキャパシタC2
の電荷がディスチャージされてパワースイッチMOSF
ETQ1のゲート電位が接地電位のようなロウレベルに
される。これにより、パワースイッチMOS F ET
Q 1がオフ状態になる。これに対して、インバータ回
路N1の出力信号がロウレベルとなり、スイッチMOS
FETQ2がオフ状態にされたときには、上記昇圧回路
により形成される昇圧電圧がパワースイッチMOSFE
TQIのゲートに供給される。これにより、パワースイ
ッチMOS F ETQ 1が完全にオン状態になり、
出力端子OUTが結合されたソースから電源電圧VDD
のような出力電圧を送出させる。The gate discharge circuit is composed of MOSFETQ2. That is, the output signal of the inverter circuit N1 is supplied to the gate of the switch MOSFET Q2. When the output signal of the inverter circuit N1 becomes high level and the switch MOSFET Q2 is turned on in response, the capacitor C2 formed by the booster circuit
The charge is discharged and the power switch MOSF
The gate potential of ETQ1 is set to a low level like ground potential. This allows the power switch MOS FET
Q1 is turned off. On the other hand, the output signal of the inverter circuit N1 becomes low level, and the switch MOS
When FETQ2 is turned off, the boosted voltage formed by the booster circuit is applied to the power switch MOSFE.
Supplied to the gate of TQI. As a result, the power switch MOS FETQ 1 is completely turned on,
Supply voltage VDD from the source to which the output terminal OUT is connected
It sends out an output voltage like .
GNDlli線検出回路は、電流果ラー形態にされたN
PN }ランジスタTl,T2と、ダイオード形態にさ
れた入力側トランジスタT1にバイアス電流を流す抵抗
R1から構威される。GND断線検出回路の出力信号は
、出力側トランジスタT2のコレクタから得られる。特
に制限されないが、トランジスタT2のコレクタは、パ
ワースイッチMO S F ETQ 1のゲートとソー
スとの間に設けられるスイッチSW2として作用するM
6SFETQ3のゲートに接続される。また、昇圧回路
BSTに対する動作電圧の制御のために、トランジスタ
T2のコレクタは、抵抗R2を介してスイッチSWIと
して作用するPNP }ランジスタT3のベースに接続
される。スイッチSWIとして作用するPNP }ラン
ジスタT3は、そのエミッタが電源電圧VDDに接続さ
れ、コレクタが昇圧回路BSTの電源端子に接続される
。The GNDlli line detection circuit is configured to
PN} consists of transistors Tl and T2 and a resistor R1 that allows a bias current to flow through the input side transistor T1 which is in the form of a diode. The output signal of the GND disconnection detection circuit is obtained from the collector of the output side transistor T2. Although not particularly limited, the collector of the transistor T2 acts as a switch SW2 provided between the gate and source of the power switch MOSFETQ1.
Connected to the gate of 6SFETQ3. Further, in order to control the operating voltage for the booster circuit BST, the collector of the transistor T2 is connected to the base of a PNP transistor T3, which acts as a switch SWI, via a resistor R2. The PNP transistor T3, which acts as a switch SWI, has its emitter connected to the power supply voltage VDD, and its collector connected to the power supply terminal of the booster circuit BST.
集積回路ICの接地端子GNDが正常に外部の接地電位
点と接続された状態なら、上記電流くラートランジスタ
TI,T2には、抵抗R1により形成したバイアス電流
が流れる。すなわち、トランジスタT2がオン状態にな
り、そのコレクタ電位は、ほソ゛回路の接地電位のよう
なロウレベルにされる。これにより、スイッチMOSF
ETQ3がオフ状態にされる。また、上記トランジスタ
T2に流れる電流は、抵抗R2を通してトランジスタT
3のベース電流とされる。それ故、トランジスタT3が
オン状態になり、昇圧回路BSTに電源電圧VDDを供
給してクロフクバルスCLKに従った昇圧動作を行わせ
る。When the ground terminal GND of the integrated circuit IC is normally connected to an external ground potential point, a bias current formed by the resistor R1 flows through the current cooler transistors TI and T2. That is, the transistor T2 is turned on, and its collector potential is set to a low level similar to the ground potential of a low voltage circuit. This allows the switch MOSF
ETQ3 is turned off. Furthermore, the current flowing through the transistor T2 passes through the resistor R2.
3 base current. Therefore, the transistor T3 turns on, supplies the power supply voltage VDD to the boost circuit BST, and performs a boost operation according to the clock pulse CLK.
集積回路ICの内部接地点と外部の接地電位点との間が
前記のように実質的に断線状態ならば、抵抗R1とトラ
ンジスタT1による電流経路に電流が流れなくなる。こ
れにより、トランジスタT2もオフ状態にされる。した
がって、MOSFETQ3のゲート電位は、トランジス
タT3の工逅ソタ,ベースと抵抗R2を介してチャージ
アップされてオン状態にされる。これにより、パワース
イッチMOSFETQIが強制的にオフ状態にされる。If there is a substantial disconnection between the internal ground point of the integrated circuit IC and the external ground potential point as described above, no current will flow through the current path formed by the resistor R1 and the transistor T1. As a result, transistor T2 is also turned off. Therefore, the gate potential of the MOSFET Q3 is charged up through the base of the transistor T3 and the resistor R2, and is turned on. This forces the power switch MOSFETQI to be turned off.
これにより、パワースイッチMO S F ETQ1及
び負荷RLには電流が流れなくなり、発熱やそれによる
素子破壊が防止できる。This prevents current from flowing through the power switch MOSFETQ1 and the load RL, thereby preventing heat generation and element destruction due to it.
上記MOSFETQ3のゲートに対するチャージアップ
が終了すると、トランジスタT3にべ一ス電流が流れな
くなり、このトランジスタT3が実質的にオフ状態にさ
れる。これにより、昇圧回路BSTに対する電源供給が
実質的に遮断される。When the charge-up to the gate of the MOSFET Q3 is completed, the base current stops flowing through the transistor T3, and the transistor T3 is substantially turned off. As a result, the power supply to the booster circuit BST is substantially cut off.
この結果、上記昇圧回路の出力と上記オン状態にされた
MOSFETQ3、出力端子OUT及び負荷RLとの間
で定常的に電流が流れてしまうことが防止できる。すな
わち、上記のような異常状態のときに、負荷RLに定常
的にMOSFETQ3を通した小さな電流値の電流が流
れることによる不都合を未然に防止することができる。As a result, it is possible to prevent current from constantly flowing between the output of the booster circuit, the turned-on MOSFET Q3, the output terminal OUT, and the load RL. That is, in the abnormal state as described above, it is possible to prevent inconveniences caused by a small current constantly flowing through the MOSFET Q3 to the load RL.
第3図には、この発明が適用されたパワースイッチ回路
の他の一実施例の具体的回路図が示されている。FIG. 3 shows a specific circuit diagram of another embodiment of the power switch circuit to which the present invention is applied.
この実施例の集積回路ICにおいては、集積回路の内部
接地電位は、外部回路の接地電位GNDと同じ電位では
なく、特に制限されないが、前記GND断線検出回路を
構成するトランジスタT2のコレクタの電位を内部接地
電位GND” として用いる。すなわち、外部接地端子
GNDに接続されるのは、GND断線検出回路を構或す
るトランジスタTI,T2のエミッタに限られる。その
他の内部回路における接地電位は、上記トランジスタT
2のコレクタ電位GND’ を利用するものである。例
えば、ゲートディスチャージ回路を構或するMOSFE
TQ2のソースは、上記トランジスタT2のコレクタ(
GND’ )に接続される。In the integrated circuit IC of this embodiment, the internal ground potential of the integrated circuit is not the same potential as the ground potential GND of the external circuit, and although it is not particularly limited, the potential of the collector of the transistor T2 constituting the GND disconnection detection circuit is In other words, the emitters of the transistors TI and T2 that constitute the GND disconnection detection circuit are connected to the external ground terminal GND.The ground potential in other internal circuits is connected to the external ground terminal GND. T
2 collector potential GND' is used. For example, a MOSFE that constitutes a gate discharge circuit
The source of TQ2 is the collector of the transistor T2 (
GND').
この他、MOSFETQ2のスイッチ制御を行うインバ
ータ回路Nlや昇圧回路BSTを構成するインバータ回
路N2やN3の接地点も上記端子GNDではなく、トラ
ンジスタT2のコレクタ(GND″)に接続される。In addition, the ground points of the inverter circuit Nl that controls the switch of the MOSFET Q2 and the inverter circuits N2 and N3 that constitute the booster circuit BST are also connected to the collector (GND'') of the transistor T2, not to the terminal GND.
もしも、トランジスタT2だけでは、インバータ回路N
1ないしN3やMOSFETQ2の動作電流を吸収でき
なければ、トランジスタT1のコレクタや、トランジス
タT2とベースと工ごツタがそれぞれ接続されたトラン
ジスタを追加して、そのコレクタから内部接地電位GN
D”を得るものであってもよい。これにより、後述する
ような電源の逆接続のときに、集積回路ICのアイソレ
ーション用のP型領域とそれと接合されたN型領域との
間で過電流が流れることが防止できる。If only transistor T2 is used, inverter circuit N
If it is not possible to absorb the operating current of MOSFET 1 or N3 or MOSFET Q2, add a transistor whose collector is connected to the collector of transistor T1 and the base and base of transistor T2, respectively, and connect the internal ground potential GN from the collector.
D". This may prevent excess voltage between the isolation P-type region of the integrated circuit IC and the connected N-type region when the power supply is reversely connected as described later. Current can be prevented from flowing.
この実施例では、上記GND断線検出回路を断線検出機
能の他に、電源逆接続破壊防止にも利用できるから、回
路を複雑にすることなく、性能の向上を図ることができ
る。In this embodiment, the GND disconnection detection circuit can be used not only to detect disconnection but also to prevent damage due to reverse connection of the power supply, so performance can be improved without complicating the circuit.
第4図には、前記第3図の実施例回路のMOSFETQ
1及びトランジスタTl,T2及びMOSFETQ2の
一実施例の素子構造断面図が示されている。FIG. 4 shows MOSFETQ of the embodiment circuit of FIG.
1, transistors Tl and T2, and a device structure cross-sectional view of an embodiment of MOSFET Q2.
パワー出力MOSFETQIは、そのドレイン領域がN
型基板とされる。それ故、ドレイン電極Dは基板の裏面
側に設けられる。上記ドレイン電極Dは電源端子VDD
に接続される。パワーMOS F ETQ 1を構或す
るP型のチャンネル領域は、基板の表面にリング状に形
成される。このP型のチャンネル領域の表面に同様にリ
ング状のN型のソース領域が形成される。上記ソース領
域とドレイン領域としての基板との間に挟まれたチャン
ネル領域の表面には、ゲート絶縁膜を介してゲート電極
Gが形成される。上記ソース領域とチャンネル領域とは
共通接続されてソース電極Sとされる。The power output MOSFET QI has a drain region of N
It is used as a type substrate. Therefore, the drain electrode D is provided on the back side of the substrate. The drain electrode D is the power supply terminal VDD
connected to. A P-type channel region constituting the power MOS FETQ 1 is formed in a ring shape on the surface of the substrate. Similarly, a ring-shaped N-type source region is formed on the surface of this P-type channel region. A gate electrode G is formed on the surface of the channel region sandwiched between the source region and the substrate serving as the drain region, with a gate insulating film interposed therebetween. The source region and the channel region are commonly connected to form a source electrode S.
これにより、MOSFETQIがオン状態にされたとき
の負荷に流れる駆動電流は、基板の縦方向に流れるもの
となる。As a result, the drive current flowing to the load when MOSFET QI is turned on flows in the vertical direction of the substrate.
このようなパワー出力MOSFETQIと、前記各回路
素子は同し基板上に形成される。それ故、上記N型基板
にP型の分離領域が形成され、このP型分離領域内に前
記各回路素子が形成される。Such power output MOSFET QI and each of the circuit elements described above are formed on the same substrate. Therefore, a P-type isolation region is formed in the N-type substrate, and each of the circuit elements is formed within this P-type isolation region.
例えば、トランジスタT1とT2は、P型分#領域内に
N型のコレクタ領域が形成される。このコレクタ領域内
にP型のベース領域を、そのベース領域内にN型の工累
フタ領域をそれぞれ形成して、上記NPN型のトランジ
スタT1とT2が構威される。また、昇圧回路BSTに
用いられるダイオードDIないしD3は、上記のような
トランジスタTI.T2のベースとコレクタとを共通接
続し、エミッタとベースとのPN接合を利用して構戒で
きるものである。また、PNP }ランジスタT3は、
特に制限されないが、上記NPNI−ランジスタのN型
コレクタ領域内にP型のベース領域を対向させて形成す
る等のようにラテラル(横型)トランジスタとして構或
できる。For example, transistors T1 and T2 have N-type collector regions formed within P-type #regions. The NPN type transistors T1 and T2 are constructed by forming a P-type base region in the collector region and an N-type lid region in the base region. Further, the diodes DI to D3 used in the booster circuit BST are the transistors TI. This can be achieved by connecting the base and collector of T2 in common and using the PN junction between the emitter and base. In addition, PNP } transistor T3 is
Although not particularly limited, it can be configured as a lateral transistor, such as by forming a P-type base region in an opposing N-type collector region of the NPNI transistor.
また、スイッチMOSFETQ2やQ3のようなNチャ
ンネルMOSFETは、上記P型の分離領域表面に、ト
ランジスタTI,72等の工くンタと同時に形成される
N型領域をソースSとドレインDとして形成し、これら
ソースSとドレインDとに挟まれた半導体表面に薄いゲ
ート絶縁膜を介してゲート電極Gを形成すればよい。In addition, N-channel MOSFETs such as switch MOSFETs Q2 and Q3 are formed by forming N-type regions as a source S and a drain D on the surface of the P-type isolation region at the same time as the transistors TI, 72, etc., A gate electrode G may be formed on the semiconductor surface sandwiched between the source S and drain D with a thin gate insulating film interposed therebetween.
この実施例では、上記P型の分離領域を代表とするよう
な回路の最低電位GND’を、外部回路の接地電位GN
Dにするのではなく、上記GND断線検出回路を構或す
るトランジスタTI.T2のコレクタから得るものであ
る。すなわち、トランジスタTIのベースとコレクタと
は共通接続される。トランジスタT1とT2のベースに
は、図示しない抵抗素子からバイアス電流Iが供給され
る。上記トランジスタT1とT2の工ξツタは、外部端
子を介して外部回路の接地電位点GNDに接続される。In this embodiment, the lowest potential GND' of a circuit such as that represented by the P-type isolation region is set to the ground potential GN of an external circuit.
Instead of using transistor TI.D, which constitutes the GND disconnection detection circuit, It is obtained from the collector of T2. That is, the base and collector of the transistor TI are commonly connected. A bias current I is supplied to the bases of the transistors T1 and T2 from a resistor element (not shown). The terminals of the transistors T1 and T2 are connected to a ground potential point GND of an external circuit via an external terminal.
そして、トランジスタT2のコレクタは、MOSFET
Q2のソースSやP型分離領域に接続され、そこにバイ
アス電圧を供給するものである。これにより、集積回路
ICにおけるP型の分離領域には、内部回路の最低電位
にバイアスされるものとなる。The collector of the transistor T2 is a MOSFET.
It is connected to the source S of Q2 and the P-type isolation region, and supplies a bias voltage thereto. As a result, the P-type isolation region in the integrated circuit IC is biased to the lowest potential of the internal circuit.
このような半導体構造においては、上記分離領域には、
トランジスタT1、T2のベース、工ξッタを通して接
地電位が与えられる。それ故、電源電圧VDDと回路の
接地端子GNDとを逆接続しても、言い換えるならば、
N型基板に接地電位を供給し、端子GNDに+12Vの
ような電圧を与えるものとしても、トランジスタT1、
T2のベース,工ξソタによる寄生ダイオードが逆バイ
アス状態で挿入されることになる、素子を破壊させるよ
うな電流が流れることはない。したがって、この実施例
の半導体集積回路装置は、自動車搭載用のパワースイッ
チ回路に適したものとなる。なぜなら、前記のように自
動車にあっては、バッテリーの放電によりエンジンスタ
ートが不能になったとき、他の自動車のバッテリーと接
続してエンジンスタートを行うことがしはしば生し、バ
ッチリー間を誤って逆接続してしまう可能性が極めて高
いからである。この実施例の集積回路では、このような
逆接続が行われても、内部素子や素子分離領域が接合破
壊してしまうことがない。In such a semiconductor structure, the isolation region includes:
A ground potential is applied through the bases of the transistors T1 and T2 and the transistor. Therefore, even if the power supply voltage VDD and the circuit ground terminal GND are connected in reverse, in other words,
Even if a ground potential is supplied to the N-type substrate and a voltage such as +12V is applied to the terminal GND, the transistor T1,
A parasitic diode due to the base of T2 and the ξ sota is inserted in a reverse bias state, and no current that would destroy the element flows. Therefore, the semiconductor integrated circuit device of this embodiment is suitable for a power switch circuit mounted on an automobile. This is because, as mentioned above, when it becomes impossible to start the engine due to discharge of the battery in a car, it is often necessary to connect the battery of another car to start the engine. This is because there is a very high possibility that a reverse connection will be made by mistake. In the integrated circuit of this embodiment, even if such a reverse connection is made, the internal elements and element isolation regions will not be damaged in junction.
上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、
(1)接地線に流れる電流の有無を検出する接地線断線
検出回路と、この接地線断線検出回路の断線検出出力信
号に従いパワー出力素子を強制的にオフ状態にさせるス
イッチ素子とを設けることよって、集積回路の接地端子
における断線や接触不良が生゜じたとき、パワー出力素
子の発熱による破壊を防止することができるという効果
が得られる。The effects obtained from the above examples are as follows. That is, (1) a ground wire disconnection detection circuit that detects the presence or absence of current flowing through the ground wire, and a switch element that forcibly turns the power output element into an OFF state in accordance with the disconnection detection output signal of this ground wire disconnection detection circuit. Therefore, when a disconnection or poor contact occurs at the ground terminal of the integrated circuit, it is possible to prevent the power output element from being destroyed due to heat generation.
(2)上記パワー出力素子が昇圧回路により形成された
昇圧電圧により動作させられるときには、上記接地線断
線検出回路の断線検出出力信号に従い昇圧回路の電源も
遮断することにより、昇圧回路の出力とパワー出力素子
を強制的にオフ状態にさせるスイッチMO S F E
Tを通して定常的に電流が流れてしまうことによる不都
合が未然に防止できるという効果が得られる。(2) When the power output element is operated by the boosted voltage generated by the booster circuit, the output of the booster circuit and the power A switch that forcibly turns off the output element MO S F E
This has the effect that inconveniences caused by constant current flowing through the T can be prevented.
《3)バイアス電流が供給される電流ミラー形態のNP
Nのトランジスタと、上記電流ミラー形態にされたトラ
ンジスタのコレクタの電圧を、半導体集積回路内の最低
電位として用いることにより、電源を逆接続したきとき
、内部の寄生ダイオードに順方向電流が流れてしまうこ
とが防止できるという効果が得られる。《3) Current mirror type NP to which bias current is supplied
By using the collector voltage of the N transistor and the transistor configured in the current mirror configuration as the lowest potential in the semiconductor integrated circuit, when the power supply is reversely connected, a forward current flows through the internal parasitic diode. This has the effect that it can be prevented from being put away.
(4)上記(3)の電流ミラー回路を、上記GND断線
検出回路を断線検出回路としても利用することにより、
回路を複雑にすることなく、性能の向上を図ることがで
きるという効果が得られる。(4) By using the current mirror circuit in (3) above and the GND disconnection detection circuit as a disconnection detection circuit,
The effect is that performance can be improved without complicating the circuit.
(5)上記(1)ないし(4)により、振動や事故等に
より接地線の断線及び接触不良や、バッテリーの逆接続
の虞れが大きい自動車搭載用に適した半導体集積回路装
置を得ることができるという効果が得られる。(5) Through (1) to (4) above, it is possible to obtain a semiconductor integrated circuit device suitable for use in automobiles, where there is a high risk of breakage of the grounding wire, poor contact, or reverse connection of the battery due to vibrations, accidents, etc. You can get the effect that you can.
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更が可
能であることはいうまでもない。例えば、GND断線検
出回路を構或する電流ミラー回路は、NPN型のバイポ
ーラ型トランジスタを用いるもの他、NチャンネルMO
SFETを用いるものであってもよい。同様に、内部回
路に与える接地電位GND’ を形成する電流旦ラ一同
路も、NチャンネルMOSFETから構戒するものであ
ってもよい。また、電流ミラー回路に供給するバイアス
電流を形成する回路は、抵抗の他何であってもよい。さ
らに、昇圧回路の動作電圧を遮断させるスイッチとして
は、PNP }ランジスタの他、PチャンネルMO S
F ETを用いるものであってもよい。昇圧回路の構
或としては、クロソクパルスCLKが5V系の低い電位
のときには、インバータ回路N2,N3がレベル変換機
能を持つようにすればよい。クロソ・クパルスCLKは
、内部の発振回路で形成するもの他、外部から供給する
ものとしてもよい。Although the invention made by the present inventor has been specifically explained based on Examples above, the present invention is not limited to the Examples described above, and it should be noted that various changes can be made without departing from the gist of the invention. Not even. For example, the current mirror circuit that constitutes the GND disconnection detection circuit uses an NPN bipolar transistor, as well as an N-channel MO
An SFET may also be used. Similarly, the current collector that forms the ground potential GND' applied to the internal circuit may also be separated from the N-channel MOSFET. Further, the circuit for forming the bias current to be supplied to the current mirror circuit may be any other circuit other than a resistor. Furthermore, as a switch for cutting off the operating voltage of the booster circuit, in addition to a PNP transistor, a P-channel MOS
An FET may also be used. As for the structure of the booster circuit, inverter circuits N2 and N3 may have a level conversion function when the cross pulse CLK is at a low potential of 5V. The cross pulse CLK may be generated by an internal oscillation circuit or may be supplied from the outside.
パワーMOSFETは、1つの半導体基板上に複数個設
ける構或としてもよい。この場合、基板をドレインとす
るパワーMOSFETにおいては、必然的にドレインを
共通化したハイサイド駆動回路(ソースフォロワ回路〉
として用いられるものである。パワー出力素子は、MO
S F ETの他同様な性能を持つスイソチ素子であ
ればよい。A plurality of power MOSFETs may be provided on one semiconductor substrate. In this case, in a power MOSFET whose drain is the substrate, a high-side drive circuit (source follower circuit) with a common drain is required.
It is used as a. The power output element is MO
In addition to SFET, any Swiss element having similar performance may be used.
この発明は、パワー出力素子等を含むパワーICの他、
各種半導体集積回路装置に広く利用できるものである。In addition to a power IC including a power output element, this invention
It can be widely used in various semiconductor integrated circuit devices.
本廓において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、接地線に流れる電流の有無を検出する接地
線断線検出回路の断線検出出力信号に従いパワー出力素
子を強制的にオフ状態にさせることより、発熱やそれに
よる素子破壊が防止できる。また、上記接地線断線検出
回路とし゜て電流aラー回路を用い、そのコレクタ出力
を回路の最低電位点として利用することにより、簡単な
構威により、電源電圧の極性を逆接続したときに寄生ダ
イオードに直流電流を流さなくすることができる。A brief explanation of the effects obtained by typical inventions disclosed in this section is as follows. That is, by forcibly turning off the power output element in accordance with the disconnection detection output signal of the ground line disconnection detection circuit that detects the presence or absence of current flowing through the ground line, heat generation and element destruction due to it can be prevented. In addition, by using a current a circuit as the ground wire disconnection detection circuit and using its collector output as the lowest potential point of the circuit, a simple structure can be used to prevent parasitic diodes when the polarity of the power supply voltage is reversed. It is possible to prevent direct current from flowing through the
第1図は、この発明が適用されたパワースイッチ回路の
基本的な一実施例を示すブロック図、第2図は、この発
明が適用されたパワースイ・7チ回路の具体的一実施例
を示す回路図、第3図は、この発明が適用されたパワー
スイ・2千回路の他の一実施例を示す具体的回路図、第
4図は、上記第3図に示した実施例回路に対応した素子
構造断面図、
第5図は、この発明に先立って考えられたソースフォロ
ワ出力回路の一例を示す回路図である。
IC・・半導体集積回路、RL・・負荷、BST・・昇
圧回路、N1〜N3・・インバータ回路、Ql〜Q3・
・MOSFETSTl〜T3・・トランジスタ、R1、
R2・・抵抗Fig. 1 is a block diagram showing a basic embodiment of a power switch circuit to which the present invention is applied, and Fig. 2 shows a specific embodiment of a power switch circuit to which the invention is applied. The circuit diagram, FIG. 3 is a specific circuit diagram showing another embodiment of the power switch 2,000 circuit to which this invention is applied, and FIG. 4 is a circuit diagram corresponding to the embodiment circuit shown in FIG. 3 above. 5 is a circuit diagram showing an example of a source follower output circuit considered prior to the present invention. IC: Semiconductor integrated circuit, RL: Load, BST: Boost circuit, N1-N3: Inverter circuit, Ql-Q3:
・MOSFETSTl~T3...transistor, R1,
R2...Resistance
Claims (1)
出回路と、この接地線断線検出回路の断線検出出力信号
に従いパワー出力素子を強制的にオフ状態にさせるスイ
ッチ素子とを含むことを特徴とする半導体集積回路装置
。 2、上記パワー出力素子は、昇圧回路により形成された
昇圧電圧を動作電圧とする駆動回路が設けられ、上記接
地線断線検出回路の断線検出出力信号に従い昇圧回路の
動作電圧が遮断されるものであることを特徴とする特許
請求の範囲第1項記載の半導体集積回路装置。 3、バイアス電流が供給される電流ミラー形態のNPN
又はNチャンネル型のトランジスタと、上記電流ミラー
形態にされたトランジスタのコレクタ又はドレインの電
圧を、半導体集積回路内の最低電位として用いることを
特徴とする半導体集積回路装置。 4、上記電流ミラー形態のトランジスタは、接地線断線
検出回路として用いられ、出力側のトランジスタのコレ
クタ又はドレイン出力に基づいて、同一半導体集積回路
に内蔵されるパワー出力素子を強制的にオフ状態にさせ
るとともに、上記パワー出力素子の駆動回路の動作電圧
を形成する昇圧回路に対する電源電圧を遮断するもので
あることを特徴とする特許請求の範囲第3項記載の半導
体集積回路装置。[Claims] 1. A ground wire disconnection detection circuit that detects the presence or absence of current flowing through the ground wire, and a switch element that forcibly turns off the power output element in accordance with a disconnection detection output signal of the ground wire disconnection detection circuit. A semiconductor integrated circuit device comprising: 2. The power output element is provided with a drive circuit whose operating voltage is the boosted voltage generated by the booster circuit, and the operating voltage of the booster circuit is cut off in accordance with the disconnection detection output signal of the ground wire disconnection detection circuit. A semiconductor integrated circuit device according to claim 1, characterized in that: 3. NPN in current mirror form to which bias current is supplied
Alternatively, a semiconductor integrated circuit device characterized in that an N-channel transistor and a voltage at the collector or drain of the transistor in the current mirror configuration are used as the lowest potential in the semiconductor integrated circuit. 4. The above-mentioned current mirror type transistor is used as a ground line disconnection detection circuit, and forcibly turns off the power output element built in the same semiconductor integrated circuit based on the collector or drain output of the output side transistor. 4. The semiconductor integrated circuit device according to claim 3, wherein the semiconductor integrated circuit device is configured to cut off a power supply voltage to a booster circuit that forms an operating voltage of a drive circuit for the power output element.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30697389A JPH03166816A (en) | 1989-11-27 | 1989-11-27 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30697389A JPH03166816A (en) | 1989-11-27 | 1989-11-27 | Semiconductor integrated circuit device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03166816A true JPH03166816A (en) | 1991-07-18 |
Family
ID=17963496
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30697389A Pending JPH03166816A (en) | 1989-11-27 | 1989-11-27 | Semiconductor integrated circuit device |
Country Status (1)
Country | Link |
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JP (1) | JPH03166816A (en) |
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