JPH03155667A - フラッシュ消去ｅｐｒｏｍメモリ用の新規なアーキテクチャー - Google Patents
フラッシュ消去ｅｐｒｏｍメモリ用の新規なアーキテクチャーInfo
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- JPH03155667A JPH03155667A JP1303482A JP30348289A JPH03155667A JP H03155667 A JPH03155667 A JP H03155667A JP 1303482 A JP1303482 A JP 1303482A JP 30348289 A JP30348289 A JP 30348289A JP H03155667 A JPH03155667 A JP H03155667A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
- G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
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- G—PHYSICS
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- G11C—STATIC STORES
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/906—Dram with capacitor electrodes used for accessing, e.g. bit line is capacitor plate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１斂立Ｉ
本発明はメモリ装置に関するものであって、更に詳細に
は、フラッシュ消去ＥＥＦＲＯＭメモリに関するもので
ある。
は、フラッシュ消去ＥＥＦＲＯＭメモリに関するもので
ある。
１土ユ１
電気的に消去可能な書込可能リードオンリーメモリ（Ｅ
ＥＰＲＯＭ）は従来公知である。ＥＥＰＲＯＭは、その
他のメモリ装置と同様に、複数個のメモリセルを有して
おり、その各メモリセルは単一の二進デジット（ビット
）を格納することが可能である。各セル内に格納される
二進値は、該セルを形成するＭＯＳトランジスタのフロ
ーティングゲーＩ・上に適宜の電荷をのせることによっ
て論理０か論理ｌへプログラム即ち書込みされる。
ＥＰＲＯＭ）は従来公知である。ＥＥＰＲＯＭは、その
他のメモリ装置と同様に、複数個のメモリセルを有して
おり、その各メモリセルは単一の二進デジット（ビット
）を格納することが可能である。各セル内に格納される
二進値は、該セルを形成するＭＯＳトランジスタのフロ
ーティングゲーＩ・上に適宜の電荷をのせることによっ
て論理０か論理ｌへプログラム即ち書込みされる。
フローティングゲート上に格納される電荷を変更するこ
とにより、フローティングゲートトランジスタの制御ゲ
ートへ印加することが必要とされるスレッシュホールド
電圧は、論理ｌを表わす電圧レベルか又は論理０を表わ
す電圧レベルのいずれかに変化される。メモリセルが読
取を行う為にアクセスされる場合、論理１と関連するス
レッシュホールド電圧よりも大きいが論理０と関連する
スレッシュホールド電圧よりも小さい電圧が制御ゲート
へ印加される。このように、制御ゲートへ読取信号が印
加されると、フローティングゲートトランジスタは、そ
れが論理ｌを格納している場合には、ターンオンするが
、それが論理Ｏを格納している場合には、オフ状態を維
持する。従来公知の如（、そのトランジスタがオンであ
るかオフであるかを決定する為にセンスアンプが使用さ
れる。
とにより、フローティングゲートトランジスタの制御ゲ
ートへ印加することが必要とされるスレッシュホールド
電圧は、論理ｌを表わす電圧レベルか又は論理０を表わ
す電圧レベルのいずれかに変化される。メモリセルが読
取を行う為にアクセスされる場合、論理１と関連するス
レッシュホールド電圧よりも大きいが論理０と関連する
スレッシュホールド電圧よりも小さい電圧が制御ゲート
へ印加される。このように、制御ゲートへ読取信号が印
加されると、フローティングゲートトランジスタは、そ
れが論理ｌを格納している場合には、ターンオンするが
、それが論理Ｏを格納している場合には、オフ状態を維
持する。従来公知の如（、そのトランジスタがオンであ
るかオフであるかを決定する為にセンスアンプが使用さ
れる。
第１図は、典型的な従来のＥＥＦＲＯＭを示した概略図
である。第１図の回路は、メモリア１ノイ内に格納され
ている全てのビットのフラッシュ消去を行なうことを可
能とする。即ち、セルはビットごと又はワードごとに書
込みが行われ、アレイはワードごとに読取が行われ、且
つそのアレイは全てのセルを同時的に論理１状態にさせ
ることによって消去が行われる。第１図に示した如く、
フラッシュ消去ＥＥＰＲＯＭ回路１００は、複数個の行
ライン１ｏｔ−を乃至１０ｔ−Ｎ及び複数個の列ライン
即ち「ビットラインＪ １０２−１乃至１０２−Ｍを有
している。フローティングゲートメモリセルトランジス
タ１０５−１−１乃至１１０５−Ｎ−の一つが行ライン
とビットラインの各組合わせに関連している。各メモリ
セルトランジスタ１０５−１−１乃至１１０５−Ｎ−へ
の制御ゲートは、それと関連する行ライン１０１−１乃
至１０１−Ｎへ接続されている。各メモリセルトランジ
スタのドレインはそれと関連するビットラインへ接続さ
れている。各メモリセルトランジスタのソースは、更に
詳細に後述する如く、消去トランジスタ１１２のドレイ
ンへ共通接続されている。
である。第１図の回路は、メモリア１ノイ内に格納され
ている全てのビットのフラッシュ消去を行なうことを可
能とする。即ち、セルはビットごと又はワードごとに書
込みが行われ、アレイはワードごとに読取が行われ、且
つそのアレイは全てのセルを同時的に論理１状態にさせ
ることによって消去が行われる。第１図に示した如く、
フラッシュ消去ＥＥＰＲＯＭ回路１００は、複数個の行
ライン１ｏｔ−を乃至１０ｔ−Ｎ及び複数個の列ライン
即ち「ビットラインＪ １０２−１乃至１０２−Ｍを有
している。フローティングゲートメモリセルトランジス
タ１０５−１−１乃至１１０５−Ｎ−の一つが行ライン
とビットラインの各組合わせに関連している。各メモリ
セルトランジスタ１０５−１−１乃至１１０５−Ｎ−へ
の制御ゲートは、それと関連する行ライン１０１−１乃
至１０１−Ｎへ接続されている。各メモリセルトランジ
スタのドレインはそれと関連するビットラインへ接続さ
れている。各メモリセルトランジスタのソースは、更に
詳細に後述する如く、消去トランジスタ１１２のドレイ
ンへ共通接続されている。
列セレクトトランジスタ１０４−１乃至１０４−Ｍを介
して各ビットライン１０２−１乃至１０２−Ｍへパワー
が供給され、その各々はそれぞれのゲートリード１０３
−１乃至１０３−Ｍ上で適宜の列セレクト信号を受取る
。アレイトランジスタ１０５−１−１乃至１１０５−Ｎ
−のブロック全体は、そのゲートリード１０７へ印加さ
れるブロックセレクト信号（例えば、一つ又はそれ以上
の最大桁アト１ノスビツトに基づいたデコードされた信
号で、その最小桁アドレスビットは、そのブロック内の
個々のメモリセルな決定する）を受取るプロツクトラン
ジスタ１０６によって選択される。ブロックセレクトト
ランジスタ１０６がターンオンされると、メモリセル１
０５−１−１乃至１１０５−Ｎ−を有するブロックが選
択され、且つ一つ又はそれ以上の列セレクトトランジス
タ１０４−１乃至１０４−Ｍがターンオンされると、ビ
ットライン１０２−１乃至１０２−Ｍの所望のものが選
択される。これにより、適宜の電圧がビットライン１０
２−１乃至１０２−Ｍの所望のものへ印加される。
して各ビットライン１０２−１乃至１０２−Ｍへパワー
が供給され、その各々はそれぞれのゲートリード１０３
−１乃至１０３−Ｍ上で適宜の列セレクト信号を受取る
。アレイトランジスタ１０５−１−１乃至１１０５−Ｎ
−のブロック全体は、そのゲートリード１０７へ印加さ
れるブロックセレクト信号（例えば、一つ又はそれ以上
の最大桁アト１ノスビツトに基づいたデコードされた信
号で、その最小桁アドレスビットは、そのブロック内の
個々のメモリセルな決定する）を受取るプロツクトラン
ジスタ１０６によって選択される。ブロックセレクトト
ランジスタ１０６がターンオンされると、メモリセル１
０５−１−１乃至１１０５−Ｎ−を有するブロックが選
択され、且つ一つ又はそれ以上の列セレクトトランジス
タ１０４−１乃至１０４−Ｍがターンオンされると、ビ
ットライン１０２−１乃至１０２−Ｍの所望のものが選
択される。これにより、適宜の電圧がビットライン１０
２−１乃至１０２−Ｍの所望のものへ印加される。
例えば、書込／消去制御回路１１９が書込／消去トラン
ジスタ１０８のゲートへ信号を供給し、トランジスタ１
０８を導通状態とさせると、プログラミング（書込み）
電圧ＶＰＰ （典型的に、書込み期間中は１２Ｖであり
且つ消去期間中は１７■である）が選択したビットライ
ンへ選択的に印加される。同様に、読取り動作期間中、
選択したビットラインの電圧レベルがトランジスタ１１
０を介してセンスアンプ１１１へ印加され、選択したメ
モリセル内に格納されているビットの値を決定する。
ジスタ１０８のゲートへ信号を供給し、トランジスタ１
０８を導通状態とさせると、プログラミング（書込み）
電圧ＶＰＰ （典型的に、書込み期間中は１２Ｖであり
且つ消去期間中は１７■である）が選択したビットライ
ンへ選択的に印加される。同様に、読取り動作期間中、
選択したビットラインの電圧レベルがトランジスタ１１
０を介してセンスアンプ１１１へ印加され、選択したメ
モリセル内に格納されているビットの値を決定する。
プログラミング（書込み）、読取、消去の各モードにお
ける回路１００の動作を表１に示しである。プログラミ
ング即ち書込み期間中、所望の行及び列を選択的にアド
レスすることにより、メモリアレイトランジスタが個別
的に書込みまれる。
ける回路１００の動作を表１に示しである。プログラミ
ング即ち書込み期間中、所望の行及び列を選択的にアド
レスすることにより、メモリアレイトランジスタが個別
的に書込みまれる。
従って、選択された行は、電圧（典型的には、約１４ｖ
）を受取り、その際にその行内のメモリトランジスタを
ターンオンすることを可能とする。同時に、非選択状態
とされた行の各々は論理０を受取り、それらの非選択状
態とされた行のメモリトランジスタがターンオンするこ
とを防止する。論理ｌを格納すべき選択された行内のメ
モリセルに関しては（フローティングゲートは充電され
ておらず、制御ゲートスレッシュホールド電圧は比較的
低い）、それらの関連する列セレクトトランジスタ１０
４−１乃至１０４−Ｍをオフ状態とさせることによりそ
れらの関連するビットラインは論理０を受取る。換言す
ると、メモリセルが論理１を格納すべき列は非選択状態
とされる。逆に、論理０を格納すべきメモリセルと関連
する列は、それらと関連する、列セレクトトランジスタ
１０４−１乃至１０４−Ｍをターンオンさせることによ
り選択され、且つ書込／消去制御回路１１９はトランジ
スタ１０８をターンオンさせその際に書込み電圧■ＰＰ
を選択した列へ印加させる。この作用により、論理１を
格納すべきメモリトランジスタがターンオンされ、且つ
比較的高い電圧ＶＰＰがそれらのドレインへ印加され、
ＯＶがそれらのソースへ印加され、且つ高電圧 （典型的には、１４Ｖ）が制御ゲートへ印加され、ホッ
トエレクトロンをドレインからフローティングゲートへ
注入させ、その際に制御ゲートスレッシュホールド電圧
を論理Ｏに関連するスレッシュホールド電圧へ増加させ
る。
）を受取り、その際にその行内のメモリトランジスタを
ターンオンすることを可能とする。同時に、非選択状態
とされた行の各々は論理０を受取り、それらの非選択状
態とされた行のメモリトランジスタがターンオンするこ
とを防止する。論理ｌを格納すべき選択された行内のメ
モリセルに関しては（フローティングゲートは充電され
ておらず、制御ゲートスレッシュホールド電圧は比較的
低い）、それらの関連する列セレクトトランジスタ１０
４−１乃至１０４−Ｍをオフ状態とさせることによりそ
れらの関連するビットラインは論理０を受取る。換言す
ると、メモリセルが論理１を格納すべき列は非選択状態
とされる。逆に、論理０を格納すべきメモリセルと関連
する列は、それらと関連する、列セレクトトランジスタ
１０４−１乃至１０４−Ｍをターンオンさせることによ
り選択され、且つ書込／消去制御回路１１９はトランジ
スタ１０８をターンオンさせその際に書込み電圧■ＰＰ
を選択した列へ印加させる。この作用により、論理１を
格納すべきメモリトランジスタがターンオンされ、且つ
比較的高い電圧ＶＰＰがそれらのドレインへ印加され、
ＯＶがそれらのソースへ印加され、且つ高電圧 （典型的には、１４Ｖ）が制御ゲートへ印加され、ホッ
トエレクトロンをドレインからフローティングゲートへ
注入させ、その際に制御ゲートスレッシュホールド電圧
を論理Ｏに関連するスレッシュホールド電圧へ増加させ
る。
回路１００の読取期間中、個々のメモリセルは、列セレ
クト信号及び行セレクト信号の適宜の組合わせによって
選択され１選択されたメモリセル内に格納されているデ
ータをセンスアンプ１１１によって検知することを可能
とする。従って、例えば、メモリセル１０５−１−１内
に格納されているデータを読取る為には、０■を印加す
ることにより行ライン１０１−２乃至１０１−Ｎを非選
択状態とさせたまま、約５■の電圧■ＣＣを印加するこ
とによって行うイン１０１−１を選択する０列セレクト
トランジスタ１０４−２乃至−１０４−Ｍをターンオフ
させることによってビットライン１０２−２乃至１０２
−Ｍを非選択状態とさせ、一方列セレクトトランジスタ
ｌ’０４−１をターンオフさせることによって、ビット
ライン１０２−１が選択される。読取動作期間中、書込
／消去トランジスタ１０８がターンオフされ、且つ基準
電圧ＶＲＥＦ （典型的には、２．５Ｖ）がパストラン
ジスタ１１０のゲートへ印加される。これにより、選択
されたビットライン１０２−１上の電圧がセンスアンプ
ｉｌｌの入力リードへ印加され、それにより、選択され
たメモリセル１０５−１−１が論理Ｏを格納するか又は
論理１を格納するかを表わす出力信号が供給される。
クト信号及び行セレクト信号の適宜の組合わせによって
選択され１選択されたメモリセル内に格納されているデ
ータをセンスアンプ１１１によって検知することを可能
とする。従って、例えば、メモリセル１０５−１−１内
に格納されているデータを読取る為には、０■を印加す
ることにより行ライン１０１−２乃至１０１−Ｎを非選
択状態とさせたまま、約５■の電圧■ＣＣを印加するこ
とによって行うイン１０１−１を選択する０列セレクト
トランジスタ１０４−２乃至−１０４−Ｍをターンオフ
させることによってビットライン１０２−２乃至１０２
−Ｍを非選択状態とさせ、一方列セレクトトランジスタ
ｌ’０４−１をターンオフさせることによって、ビット
ライン１０２−１が選択される。読取動作期間中、書込
／消去トランジスタ１０８がターンオフされ、且つ基準
電圧ＶＲＥＦ （典型的には、２．５Ｖ）がパストラン
ジスタ１１０のゲートへ印加される。これにより、選択
されたビットライン１０２−１上の電圧がセンスアンプ
ｉｌｌの入力リードへ印加され、それにより、選択され
たメモリセル１０５−１−１が論理Ｏを格納するか又は
論理１を格納するかを表わす出力信号が供給される。
メモリセル１０５−１−１が論理１を格納する場合、そ
の制御ゲートスレッシュホールド電圧は行ライン１０１
−１に印加された読取電圧よりも低く、従って、メモリ
セルトランジスタ１０５−１−１はターンオンされ、ト
ランジスタ１１Ｏ５１０６，１０４−１，１０５−１−
１，１１２を介して、センスアンプ１１１の入力リード
を低状態ヘブルする。逆に、メモリセル１０５−１−１
が論理Ｏを格納している場合、その制御ゲートスレッシ
ュホールド電圧は行ライン１０１−１へ印加された読取
電圧よりも高（、メモリセルトランジスタ１０５−１−
１はターンオンせず、且つセンスアンプ１１１の入力リ
ードは低状態ではプルされない。従って、センスアンプ
ｉｌｌは、読取を行なう為に選択されたメモリによって
格納されているビットの二つの可能な値を検知すること
が可能である。
の制御ゲートスレッシュホールド電圧は行ライン１０１
−１に印加された読取電圧よりも低く、従って、メモリ
セルトランジスタ１０５−１−１はターンオンされ、ト
ランジスタ１１Ｏ５１０６，１０４−１，１０５−１−
１，１１２を介して、センスアンプ１１１の入力リード
を低状態ヘブルする。逆に、メモリセル１０５−１−１
が論理Ｏを格納している場合、その制御ゲートスレッシ
ュホールド電圧は行ライン１０１−１へ印加された読取
電圧よりも高（、メモリセルトランジスタ１０５−１−
１はターンオンせず、且つセンスアンプ１１１の入力リ
ードは低状態ではプルされない。従って、センスアンプ
ｉｌｌは、読取を行なう為に選択されたメモリによって
格納されているビットの二つの可能な値を検知すること
が可能である。
消去期間中、メモリセル１０５−１−１乃至１１０５−
Ｎ−は「フラッシエ」消去される。即ち、すべてのメモ
リセルは同時的に消去され、従って全てのメモリセルは
論理０を格納することとなる。このことは、メモリトラ
ンジスタの制御ゲートへ接続されている行ラインへＯｖ
を印加し、メモリセルトランジスタのドレインへ接続さ
れているビットラインへ高電圧（典型的には、１７Ｖ）
を印加し、且つメモリセルトランジスタのソースへ接続
されている消去ラインをフローティング状態とさせるこ
とによって達成される。
Ｎ−は「フラッシエ」消去される。即ち、すべてのメモ
リセルは同時的に消去され、従って全てのメモリセルは
論理０を格納することとなる。このことは、メモリトラ
ンジスタの制御ゲートへ接続されている行ラインへＯｖ
を印加し、メモリセルトランジスタのドレインへ接続さ
れているビットラインへ高電圧（典型的には、１７Ｖ）
を印加し、且つメモリセルトランジスタのソースへ接続
されている消去ラインをフローティング状態とさせるこ
とによって達成される。
重要なことであるが５メモリセル１０５−１−１乃至１
１０５−Ｎ−の書込み及び消去の期間中、比較的高い電
圧ＶＰＰが選択されたビットライン１０２−１乃至１０
２−Ｍへ印加されるということである。このことは、Ｖ
ＰＰ端子１２０とセンスアンプ１１１の入力リードとの
間に位置されているトランジスタ１１０のみならずｖｐ
ｐｆ＃子１２０とビットライン１０２−１乃至１０２−
Ｍの間の全てのトランジスタが比較的高い電圧ＶＰＰを
使用することによりブレークダウンすることがないこと
を確保するように製造することを必要とする。このよう
にして使用されるＭＯＳトランジスタは、比較的高い電
圧に露呈されると、ゲート型ダイオードブレークダウン
を発生することがある。もちろん、装置が適切に動作し
且つ長期間にわたって信頼性を持って動作する為には、
このゲート型ダイオードブレークダウンを取り除かねば
ならない。ゲート型ダイオードは、ゲート電極の下側に
位置されているＰＮ接合である。ゲート電極が接地され
ると、ゲート型ダイオードのブレークダウン電圧は、そ
のゲートが接地されてない場合のゲート型ダイオードの
ブレークダウン電圧よりもかなり低（なる、更に、この
ゲート型ダイオードブレークダウン電圧は、ゲート酸化
膜がより薄かったり且つ接合深さがより浅かったりする
場合には、−層低いものとなる。このようなゲート型ダ
イオードブレークダウンの問題を防止する為には、これ
らのトランジスタを、典型的には、例えば典型的に２５
０人の程度のグー１−酸化膜厚さを有するセンスアンプ
１１１のＩ・ランジスタ（不図示）及びアドレスバッフ
ァーのトランジスタの（不図示）等のような速度が問題
となる経路における周辺トランジスタによって使用され
る比較的薄いゲート酸化膜と比較して、比較的厚いゲー
ト酸化膜（典型的には、３５０Ａの厚さ）を使用して形
成される。厚いゲート酸化膜を使用することによりこれ
らのトランジスタが高い書込／消去電圧ＶＰＰが印加さ
れた場合のブレークダウンの問題を解決する条件を満足
することが可能であるが、これらのトランジスタの利得
を減少するという欠点があり、そのことは又スイッチン
グ速度を低下させるという問題もある。センスアンプ１
１１とメモリアレイトランジスタ１０５−１−１乃至１
１０５−Ｎ−の間に位置されているトランジスタのスイ
ッチング速度が低下されると、装置の動作速度が低下さ
れ、そのことは明らかに望ましいことではない。
１０５−Ｎ−の書込み及び消去の期間中、比較的高い電
圧ＶＰＰが選択されたビットライン１０２−１乃至１０
２−Ｍへ印加されるということである。このことは、Ｖ
ＰＰ端子１２０とセンスアンプ１１１の入力リードとの
間に位置されているトランジスタ１１０のみならずｖｐ
ｐｆ＃子１２０とビットライン１０２−１乃至１０２−
Ｍの間の全てのトランジスタが比較的高い電圧ＶＰＰを
使用することによりブレークダウンすることがないこと
を確保するように製造することを必要とする。このよう
にして使用されるＭＯＳトランジスタは、比較的高い電
圧に露呈されると、ゲート型ダイオードブレークダウン
を発生することがある。もちろん、装置が適切に動作し
且つ長期間にわたって信頼性を持って動作する為には、
このゲート型ダイオードブレークダウンを取り除かねば
ならない。ゲート型ダイオードは、ゲート電極の下側に
位置されているＰＮ接合である。ゲート電極が接地され
ると、ゲート型ダイオードのブレークダウン電圧は、そ
のゲートが接地されてない場合のゲート型ダイオードの
ブレークダウン電圧よりもかなり低（なる、更に、この
ゲート型ダイオードブレークダウン電圧は、ゲート酸化
膜がより薄かったり且つ接合深さがより浅かったりする
場合には、−層低いものとなる。このようなゲート型ダ
イオードブレークダウンの問題を防止する為には、これ
らのトランジスタを、典型的には、例えば典型的に２５
０人の程度のグー１−酸化膜厚さを有するセンスアンプ
１１１のＩ・ランジスタ（不図示）及びアドレスバッフ
ァーのトランジスタの（不図示）等のような速度が問題
となる経路における周辺トランジスタによって使用され
る比較的薄いゲート酸化膜と比較して、比較的厚いゲー
ト酸化膜（典型的には、３５０Ａの厚さ）を使用して形
成される。厚いゲート酸化膜を使用することによりこれ
らのトランジスタが高い書込／消去電圧ＶＰＰが印加さ
れた場合のブレークダウンの問題を解決する条件を満足
することが可能であるが、これらのトランジスタの利得
を減少するという欠点があり、そのことは又スイッチン
グ速度を低下させるという問題もある。センスアンプ１
１１とメモリアレイトランジスタ１０５−１−１乃至１
１０５−Ｎ−の間に位置されているトランジスタのスイ
ッチング速度が低下されると、装置の動作速度が低下さ
れ、そのことは明らかに望ましいことではない。
第２図は、電気的コンタクト２０２を介してメタリゼー
ション層２０３へ接続されているＮ＋ドレイン拡散２０
１を有する一対の典型的な従来のＥＥＰＲＯＭメモリセ
ルを示した概略平面図である。セル２００は、多結晶シ
リコンからなる第−層２０４を有しており、それはＥＥ
ＦＲＯＭメモリトランジスタのフローティングゲートと
して作用し、且つセル２００は多結晶シリコンからなる
第二層２０５も有しており、それは制御ゲートとして機
能し行ラインの一部を形成する。第１図の概略図に関連
して上に説明した如く、セル２００のプログラミング（
書込み）読取及び消去は、全てメモリセルのドレイン２
０１の側から行なわれる。
ション層２０３へ接続されているＮ＋ドレイン拡散２０
１を有する一対の典型的な従来のＥＥＰＲＯＭメモリセ
ルを示した概略平面図である。セル２００は、多結晶シ
リコンからなる第−層２０４を有しており、それはＥＥ
ＦＲＯＭメモリトランジスタのフローティングゲートと
して作用し、且つセル２００は多結晶シリコンからなる
第二層２０５も有しており、それは制御ゲートとして機
能し行ラインの一部を形成する。第１図の概略図に関連
して上に説明した如く、セル２００のプログラミング（
書込み）読取及び消去は、全てメモリセルのドレイン２
０１の側から行なわれる。
旦−１１
本発明は、以上の点に鑑みなされたものであって、従来
技術の欠点を解消し、動作速度を向上させると共に読取
動作期間中及び書込み動作期間中におけるソフト書込み
による影響を減少させたメモリ装置及びその動作方法及
び製造方法を提供することを目的とする。
技術の欠点を解消し、動作速度を向上させると共に読取
動作期間中及び書込み動作期間中におけるソフト書込み
による影響を減少させたメモリ装置及びその動作方法及
び製造方法を提供することを目的とする。
区−滅
本発明によれば、独特の回路構成を使用し且つメモリア
レイとセンスアンプとの間の経路において高い書込み又
は消去電圧を印加する為の必要性を解消する動作方法を
使用することによりＥＥＰＲＯＭ装置の速度が向上され
ている。
レイとセンスアンプとの間の経路において高い書込み又
は消去電圧を印加する為の必要性を解消する動作方法を
使用することによりＥＥＰＲＯＭ装置の速度が向上され
ている。
本発明によれば、このような高い書込み及び消去電圧は
、必要に応じて、メモリア１ノイヘ直接的に印加され、
従ってメモリアレイからセンスアンプへ信号を送給する
全てのトランジスタは低電圧装置として製造することを
可能とし、従ってそれらの動作速度を増加することを可
能とし、且つメモリ装置全体としての動作速度を向上す
ることを可能としている。比較的高い書込み電圧及び消
去電圧をメモリトランジスタのソースへ印加し且つメモ
リトランジスタのドレインから読取を行なうことにより
、ソース及びドレインのみならず関連する回路は、それ
らの意図する機能を最適化する為に製造することが可能
である。
、必要に応じて、メモリア１ノイヘ直接的に印加され、
従ってメモリアレイからセンスアンプへ信号を送給する
全てのトランジスタは低電圧装置として製造することを
可能とし、従ってそれらの動作速度を増加することを可
能とし、且つメモリ装置全体としての動作速度を向上す
ることを可能としている。比較的高い書込み電圧及び消
去電圧をメモリトランジスタのソースへ印加し且つメモ
リトランジスタのドレインから読取を行なうことにより
、ソース及びドレインのみならず関連する回路は、それ
らの意図する機能を最適化する為に製造することが可能
である。
１鳳ｌ
以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。
について詳細に説明する。
第４図は本発明の一実施例に基づいて構成されたメモリ
装置４００を示した概略図である。第３図は、本発明の
一実施例に基づいて構成された一対のＥＥＰＲＯＭメモ
リセルを示した概略平面図であり、多結晶シリコンから
なる第−層ＰＬはドレイン３０１の近傍ではな（ソース
３０６の近傍に位置されたフローティングゲート３０４
を形成している。この実施例においては、読取動作は、
メモリセル３００のドレイン３０１の側から行なわれ、
且つ書込み動作及び消去動作は、メモリセル３００のソ
ース３０６の側から行なわれる。
装置４００を示した概略図である。第３図は、本発明の
一実施例に基づいて構成された一対のＥＥＰＲＯＭメモ
リセルを示した概略平面図であり、多結晶シリコンから
なる第−層ＰＬはドレイン３０１の近傍ではな（ソース
３０６の近傍に位置されたフローティングゲート３０４
を形成している。この実施例においては、読取動作は、
メモリセル３００のドレイン３０１の側から行なわれ、
且つ書込み動作及び消去動作は、メモリセル３００のソ
ース３０６の側から行なわれる。
第４図を参照すると、メモリ装置４００は、行ライン４
０１−１乃至４０１−Ｎ、ビットライン４０２−１乃至
４０２−Ｍ、列セレクトトランジスタｌ ０４−１乃至
１０４−Ｍ及びメモリアレイトランジスタ４０５−１−
１乃至４０５−Ｎ−Ｍを有している。メモリセル４０５
−１−１乃至４０５−Ｎ−Ｍのブロックをアクセスする
為にブロックセレクトトランジスタ４０６が使用されて
いる。第１図に示した如（従来技術と対照的に、メモリ
セルトランジスタ４０５−１−１乃至４０５−Ｎ−Ｍは
、それらのフローティングゲートがそれらのドレイン近
傍ではな（それらのソース近傍に位置するように製造さ
れている。このことは、メモリアレイトランジスタ４０
５−１−１乃至４０５−Ｎ−Ｍへ高い書込み及び消去電
圧が印加されることを可能とし、その際にブロックセレ
クトトランジスタ４０６及び列セレクトトランジスタ１
０４−１乃至１０４−Ｍ及びパストランジスタ４１０か
ら高い書込／消去電圧ＶＰＰの印加を排除している。従
って、ビットライン４０２−１及び４０２−Ｍ及びセン
スアンプ４１１の間に位置しているトランジスタは、高
いブレークダウン電圧を確保するべく製造する必要はな
（、従ってこれらのトランジスタは、高い利得及び高速
のスイッチング速度を確保するべく比較的薄い（典型的
には、約２５０人）のゲート酸化膜を使用して製造する
ことが可能である。
０１−１乃至４０１−Ｎ、ビットライン４０２−１乃至
４０２−Ｍ、列セレクトトランジスタｌ ０４−１乃至
１０４−Ｍ及びメモリアレイトランジスタ４０５−１−
１乃至４０５−Ｎ−Ｍを有している。メモリセル４０５
−１−１乃至４０５−Ｎ−Ｍのブロックをアクセスする
為にブロックセレクトトランジスタ４０６が使用されて
いる。第１図に示した如（従来技術と対照的に、メモリ
セルトランジスタ４０５−１−１乃至４０５−Ｎ−Ｍは
、それらのフローティングゲートがそれらのドレイン近
傍ではな（それらのソース近傍に位置するように製造さ
れている。このことは、メモリアレイトランジスタ４０
５−１−１乃至４０５−Ｎ−Ｍへ高い書込み及び消去電
圧が印加されることを可能とし、その際にブロックセレ
クトトランジスタ４０６及び列セレクトトランジスタ１
０４−１乃至１０４−Ｍ及びパストランジスタ４１０か
ら高い書込／消去電圧ＶＰＰの印加を排除している。従
って、ビットライン４０２−１及び４０２−Ｍ及びセン
スアンプ４１１の間に位置しているトランジスタは、高
いブレークダウン電圧を確保するべく製造する必要はな
（、従ってこれらのトランジスタは、高い利得及び高速
のスイッチング速度を確保するべく比較的薄い（典型的
には、約２５０人）のゲート酸化膜を使用して製造する
ことが可能である。
高速の動作速度及びより高いノイズに対する耐性を与え
る為に、読取期間中選択されたメモリセルを介しての読
取電流を増加させることが望ましい。読取電流は２次式
で定義されるドレイン飽和電圧Ｖ。ＩＩＡＴに依存する
。
る為に、読取期間中選択されたメモリセルを介しての読
取電流を増加させることが望ましい。読取電流は２次式
で定義されるドレイン飽和電圧Ｖ。ＩＩＡＴに依存する
。
Ｖ ｏｓＡｒ’４ Ｖ ａ＋＋ Ｖ を尚、ＶＤＩＡ
ＴＴニドレイン飽和電圧 Ｖａｔｒ：ゲート対ソース電圧 ■Ｔ：スレッシュホールド電圧 従来の装置においては、フローティングゲートがドレイ
ンの近傍に位置されており、従って読取電流は典型的に
制御ゲート電圧の６０乃至７０％であるフローティング
ゲート電圧によって制限されていた。しかしなから、本
発明によれば、フローティングゲートを従来技術におけ
る如くドレインではなくソースへ近接して配置している
ので、読取動作期間中選択したメモリセルを介しての読
取電流は増加される。なぜならば、飽和電圧Ｖ ｏｓｘ
ｒが増加されるからである。この場合、ドレインは、よ
り低いフローティングゲート電圧ではなく制御ゲート電
圧によって影響される。読取電流を増加することにより
、読取速度が増加される。フローティングゲートをドレ
インではなくソースの近傍に配置することにより、読取
電流が約１０乃至１５％増加するということが判明した
。
ＴＴニドレイン飽和電圧 Ｖａｔｒ：ゲート対ソース電圧 ■Ｔ：スレッシュホールド電圧 従来の装置においては、フローティングゲートがドレイ
ンの近傍に位置されており、従って読取電流は典型的に
制御ゲート電圧の６０乃至７０％であるフローティング
ゲート電圧によって制限されていた。しかしなから、本
発明によれば、フローティングゲートを従来技術におけ
る如くドレインではなくソースへ近接して配置している
ので、読取動作期間中選択したメモリセルを介しての読
取電流は増加される。なぜならば、飽和電圧Ｖ ｏｓｘ
ｒが増加されるからである。この場合、ドレインは、よ
り低いフローティングゲート電圧ではなく制御ゲート電
圧によって影響される。読取電流を増加することにより
、読取速度が増加される。フローティングゲートをドレ
インではなくソースの近傍に配置することにより、読取
電流が約１０乃至１５％増加するということが判明した
。
本発明によれば、速度の向上は、列読取電圧を増加する
ことが可能であり、その際により高い読取電圧がフロー
ティングゲートの近傍に位置されていないドレインに印
加されるので、読取中のメモリセルに不所望の「ソフト
」書込みの問題を発生することなしに、選択したアレイ
トランジスタを介して増加した読取電流を付加的に供給
することが可能であるという事実によっても与えられる
。公知の如く２多数回の読取サイクルを行なう場合、不
所望の帯電が発生し、非選択状態とされたトランジスタ
のフローティングゲート上に累積的な電荷を発生し、そ
の際に「ソフト」書込みを発生する場合がある。
ことが可能であり、その際により高い読取電圧がフロー
ティングゲートの近傍に位置されていないドレインに印
加されるので、読取中のメモリセルに不所望の「ソフト
」書込みの問題を発生することなしに、選択したアレイ
トランジスタを介して増加した読取電流を付加的に供給
することが可能であるという事実によっても与えられる
。公知の如く２多数回の読取サイクルを行なう場合、不
所望の帯電が発生し、非選択状態とされたトランジスタ
のフローティングゲート上に累積的な電荷を発生し、そ
の際に「ソフト」書込みを発生する場合がある。
さらに、本発明のメモリアレイトランジスタを使用して
、セルの書込みを行なう能力を向上させる為に従来技術
においてしばしば行なわれていたようにメモリアレイト
ランジスタのドレインへより多くのｐ＋（例えば、ボロ
ン）のイオン注入を行なう、必要はない、なぜならば、
Ｐ−Ｎ＋接合ではなく Ｐ＋Ｎ十接合を設けることによ
り、接合における最大電界が増加され、それによりより
多（のホットエレクトロンが発生されるからである。
、セルの書込みを行なう能力を向上させる為に従来技術
においてしばしば行なわれていたようにメモリアレイト
ランジスタのドレインへより多くのｐ＋（例えば、ボロ
ン）のイオン注入を行なう、必要はない、なぜならば、
Ｐ−Ｎ＋接合ではなく Ｐ＋Ｎ十接合を設けることによ
り、接合における最大電界が増加され、それによりより
多（のホットエレクトロンが発生されるからである。
しかしなから、本発明によれば、フローティングゲート
を充電することにより書込みが発生するメモリアレイト
ランジスタのソース側にこのようなイオン注入を使用す
ることが可能である。メモリアレイトランジスタのドレ
イン上のイオン注入を回避する、−とにより、ビットラ
イン容量が減少され、それにより読取速度が向上される
。
を充電することにより書込みが発生するメモリアレイト
ランジスタのソース側にこのようなイオン注入を使用す
ることが可能である。メモリアレイトランジスタのドレ
イン上のイオン注入を回避する、−とにより、ビットラ
イン容量が減少され、それにより読取速度が向上される
。
本発明の一実施例においては、メモリセルトランジスタ
のソース近（労においてＰ型のフィールド注入は行なわ
ず、従ってソース接合のグー１〜型ダイオードブレーク
ダウン電圧を増加しており、そのことは、接合がブレー
クダウンする可能性を減少させると共にソースとフロー
ティングゲ−１・との間のファウラノルトハイムエ１ツ
クトロントンネル動作の性能を改善する為にソースへ印
加すべき電圧を一層大きなものとすることを可能とする
。
のソース近（労においてＰ型のフィールド注入は行なわ
ず、従ってソース接合のグー１〜型ダイオードブレーク
ダウン電圧を増加しており、そのことは、接合がブレー
クダウンする可能性を減少させると共にソースとフロー
ティングゲ−１・との間のファウラノルトハイムエ１ツ
クトロントンネル動作の性能を改善する為にソースへ印
加すべき電圧を一層大きなものとすることを可能とする
。
公知の如く、ファウラノルトハイムトンネル動作は、温
度とは独立しており、且つ高い電界（典型的には、７乃
至１０ｍｅｇＶ／ｃｍ）においてのみ効果的である。こ
のようなドレインからのファウラーノルドハイムトンネ
ル動作を改善する為にフィールド注入をプルバックする
ことは従来技術においては可能なものではなかった。な
ぜならば、このようなフィールド注入のプルバックは、
メモリアレイトランジスタのドレインの周りに行なわね
ばならず、そのことはビットライン間の分離を不所望に
劣化させるものであり且つ漏れ電流が増加し書込み電流
が低下する為にメモリアレイトランジスタを書込みむ為
の能力に有害な影響を与えるからである。
度とは独立しており、且つ高い電界（典型的には、７乃
至１０ｍｅｇＶ／ｃｍ）においてのみ効果的である。こ
のようなドレインからのファウラーノルドハイムトンネ
ル動作を改善する為にフィールド注入をプルバックする
ことは従来技術においては可能なものではなかった。な
ぜならば、このようなフィールド注入のプルバックは、
メモリアレイトランジスタのドレインの周りに行なわね
ばならず、そのことはビットライン間の分離を不所望に
劣化させるものであり且つ漏れ電流が増加し書込み電流
が低下する為にメモリアレイトランジスタを書込みむ為
の能力に有害な影響を与えるからである。
選択したメモリアレイトランジスタの書込みは、非選択
状態とした行ラインを０■に保持したまま書込み電圧Ｖ
ＰＰ＋、選択した行ラインへ印加し、且つトランジスタ
４４３を介して書込み電圧ｖＰＰを全てのメモリアレイ
トランジスタのソースへ印加することによって実施され
る。選択した列は、それと関連する列セレクトトランジ
スタ及びブロックセレクトトランジスタ４０６及びトラ
ンジスタ４２１をターンオンさせることによって接地接
続させる。これにより、選択したトランジスタのソース
からフローテインクゲートヘエレクトロンがトンネル動
作される。
状態とした行ラインを０■に保持したまま書込み電圧Ｖ
ＰＰ＋、選択した行ラインへ印加し、且つトランジスタ
４４３を介して書込み電圧ｖＰＰを全てのメモリアレイ
トランジスタのソースへ印加することによって実施され
る。選択した列は、それと関連する列セレクトトランジ
スタ及びブロックセレクトトランジスタ４０６及びトラ
ンジスタ４２１をターンオンさせることによって接地接
続させる。これにより、選択したトランジスタのソース
からフローテインクゲートヘエレクトロンがトンネル動
作される。
第５図の実施例においては、書込みセットトランジスタ
４３２−１乃至４３２−Ｍ及び書込みリセットトランジ
スタ４２３−１乃至４２３−Ｍを使用して、選択した行
ラインに沿ってのセルに対するソフト書込みの可能性を
最小としており万年選択状態とされた列に沿っては、フ
ローティング状態のままとされ、従ってそのソースから
そのドレインへ流れる電流によって不所望に充電される
場合がある。
４３２−１乃至４３２−Ｍ及び書込みリセットトランジ
スタ４２３−１乃至４２３−Ｍを使用して、選択した行
ラインに沿ってのセルに対するソフト書込みの可能性を
最小としており万年選択状態とされた列に沿っては、フ
ローティング状態のままとされ、従ってそのソースから
そのドレインへ流れる電流によって不所望に充電される
場合がある。
第５図の実施例においては、このようなソフト書込みは
、非選択状態とされたビットラインをプリチャージし、
その際に非選択状態とされたメモノアレイトランジスタ
を介して電流が流れることを防止し、それにより選択し
たメモリアレイトランジスタの書込み期間中に非選択状
態としたＩ・ランジスタのフローティングゲートが充電
される。ことを防止することにより回避している。第５
図の実施例においては、選択したメモリアレイセルを、
例えばトランジスタ４０５−１−１の書込みを行なうこ
とは、最初にＰＲＧＳＥＴ信号をり−ド４３０に印加し
、従ってピッ］・ライン４０２−１乃至４０２−Ｍのそ
れぞれへ予め定めた電圧（例えば、１０■）を印加する
プリチャージＩ・うンジスタ４３２−１乃至−４３２−
Ｍをターンオンさせることによって達成される。ついで
、ＰＲＧＳＥＴ信号が低状態となり、トランジスタ４′
３２−１乃至４３２−Ｍをターンオフし、一方ビットラ
イン４０２−１乃至４０２−Ｍをプリチャージしたまま
とさせる。ついでトランジスタ４２１がターンオンされ
、その際に導通状態にある列セレクトトランジスタ１０
４−１及びブロックセレクトトランジスタ４０６を介し
て選択されているビットライン４０２−１を放電させる
。非選択状態とされた列４０２−２乃至４０２−Ｍは、
プリチャージされた状態を維持する。なぜならば、それ
らの列セレクトトランジスタ１０４−２乃至１０４−Ｍ
はターンオフされるからである。ソースプルダウントラ
ンジスタ４４２がターンオフされ且つ書込み電圧■ＰＰ
がトランジスタ４４３を介して全てのメモリアレイトラ
ンジスタを４０５−１−１乃至４０５−Ｎ−Ｍのソース
へ印加される。
、非選択状態とされたビットラインをプリチャージし、
その際に非選択状態とされたメモノアレイトランジスタ
を介して電流が流れることを防止し、それにより選択し
たメモリアレイトランジスタの書込み期間中に非選択状
態としたＩ・ランジスタのフローティングゲートが充電
される。ことを防止することにより回避している。第５
図の実施例においては、選択したメモリアレイセルを、
例えばトランジスタ４０５−１−１の書込みを行なうこ
とは、最初にＰＲＧＳＥＴ信号をり−ド４３０に印加し
、従ってピッ］・ライン４０２−１乃至４０２−Ｍのそ
れぞれへ予め定めた電圧（例えば、１０■）を印加する
プリチャージＩ・うンジスタ４３２−１乃至−４３２−
Ｍをターンオンさせることによって達成される。ついで
、ＰＲＧＳＥＴ信号が低状態となり、トランジスタ４′
３２−１乃至４３２−Ｍをターンオフし、一方ビットラ
イン４０２−１乃至４０２−Ｍをプリチャージしたまま
とさせる。ついでトランジスタ４２１がターンオンされ
、その際に導通状態にある列セレクトトランジスタ１０
４−１及びブロックセレクトトランジスタ４０６を介し
て選択されているビットライン４０２−１を放電させる
。非選択状態とされた列４０２−２乃至４０２−Ｍは、
プリチャージされた状態を維持する。なぜならば、それ
らの列セレクトトランジスタ１０４−２乃至１０４−Ｍ
はターンオフされるからである。ソースプルダウントラ
ンジスタ４４２がターンオフされ且つ書込み電圧■ＰＰ
がトランジスタ４４３を介して全てのメモリアレイトラ
ンジスタを４０５−１−１乃至４０５−Ｎ−Ｍのソース
へ印加される。
選択されたメモリアレイトランジスタ４０５−１−１は
そのソースからそのドレインへ電流な導通し、その際に
そのフローティングゲート上に電荷をのせる。しかしな
から、その他の非選択状態とされたメモリアレイトラン
ジスタは、電流を導通させることはない、なぜならば、
それらのドレインは、プリチャージされているビットラ
イン４０２−２乃至４０２−Ｍへ接続されており、その
際にそれらのフローティングゲートへ電荷が導入される
ことを防止し且つソフト書込みエラーが発生することを
防止するからである。メモリアレイトランジスタ４０５
−１−１が書込みよれると、トランジスタ４４３はター
ンオフされ且つトランジスタ４４２はターンオンされ、
その際にメモリアレイトランジスタ４０５−１−１乃至
４０５−Ｎ−Ｍのソースを接地接続させるからである。
そのソースからそのドレインへ電流な導通し、その際に
そのフローティングゲート上に電荷をのせる。しかしな
から、その他の非選択状態とされたメモリアレイトラン
ジスタは、電流を導通させることはない、なぜならば、
それらのドレインは、プリチャージされているビットラ
イン４０２−２乃至４０２−Ｍへ接続されており、その
際にそれらのフローティングゲートへ電荷が導入される
ことを防止し且つソフト書込みエラーが発生することを
防止するからである。メモリアレイトランジスタ４０５
−１−１が書込みよれると、トランジスタ４４３はター
ンオフされ且つトランジスタ４４２はターンオンされ、
その際にメモリアレイトランジスタ４０５−１−１乃至
４０５−Ｎ−Ｍのソースを接地接続させるからである。
ビットライン４０２−２乃至４０２−Ｍは、ＰＲＧリセ
ット信号をリード４２２へ印加し、その際にリセットト
ランジスタ４２３−１乃至４２３−Ｍをターンオンさせ
ることによって放電される。別の実施例においては、リ
セットトランジスタ４２３−１乃至４２３−Ｍを使用せ
ず、且つビットラインは、トランジスタ４２１をターン
オンさせる一方全ての列セレクトトランジスタ１０４−
１乃至１０４−Ｍを付勢することによって放電される。
ット信号をリード４２２へ印加し、その際にリセットト
ランジスタ４２３−１乃至４２３−Ｍをターンオンさせ
ることによって放電される。別の実施例においては、リ
セットトランジスタ４２３−１乃至４２３−Ｍを使用せ
ず、且つビットラインは、トランジスタ４２１をターン
オンさせる一方全ての列セレクトトランジスタ１０４−
１乃至１０４−Ｍを付勢することによって放電される。
表 １
表 ２
し
行 ラ イ ン（制御ゲート）選択
非選択
ビットライン（ドレイン） 論理０
選択
非選択
論理ｌ
消去ライン（ソース）
ＶＰＰ＝１４Ｖｏｌｔｓ
： ＯＶｏｌｔｓ
約ＯＶｏｌｔｓ
：約９ Ｖｏｌｔｓ
： ＯＶｏｌｔｓ
： ＶＳＰ＝９ Ｖｏｌｔｓ
ビットライン（ドレイン）
消去ライン
（ソース）
非選択 ： ０
論理口格納： ２ Ｖｏｌｔｓ
論理１格納： １．８ Ｖｏｌｔｓ
浪圭
行 ラ イ ン（制御ゲート）
ビットライン（ドレイン）
消去ライン（ソース）
： ＯＶｏｌｔｓ
： フローティング
： ＶＥＥ＝１７Ｖｏｌｔｓ
以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに、
種々の変形が可能であることはもちろんである。
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに、
種々の変形が可能であることはもちろんである。
第１図は典型的な従来のフラッシュ消去ＥＥＦＲＯＭ装
置を示した概略図、第２図は典型的な従来のＥＥＰＲＯ
Ｍセルを示した概略平面図、第３図は本発明の一実施例
に基づいて構成されたＥＥＦＲＯＭセルを示した概略平
面図、第４図は本発明の一実施例に基づいて構成された
フラッシュ消去ＥＥＦＲＯＭを示した概略図、第５図は
本発明の別の実施例に基づいて構成されたフラッシュ消
去ＥＥＦＲＯＭを示した概略図、である。 （符号の説明） ３００ ：メモリセル ３０１ニドレイン ３０４；フローティングゲート ３０６：ソース ４００：メモリ装置 ４０１：行ライン ４０２：ビットライン ４０５：メモリアレイトランジスタ ４０６；ブロックセレクトトランジスタＦＩＧ、３ ＦＩＧ、 ２ 図面の冷き（内容に変更なし） ＦＩＧ、ｆ ＦＩＧ、 ４
置を示した概略図、第２図は典型的な従来のＥＥＰＲＯ
Ｍセルを示した概略平面図、第３図は本発明の一実施例
に基づいて構成されたＥＥＦＲＯＭセルを示した概略平
面図、第４図は本発明の一実施例に基づいて構成された
フラッシュ消去ＥＥＦＲＯＭを示した概略図、第５図は
本発明の別の実施例に基づいて構成されたフラッシュ消
去ＥＥＦＲＯＭを示した概略図、である。 （符号の説明） ３００ ：メモリセル ３０１ニドレイン ３０４；フローティングゲート ３０６：ソース ４００：メモリ装置 ４０１：行ライン ４０２：ビットライン ４０５：メモリアレイトランジスタ ４０６；ブロックセレクトトランジスタＦＩＧ、３ ＦＩＧ、 ２ 図面の冷き（内容に変更なし） ＦＩＧ、ｆ ＦＩＧ、 ４
Claims (1)
- 【特許請求の範囲】 １、ソース領域、前記ソース領域から離隔して位置され
たドレイン領域、前記ソース領域と前記ドレイン領域と
の間に位置されたチャンネル領域、フローティングゲー
ト電極と前記ソース領域に隣接する前記チャンネル領域
の部分との間で電荷転送を許容する為に前記ソース領域
に充分に近接して前記チャンネル領域上方に位置してお
り且つフローティングゲート電極と前記ドレイン領域に
隣接する前記チャンネル領域の部分との間での電荷転送
を防止する為に前記ドレイン領域から充分に離隔してい
るフローティングゲート電極、前記チャンネル領域及び
前記フローティングゲート電極の上方に位置しており且
つ第二絶縁層によって前記チャンネル領域及び前記フロ
ーティングゲート電極から分離されている制御ゲート電
極、前記ソース領域へ接続されており前記フローティン
グゲート電極上に格納される電荷に選択的に変化を発生
させメモリセルの制御ゲートスレッシュホールド電圧を
変更させるプログラミング手段、前記ドレイン領域へ接
続されており前記制御ゲート電極とソース領域とドレイ
ン領域とに一組の読取電圧を印加することに応答して前
記チャンネル領域を介しての電流の流れの量を決定する
読取手段、を有するメモリセルを具備することを特徴と
するメモリ装置。 ２、特許請求の範囲第１項において、前記ソース領域が
、プログラミング期間中、前記ソース領域近傍の前記チ
ャンネル領域の部分から前記フローティングゲートへホ
ットエレクトロンの注入を増加させる為に比較的高度に
ドープされていることを特徴とするメモリ装置。 ３、特許請求の範囲第１項又は第２項において、前記ド
レイン領域が比較的高度にドープされておらず、それに
より寄生ドレイン容量を減少させていることを特徴とす
るメモリ装置。 ４．特許請求の範囲第１項において、前記読取手段が、
プログラミング期間中に前記プログラミング手段によっ
て前記ソース領域へ印加されるプログラミング電圧より
も小さなブレークダウン電圧を持ったトランジスタを有
することを特徴とするメモリ装置。 ５、特許請求の範囲第１項において、更に、前記チャン
ネル領域に隣接しない前記ソース領域の少なくとも一部
に隣接するソースフィールド領域を有しており、前記ソ
ースフィールド領域が高度にドープされておらず、それ
により前記領域のゲート型ダイオードブレークダウン電
圧を増加させていることを特徴とするメモリ装置。 ６、特許請求の範囲第１項ないしは第５項において、更
に、前記チャンネル領域に隣接しない前記ドレイン領域
の少なくとも一部に隣接するドレインフィールド領域を
有しており、前記ドレインフィールド領域は比較的高度
にドープされておりそれにより前記ドレイン領域の分離
度合を増加させていることを特徴とするメモリ装置。 ７、特許請求の範囲第１項において、前記プログラミン
グ手段が、前記フローティングゲート電極へエレクトロ
ンを付加すべく機能し、その際に前記メモリトランジス
タの制御ゲートスレッシュホールド電圧を第１方向へ変
更させ、且つ前記フローティングゲート電極からエレク
トロンを取除くべく機能し、それにより前記メモリトラ
ンジスタの制御ゲートスレッシュホールド電圧を前記第
一方向と反対の第二方向に変更させることを特徴とする
メモリ装置。 ８、複数個のビットライン、複数個のワードライン、前
記ビットラインの所望の一つを選択し且つ残りのビット
ラインを非選択状態とするビットラインアドレス手段、
前記ワードラインの所望の１つを選択し且つ残りのワー
ドラインを非選択状態とするワードラインアドレス手段
、各々がビットライン−ワードライン対と個別的に関連
している複数個のメモリセル、を有するメモリ装置にお
いて、前記各メモリセルが、ソース領域、前記ソース領
域から離隔して位置されており且つ前記メモリセルと関
連するビットラインへ接続されているドレイン領域、前
記ソース領域と前記ドレイン領域との間に位置されてい
るチャンネル領域、前記ソース領域の近傍で且つ前記ド
レイン領域の近傍ではない前記チャンネル領域の上方に
位置されており第一絶縁層によって前記チャンネルから
分離されているフローティングゲート電極、前記チャン
ネル領域及び前記フローティングゲート電極上方に位置
されており且つ第二絶縁層によって前記チャンネル領域
及び前記フローティングゲート電極から分離されており
且つ前記メモリセルと関連するワードラインへ接続され
ている制御ゲート電極、選択したメモリセルの前記フロ
ーティングゲート電極上に格納される電荷に選択的に変
化を発生させそれにより前記選択したメモリセルの制御
ゲートスレッシュフォールド電圧を変更する為に前記選
択したメモリセルの前記ソース領域と前記ワードライン
との間にプログラミング電気を印加するプログラミング
手段、前記選択したビットラインへ接続された入力リー
ドを具備しており且つ前記選択したメモリセル内に格納
されたデータを表わす出力信号を供給する為の出力リー
ドを具備するセンスアンプ、を有することを特徴とする
メモリ装置。 ９、特許請求の範囲第１項において、前記ソース領域が
、プログラミング期間中に前記ソース領域近傍の前記チ
ャンネル領域の部分から前記フローティングゲートへの
ホットエレクトロン注入を増加させる為に比較的高度に
ドープされていることを特徴とするメモリ装置。 １０、特許請求の範囲第８項又は第９項において、前記
ドレイン領域が比較的高度にドープされておらずそれに
より寄生的ドレイン容量を減少させていることを特徴と
するメモリ装置。 １１、特許請求の範囲第８項において、前記ビットライ
ンアドレス手段が、プログラミング期間中に前記プログ
ラミング手段によって前記ソース領域へ印加されるプロ
グラミング電圧よりも低いブレークダウン電圧を持った
トランジスタを有することを特徴とするメモリ装置。 １２、特許請求の範囲第８項において、更 に、前記チャンネル領域に隣接しない前記ソース領域の
少なくとも一部に隣接するソースフィールド領域を有し
ており、前記ソースフィールド領域は高度にドープされ
ておらずそれにより前記ソース領域のゲート型ダイオー
ドブレークダウン電圧を増加させていることを特徴とす
るメモリ装置。 １３、特許請求の範囲第８項又は１２項において、更に
、前記チャンネル領域に隣接しない前記ドレイン領域の
少なくとも一部に隣接するドレインフィールド領域を有
しており、前記ドレインフィールド領域は比較的高度に
ドープされておりそれにより前記ドレイン領域の分難度
合を増加させていることを特徴とするメモリ装置。 １４、特許請求の範囲第１３項において、前記ドレイン
フィールド領域が、隣接するドレイン領域間に分難を与
えるべく機能することを特徴とするメモリ装置。 １５、特許請求の範囲第８項において、前記プログラミ
ング手段が、前記フローティングゲート電極へエレクト
ロンを付加すべく機能し、それにより前記メモリトラン
ジスタの制御ゲートスレッシュホールド電圧を第一方向
において変更させ、且つ更に前記フローティングゲート
電極からエレクトロンを取除くべく機能し、それにより
前記メモリトランジスタの制御ゲートスレッシュホール
ド電圧を前記第一方向と反対の第二方向において変更さ
せることを特徴とするメモリ装置。 １６、特許請求の範囲第８項において、更に、選択した
ビットラインと関連する前記メモリセルの所望の一つを
プログラミングする為に前記ビットラインの選択した一
つをアドレスする前に前記ビットラインをプリチャージ
する手段を有することを特徴とするメモリ装置。 １７、特許請求の範囲第１６項において、前記プリチャ
ージ手段が、プリチャージ電気を供給するプリチャージ
源、各々が前記ビットラインの一つと個別的に関連して
おり且つ前記ビットラインに接続されたソースと前記プ
リチャージ源へ接続されたドレインとプリチャージ制御
信号を供給する手段へ接続された制御ゲートとを具備す
る複数個のプリチャージトランジスタ、を有することを
特徴とするメモリ装置。 １８、特許請求の範囲第１６項において、更に、残りの
全てのビットラインをプリチャージした状態のままで前
記選択したビットラインをプログラミングする為に放電
させる手段を有することを特徴とするメモリ装置。 １９、特許請求の範囲第１８項において、前記放電する
手段が、前記複数個のプリチャージトランジスタの前記
ドレインへ接続したソースと放電電位へ接続したドレイ
ンと放電信号を受け取るべく接続された制御ゲートとを
具備するトランジスタを有することを特徴とするメモリ
装置。 ２０、特許請求の範囲第１７項において、前記プリチャ
ージトランジスタが前記プログラミング電位よりも大き
なブレークダウン電圧を有することを特徴とするメモリ
装置。 ２１、特許請求の範囲第１８項又は１９項において、前
記放電手段が、前記プログラミング電位よりも大きなブ
レークダウン電圧を持ったトランジスタを有することを
特徴とするメモリ装置。 ２２、メモリ装置の製造方法において、半導体物質内に
ソース領域を形成し、前記ソース領域から離隔した位置
において前記半導体物質内にドレイン領域を形成しその
際に前記ソース領域と前記ドレイン領域との間にチャン
ネル領域を形成し、前記チャンネル領域上方に第一絶縁
層を形成し、前記フローティングゲート電極と前記ソー
ス領域に隣接する前記チャンネル領域の部分との間での
電荷転送を許容する為に前記ソース領域に充分に近接し
た前記チャンネル領域の上方であって且つ前記フローテ
ィングゲート電極と前記ドレイン領域に隣接する前記チ
ャンネル領域の部分との間での電荷転送を防止する為に
前記ドレイン領域から充分に離隔してフローティングゲ
ート電極を形成し、前記フローティングゲート電極上方
に第二絶縁層を形成し、前記第二絶縁層の上方に制御ゲ
ート電極を形成する、上記各ステップを有することを特
徴とする方法。 ２３、特許請求の範囲第２２項において、前記ソース領
域を形成するステップが、プログラミング期間中に前記
ソース領域近傍の前記チャンネル領域の部分から前記フ
ローティングゲートへのホットエレクトロンの注入を増
加させる為に比較的高度にドープしたソース領域を形成
するステップを有することを特徴とする方法。 ２４、特許請求の範囲第２２項又は第２３項において、
前記ドレイン領域が、比較的高度にドープされておらず
それにより寄生ドレイン容量を減少させるドレイン領域
を形成するステップを有することを特徴とする方法。 ２５、特許請求の範囲第２３項において、更に、前記制
御ゲート電極とソース領域とドレイン領域とに一組の読
取電圧を印加することに応答して前記チャンネル領域を
介しての電流の流れの量を決定する為に前記ドレイン領
域に接続して読取手段を形成するステップを有しており
、前記読取手段は、プログラミング期間中に前記プログ
ラミング手段によって前記ソース領域へ印加されるプロ
グラミング電圧よりも低いブレークダウン電圧を持った
トランジスタを有することを特徴とする方法。 ２６、特許請求の範囲第２２項において、更に、前記チ
ャンネル領域に隣接しない前記ソース領域の少なくとも
一部に隣接するソースフィールド領域を形成するステッ
プを有しており、前記ソースフィールド領域は高度にド
ープされておらず、それにより前記領域のゲート型ダイ
オードブレークダウン電圧を増加させていることを特徴
とする方法。 ２７、特許請求の範囲第２３項又は２６項において、更
に、前記チャンネル領域に隣接しない前記ドレイン領域
の少なくとも一部に隣接するドレインフィールド領域を
形成するステップを有しており、それにより前記ドレイ
ン領域の分離度合を増加させていることを特徴とする方
法。 ２８、メモリ装置の動作方法において、前記メモリ装置
が、ソース領域、前記ソース領域から離隔して位置され
たドレイン領域、前記ソース領域と前記ドレイン領域と
の間に位置されたチャンネル領域、前記ソース領域に隣
接する前記チャンネル領域の部分と前記フローティング
ゲート電極との間で電荷転送を許容する為に前記ソース
領域に充分に近接して前記チャンネル領域上方に位置し
ており且つ前記フローティングゲート電極と前記ドレイ
ン領域に隣接する前記チャンネル領域の部分との間での
電荷転送を防止する為に前記ドレイン領域から充分に離
れており且つ第一絶縁層によって前記チャンネルから離
隔されているフローティングゲート電極、前記チャンネ
ル領域及び前記フローティングゲート電極の上方に位置
されており且つ第二絶縁層によって前記チャンネル領域
及び前記フローティングゲート電極から分難されている
制御ゲート電極、を有しており、前記方法が、前記フロ
ーティングゲート電極上に格納される電荷に変化を発生
させる為に前記制御ゲート電極及び前記ソース領域へ一
組のプログラミング電圧を印加しその際に前記メモリ装
置の制御ゲートスレッシュホールド電極を変更すること
により前記メモリ装置内にデータを格納し、且つ前記制
御ゲート電極とソース領域とドレイン領域とに印加され
る一組の読取電圧に応答して前記チャンネル領域を介し
ての電流の流れを前記ドレイン領域において検知しその
際に前記メモリ装置内に格納される前記データの状態を
決定する、上記各ステップを有することを特徴とする方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US275,380 | 1988-11-23 | ||
| US07/275,380 US4999812A (en) | 1988-11-23 | 1988-11-23 | Architecture for a flash erase EEPROM memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03155667A true JPH03155667A (ja) | 1991-07-03 |
Family
ID=23052047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1303482A Pending JPH03155667A (ja) | 1988-11-23 | 1989-11-24 | フラッシュ消去ｅｐｒｏｍメモリ用の新規なアーキテクチャー |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4999812A (ja) |
| EP (1) | EP0370416A3 (ja) |
| JP (1) | JPH03155667A (ja) |
| KR (1) | KR0155357B1 (ja) |
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