JPH03142418A - Image display device and production thereof - Google Patents
Image display device and production thereofInfo
- Publication number
- JPH03142418A JPH03142418A JP1282108A JP28210889A JPH03142418A JP H03142418 A JPH03142418 A JP H03142418A JP 1282108 A JP1282108 A JP 1282108A JP 28210889 A JP28210889 A JP 28210889A JP H03142418 A JPH03142418 A JP H03142418A
- Authority
- JP
- Japan
- Prior art keywords
- regions
- region
- gate
- display device
- image display
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000012535 impurity Substances 0.000 claims abstract description 40
- 239000004973 liquid crystal related substance Substances 0.000 claims abstract description 19
- 125000006850 spacer group Chemical group 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims description 13
- 239000011159 matrix material Substances 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 6
- 239000011521 glass Substances 0.000 abstract description 4
- 239000011229 interlayer Substances 0.000 abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 4
- 229920005591 polysilicon Polymers 0.000 abstract description 4
- 239000000758 substrate Substances 0.000 abstract description 4
- 238000009792 diffusion process Methods 0.000 abstract description 2
- 238000004544 sputter deposition Methods 0.000 abstract description 2
- 229910018125 Al-Si Inorganic materials 0.000 abstract 1
- 229910018520 Al—Si Inorganic materials 0.000 abstract 1
- 239000010408 film Substances 0.000 description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 239000010453 quartz Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- -1 ion ions Chemical class 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は画像表示装置、特に液晶を用いた画像表示装置
およびその製造方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial Field of Application] The present invention relates to an image display device, particularly an image display device using liquid crystal, and a method for manufacturing the same.
［従来の技術］
近年、液晶を用いた画像表示装置は、薄型、低消費電力
等、多くの特徴を有し、ポケットＴＶ。[Prior Art] In recent years, image display devices using liquid crystals have many features such as thinness and low power consumption, and are popular among pocket TVs.
ラップトツブパソコン、ワープロ等の応用製品が次々と
生産され、非常に注目を集めてきている技術である。This technology is attracting a lot of attention, with applied products such as laptop computers and word processors being produced one after another.
そして、液晶を用いた画像表示装置においては、高精細
度化の要求とともに、単位画素数は増加する傾向にあ。In image display devices using liquid crystals, the number of unit pixels tends to increase along with the demand for higher definition.
また、情報保持特性向上のため、画素スイッチング用Ｍ
Ｏ８（ｍｅｔａｌ ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ ） トランジスタには、低リーク電流特性が
要求されるようになってきた。この対策として、ゲート
数を増加させた。デュアルゲート構造、トリプルゲート
構造などが提案されているが、より−層の高精細度化が
進み、単位画素面積が縮少されていくことを考えると、
占有面積を大幅に縮少できる構造であるオフセット構造
ＭＯ３トランジスタを画素スイッチング用トランジスタ
として採用することの有効性の方がはるかに大きい。オ
フセット構造ＭＯＳトランジスタとは、ゲートとリース
領域、ドレイン領域間に低濃度不純物領域（オフセット
領域）を設けたものであり、低リーク電流特性を実現で
きる。In addition, in order to improve information retention characteristics, M for pixel switching
O8 (metal oxide-semiconductor
(tor) Transistors are now required to have low leakage current characteristics. As a countermeasure, we increased the number of gates. Dual-gate structures, triple-gate structures, etc. have been proposed, but considering that the resolution of layers is becoming higher and the unit pixel area is becoming smaller,
It is much more effective to employ an offset structure MO3 transistor as a pixel switching transistor, which has a structure that can significantly reduce the occupied area. An offset structure MOS transistor is one in which a low concentration impurity region (offset region) is provided between a gate, a lease region, and a drain region, and can realize low leakage current characteristics.
以下、図面を参照しながら、上述したようなオフセット
構造ＭＯＳトランジスタを画素スイッチング用トランジ
スタとして用いた従来の液晶を用いた画像表示装置につ
いて説明する。Hereinafter, an image display device using a conventional liquid crystal using an offset structure MOS transistor as described above as a pixel switching transistor will be described with reference to the drawings.
第４図は、従来の液晶を用いた画像表示装置の断面図で
あり、第５図は、従来の液晶を用いた画像表示装置の製
造工程図である。FIG. 4 is a sectional view of a conventional image display device using liquid crystal, and FIG. 5 is a manufacturing process diagram of the conventional image display device using liquid crystal.
第４図〜第５図において、２１は石英基板、２２は不純
物濃度の高いリース領域、２３は不純物濃度の低い第２
のリース領域、２５は不純物濃度の高いドレイン領域、
２４は不純物濃度の低い第２のドレイン領域、２６はゲ
ート酸化膜、２７はゲート電極、２９は層間絶縁膜、３
０はＡＩ信号線、３１はパッシベーション膜、３２は液
晶組成物、３３は共通電極、３４は上面ガラス板、５１
は不純物濃度の低いリース領域２３、ドレイン領域２４
形成のためのレジストマスク、５２は不純物濃度の高い
リース領域２２、ドレイン領域２５形成のためのレジス
トマスクである。4 and 5, 21 is a quartz substrate, 22 is a lease region with a high impurity concentration, and 23 is a second region with a low impurity concentration.
25 is a drain region with high impurity concentration,
24 is a second drain region with low impurity concentration, 26 is a gate oxide film, 27 is a gate electrode, 29 is an interlayer insulating film, 3
0 is an AI signal line, 31 is a passivation film, 32 is a liquid crystal composition, 33 is a common electrode, 34 is a top glass plate, 51
are lease region 23 and drain region 24 with low impurity concentration.
A resist mask 52 is used to form the lease region 22 and drain region 25 with high impurity concentration.
第４図、第５図に示すように、従来は、低リーク電流特
性を有する画素スイッチング用ＭＯＳトランジスタを形
成するために、レジストマスクを追加して、不純物濃度
の低い領域（オフセット領域）を形成する方法がとられ
ていた。As shown in FIGS. 4 and 5, conventionally, in order to form a pixel switching MOS transistor with low leakage current characteristics, a resist mask is added to form a region (offset region) with a low impurity concentration. A method was taken to do so.
［発明が解決しようとする課題］
しかしながら、前記した従来技術では、レジストマスク
によりオフセット領域を形成するため、オフセット領域
の長さがマスクあわせ誤差で変化してしまうという課題
、セルファラインでないためオフセット領域を形成する
ためのレジストマスクと、ゲート電極との位置のずれに
より、ドレイン側のオフセット長とリース領域のオフセ
ット長に差を生じる問題のため画素スイッチング用ＭＯ
Ｓトランジスタの特性を再現性よく得ることができない
といった多くの課題を有していた。[Problems to be Solved by the Invention] However, in the conventional technology described above, since the offset region is formed using a resist mask, there are problems in that the length of the offset region changes due to mask alignment error, and since there is no self-alignment line, the length of the offset region changes due to mask alignment error. Due to the misalignment between the resist mask for forming the gate electrode and the gate electrode, there is a problem in which the offset length on the drain side and the offset length on the lease region differ.
There were many problems such as the inability to obtain the characteristics of an S transistor with good reproducibility.
本発明は上記欠点に鑑み、スイッチング用ＭＯＳトラン
ジスタにおけるオフセット領域をレジストマスクを追加
することなく、セルファライン的に形成することにより
、前記スイッチング用ＭＯＳトランジスタの特性を安定
せしめ、高品質の画質を得ることのできる画像表示装置
およびその製造方法を提供するものである。In view of the above drawbacks, the present invention stabilizes the characteristics of the switching MOS transistor and obtains high image quality by forming the offset region in the switching MOS transistor in a self-aligned manner without adding a resist mask. The present invention provides an image display device and a method for manufacturing the same.
［問題を解決するための手段］ 前記目的を達成するため本発明は下記の構成からなる。[Means to solve the problem] In order to achieve the above object, the present invention has the following configuration.
「（１）スイッチング素子としてのＭＯＳトランジスタ
がマトリックス状に配列され、液晶を用いるアクティブ
マトリックス駆動方式の画像表示装置において、前記Ｍ
ＯＳトランジスタのドレインおよびリース領域がそれぞ
れ不純物濃度の異なる二種類の領域から少なくとも構成
され、前記二種類の領域のうちゲートに近い領域の不純
物濃度がゲートから遠い領域の不純物濃度よりも低いこ
とを特徴とする画像表示装置。(1) In an active matrix drive type image display device using a liquid crystal in which MOS transistors as switching elements are arranged in a matrix, the M
The drain and lease regions of the OS transistor each consist of at least two types of regions having different impurity concentrations, and of the two types of regions, the impurity concentration in the region closer to the gate is lower than the impurity concentration in the region farther from the gate. image display device.
■ スイッチング素子としてのＭＯＳトランジスタがマ
トリックス状に配列され、液晶を用いるアクティブマト
リックス駆動方式の画像表示装置の製造方法において、
前記ＭＯＳトランジスタのドレインおよびリース領域の
それぞれ不純物濃度の異なる二種類の領域を、異方性エ
ッチング、により形成されるサイドウオールスペーサを
マスクとしたイオン注入法により製造することを特徴と
する画像表示装置の製造方法。」
［作用］
本発明の構成によれば、ＭＯＳトランジスタのドレイン
およびリース領域がそれぞれ不純物濃度の異なる二種類
の領域から少なくとも構成され、前記二種類の領域のう
ちゲートに近い領域の不純物濃度がゲートから遠い領域
の不純物濃度よりも低いので、画素スイッチング用ＭＯ
Ｓトランジスタにおけるオフセット長は、ゲート電極お
よびすイドウオールスペーサの厚さのみに依存し、セル
ファライン的に形成可能となる。また、サイドウオール
スペーサの厚さは、ゲート電極の厚さにも若干依存する
が、堆積する絶縁膜の厚さによってほぼ決まるため、非
常に精度よく制御できる。このため、得られる画素スイ
ッチング用ＭＯＳトランジスタは、精度良く、また、再
現性高いものとなり、画像表示装置の画質を大きく向上
させ、かつ、再現性よく得ることができる。■ In a method for manufacturing an active matrix drive type image display device using liquid crystal in which MOS transistors as switching elements are arranged in a matrix,
An image display device characterized in that two types of regions having different impurity concentrations, the drain region and the lease region of the MOS transistor, are manufactured by an ion implantation method using a sidewall spacer formed by anisotropic etching as a mask. manufacturing method. [Function] According to the configuration of the present invention, the drain and lease regions of the MOS transistor are each composed of at least two types of regions having different impurity concentrations, and of the two types of regions, the impurity concentration of the region near the gate is higher than that of the gate. Since the impurity concentration is lower than the impurity concentration in the region far from the pixel switching MO
The offset length in the S transistor depends only on the thickness of the gate electrode and the side wall spacer, and can be formed in a self-aligned manner. Further, although the thickness of the sidewall spacer slightly depends on the thickness of the gate electrode, it is almost determined by the thickness of the insulating film to be deposited, so it can be controlled with great precision. Therefore, the obtained pixel switching MOS transistor has high precision and high reproducibility, and the image quality of the image display device can be greatly improved and can be obtained with high reproducibility.
また、本発明の画像表示装置の製造方法では、ＭＯＳト
ランジスタのドレインおよびリース領域のそれぞれ不純
物濃度の異なる二種類の領域を、異方性エッチング、に
より形威されるサイドウオールスペーサをマスクとした
イオン注入法により製造するので、オフセット領域を有
する画素スイッチング用ＭＯＳトランジスタを効率よく
正確に形成することができる。すなわち、ゲート電極形
成後、低濃度不純物領域形成のためのイオン注入を行な
い、その上部に絶縁膜を堆積する。そしてリアクティブ
イオンエッチング、（ＲＩ Ｅ ： Ｒｅａｃｔｉｖｅ
Ｊｏｎ Ｅｔｃｈｉｎｇ）による異方性エッチング、に
より、前記絶縁膜をエッチング、し、ゲート電極の側面
のみに残存させる。この残存した絶縁膜（サイドウオー
ルスペーサ）をマスクとして、高濃度不純物領域形成の
ためのイオン注入を行なうことにより、オフセット領域
を有する画素スイッチング用ＭＯＳトランジスタを効率
よく正確に形成することができる。In addition, in the method for manufacturing an image display device of the present invention, two types of regions having different impurity concentrations, the drain region and the lease region of a MOS transistor, are etched using ion ions using a sidewall spacer as a mask, which is formed by anisotropic etching. Since it is manufactured by an injection method, a pixel switching MOS transistor having an offset region can be formed efficiently and accurately. That is, after forming the gate electrode, ion implantation is performed to form a low concentration impurity region, and an insulating film is deposited thereon. and reactive ion etching (RIE).
The insulating film is etched by anisotropic etching according to John Etching, leaving only the side surfaces of the gate electrode. By using the remaining insulating film (sidewall spacer) as a mask and performing ion implantation to form a high concentration impurity region, a pixel switching MOS transistor having an offset region can be efficiently and accurately formed.
［実施例］
以下、実施例を用いて本発明をさらに具体的に説明する
。なお本発明は下記の実施例により限定されるものでは
ない。[Examples] Hereinafter, the present invention will be explained in more detail using Examples. Note that the present invention is not limited to the following examples.
第１図は本発明の一実施例におけるアクティブマトリッ
クス方式の液晶を用（、）た画像表示装置の単位画素の
平面図、第２図は第■図のＸ−Ｙにおける断面図、第３
図は製造工程の概略を示したものである。FIG. 1 is a plan view of a unit pixel of an image display device using an active matrix type liquid crystal according to an embodiment of the present invention, FIG. 2 is a sectional view taken along the X-Y line in FIG.
The figure shows an outline of the manufacturing process.
まず、第３図に従い、本発明の一実施例におけるアクテ
ィブマトリックス方式の液晶を用いた画像表示装置の製
造方法について説明する。First, referring to FIG. 3, a method for manufacturing an image display device using an active matrix type liquid crystal according to an embodiment of the present invention will be described.
（ａ）石英基板２１上に例えばＬＰＣＶＤ法により厚さ
１５００〜３０００Ａのポリシリコン膜を形成し、ホト
リソグラフィにより島状にパターニングしてトランジス
タ領域２０を形成する。(a) A polysilicon film having a thickness of 1500 to 3000 Å is formed on a quartz substrate 21 by, for example, the LPCVD method, and is patterned into an island shape by photolithography to form the transistor region 20.
（ｂ）トランジスタ領域２０をドライ物雰囲気で熱酸化
して厚さ５００〜１５００Ａのシリコン酸化膜を形成し
、その上に例えばＬＰＣＶＤ法により厚さ２０００〜４
０００人のポリシリコン膜を形成し、リン拡散により不
純物添加を行ない、ｎ＋型とする。そして、パターニン
グにより、２７ゲート電極２６ゲート酸化膜を形成する
。次にゲート電極をマスクとして全面にリンを３０〜５
０ｋｅｖの加速電圧で、１×１０〜１×１０１３個／２
ｄ程度イオン注入しｎ−型の不純物濃度の低いリース領
域２３、ドレイン領域２４を形成する。(b) A silicon oxide film with a thickness of 500 to 1500 A is formed by thermally oxidizing the transistor region 20 in a dry atmosphere, and a silicon oxide film with a thickness of 2000 to 4 A is formed thereon by, for example, LPCVD.
A polysilicon film of 1,000 yen is formed, and impurities are added by phosphorus diffusion to make it n+ type. Then, 27 gate electrodes and 26 gate oxide films are formed by patterning. Next, using the gate electrode as a mask, apply 30 to 50% phosphorus over the entire surface.
At an accelerating voltage of 0 keV, approximately 1×10 to 1×10 13 ions/2 d of ions are implanted to form a lease region 23 and a drain region 24 with low n-type impurity concentration.
（ｅ）例えば、ＣＶ Ｄ法により、２０００〜５０００
六程度の厚さのシリコン酸化膜２８を全面に形成する。(e) For example, by CVD method, 2000 to 5000
A silicon oxide film 28 having a thickness of approximately 6.6 mm is formed over the entire surface.
（ｄ）そして、ＲＩ Ｅ （Ｒｅａｃｔｉｖｅ Ｊｏｎ
Ｅｔｃｈｉｎｇ）による異方性エッチング、により、
シリコン酸化膜２８をエッチング、することによりゲー
ト電極の側面部のみに、サイドウオールスペーサ２８を
残存させる。(d) And RI E (Reactive Jon
By anisotropic etching,
By etching the silicon oxide film 28, sidewall spacers 28 are left only on the side surfaces of the gate electrode.
（ｅ） このサイドウオールスペーサ２８とゲート電
極２７をマスクとして、全面に、例えば砒素を３０〜５
０ｋｅＶの加速電圧で、１〜３×１０１５個／ ｃｒｌ
程度イオン注入し、ｎ＋型の不純物濃度の高いリース領
域２２、ドレイン領域２５を形成する。(e) Using the sidewall spacer 28 and gate electrode 27 as a mask, apply 30 to 50% arsenic to the entire surface.
At 0 keV acceleration voltage, 1 to 3 x 1015 pieces/crl
A lease region 22 and a drain region 25 having a high n+ type impurity concentration are formed by ion implantation.
オフセット領域となる低不純物濃度領域２３．２４の長
さは、サイドウオールスペーサの厚さによって精度よく
制御されることになる。The lengths of the low impurity concentration regions 23 and 24, which serve as offset regions, are precisely controlled by the thickness of the sidewall spacers.
（ｆ）次に、厚さ７０００〜９０００Ａのシリコン酸化
膜を例えばＡＰＣＶＤで形威し、層間絶縁膜とする。信
号線３０とリース領域２２とのコンタクト窓をウェット
エッチング、により形成し、続いてＡ／−８ｔ膜をスパ
ッタ法で形成、パターニングし、信号線３０とする。最
後に液晶組成物３２と半導体回路との絶縁の為、例えば
プラズマＣｖＤ法により、■５００〜２００ＯＡのＳｉ
Ｎ膜を形成した後、液晶工程において、液晶３２、共通
電極３３、上面ガラス板３４を形威し、第２図にその断
面を示す様な液晶を用いた画像表示装置が製造される。(f) Next, a silicon oxide film with a thickness of 7,000 to 9,000 Å is formed by, for example, APCVD to form an interlayer insulating film. A contact window between the signal line 30 and the lease region 22 is formed by wet etching, and then an A/-8t film is formed and patterned by sputtering to form the signal line 30. Finally, in order to insulate the liquid crystal composition 32 and the semiconductor circuit, for example, by the plasma CVD method, ■ Si of 500 to 200 OA is applied.
After forming the N film, a liquid crystal 32, a common electrode 33, and a top glass plate 34 are formed in a liquid crystal process, and an image display device using a liquid crystal as shown in a cross section in FIG. 2 is manufactured.
なお、この実施例ではＮｃｈ（Ｎチャンネル）ＭＯＳト
ランジスタを用いる場合を例に説明したが、Ｐｃｈ（Ｐ
チャンネル）ＭＯＳトランジスタを用いる場合も、同様
の製造方法により、より制御性高く、再現性ある、低リ
ーク電流画素スイッチング用ＭＯＳトランジスタが得ら
れることはいうまでもない。また、サイドウオールスペ
ーサとして用いる薄膜として、ＣＶＤ法によるシリコン
酸化膜を例としてあげたが、プラズマＣＶＤによるシリ
コン酸化膜などでもよいことはいうまでもない。Although this embodiment has been explained using an Nch (N channel) MOS transistor as an example, Pch (P
It goes without saying that when a channel (channel) MOS transistor is used, a MOS transistor for pixel switching with higher controllability, better reproducibility, and lower leakage current can be obtained by a similar manufacturing method. Further, as the thin film used as the sidewall spacer, although a silicon oxide film produced by CVD method has been given as an example, it goes without saying that a silicon oxide film produced by plasma CVD or the like may also be used.
［発明の効果］
以上説明した本発明の構成によれば、ＭＯＳトランジス
タのドレインおよびリース領域がそれぞれ不純物濃度の
異なる二種類の領域から少なくとも構成され、前記二種
類の領域のうちゲートに近い領域の不純物濃度がゲート
から遠い領域の不純物濃度よりも低いので、得られる画
素スイッチング用ＭＯＳトランジスタは、精度良く、ま
た、再現性高いものとなり、画像表示装置の画質を大き
く向上させ、かつ、再現性よく得ることができる。[Effects of the Invention] According to the configuration of the present invention described above, the drain and lease regions of the MOS transistor are each composed of at least two types of regions having different impurity concentrations, and of the two types of regions, the region near the gate is Since the impurity concentration is lower than the impurity concentration in the region far from the gate, the resulting pixel switching MOS transistor has good precision and high reproducibility, which greatly improves the image quality of the image display device and has good reproducibility. Obtainable.
また、本発明の画像表示装置の製造方法では、ＭＯＳト
ランジスタのドレインおよびリース領域のそれぞれ不純
物濃度の異なる二種類の領域を、異方性エッチング、に
より形成されるサイドウオールスペーサをマスクとした
イオン注入法により製造するので、オフセット領域を有
する画素スイッチング用ＭＯＳトランジスタを効率よく
正確に形成することができる。In addition, in the method for manufacturing an image display device of the present invention, two types of regions having different impurity concentrations, the drain region and the lease region of the MOS transistor, are subjected to ion implantation using a sidewall spacer as a mask, which is formed by anisotropic etching. Since the pixel switching MOS transistor having an offset region can be formed efficiently and accurately, it is possible to form the pixel switching MOS transistor efficiently and accurately.
加えて本発明によれば、ゲート電極およびＲＩＥによる
異方性エッチング、によって形成されるサイドウオール
スペーサをマスクとしてセルアライン的に不純物をイオ
ン注入し低濃度不純物領域（オフセット領域）を形成し
たので、オフセット領域の長さが、サイドウオールスペ
ーサ形成の為の絶縁膜の厚さによってほぼ決定できるた
め、非常に精度よく制御でき、より制御性高く、再現性
高い、低リーク電流特性を有する画素スイッチング用Ｍ
Ｏ３トランジスタが得られ、高画質の画像表示装置が実
現でき、その実用的効果は大なるものがある。In addition, according to the present invention, impurity ions are implanted in a cell-aligned manner using the gate electrode and the sidewall spacer formed by anisotropic etching by RIE as a mask to form a low concentration impurity region (offset region). Since the length of the region can be almost determined by the thickness of the insulating film used to form the sidewall spacer, it can be controlled with great precision, making it possible to use M for pixel switching with higher controllability, high reproducibility, and low leakage current characteristics.
O3 transistors can be obtained, high-quality image display devices can be realized, and the practical effects thereof are great.
第１図〜第２図は、本発明による画像表示装置の単位画
素の平面図および断面図であり、第３図は、本発明の製
造工程の概略図、第４図は、従来の画像表示装置の単位
画素の断面図、第５図は従来技術の製造工程の概略図で
ある。
２１・・・石英基板
２２・・・高濃度不純物領域（リース領域）２５・・・
高濃度不純物領域（ドレイン領域）２３・・・低濃度不
純物領域（オフセット領域）２４・・・低濃度不純物領
域（オフセット領域）２６・・・ゲート酸化膜
２７・・・ゲート電極
２８・・・サイドウオールスペーサ
２９・・・層間絶縁膜
３０・・・信号線
３１・・・パッシベーション膜
３２・・・液晶組成物
３３・・・共通電極
３４・・・上面ガラス板1 and 2 are a plan view and a sectional view of a unit pixel of an image display device according to the present invention, FIG. 3 is a schematic diagram of the manufacturing process of the present invention, and FIG. 4 is a conventional image display device. FIG. 5, which is a sectional view of a unit pixel of the device, is a schematic diagram of the manufacturing process of the prior art. 21...Quartz substrate 22...High concentration impurity region (lease region) 25...
High concentration impurity region (drain region) 23...Low concentration impurity region (offset region) 24...Low concentration impurity region (offset region) 26...Gate oxide film 27...Gate electrode 28...Side Wall spacer 29...Interlayer insulating film 30...Signal line 31...Passivation film 32...Liquid crystal composition 33...Common electrode 34...Top glass plate
Claims (2)
マトリックス状に配列され、液晶を用いるアクティブマ
トリックス駆動方式の画像表示装置において、前記ＭＯ
Ｓトランジスタのドレインおよびリース領域がそれぞれ
不純物濃度の異なる二種類の領域から少なくとも構成さ
れ、前記二種類の領域のうちゲートに近い領域の不純物
濃度がゲートから遠い領域の不純物濃度よりも低いこと
を特徴とする画像表示装置。(1) In an image display device of an active matrix drive type using a liquid crystal, in which MOS transistors as switching elements are arranged in a matrix, the MOS transistors as switching elements are
The drain and lease regions of the S transistor each consist of at least two types of regions having different impurity concentrations, and of the two types of regions, the impurity concentration in the region closer to the gate is lower than the impurity concentration in the region farther from the gate. image display device.
マトリックス状に配列され、液晶を用いるアクティブマ
トリックス駆動方式の画像表示装置の製造方法において
、前記ＭＯＳトランジスタのドレインおよびリース領域
のそれぞれ不純物濃度の異なる二種類の領域を、異方性
エッチング、により形成されるサイドウォールスペーサ
をマスクとしたイオン注入法により製造することを特徴
とする画像表示装置の製造方法。(2) In a method for manufacturing an active matrix drive type image display device using a liquid crystal in which MOS transistors as switching elements are arranged in a matrix, two types of regions each having a different impurity concentration, a drain region and a lease region of the MOS transistors, are provided. 1. A method of manufacturing an image display device, characterized in that it is manufactured by an ion implantation method using a sidewall spacer formed by anisotropic etching as a mask.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1282108A JPH03142418A (en) | 1989-10-30 | 1989-10-30 | Image display device and production thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1282108A JPH03142418A (en) | 1989-10-30 | 1989-10-30 | Image display device and production thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03142418A true JPH03142418A (en) | 1991-06-18 |
Family
ID=17648230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1282108A Pending JPH03142418A (en) | 1989-10-30 | 1989-10-30 | Image display device and production thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03142418A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5362671A (en) * | 1990-12-31 | 1994-11-08 | Kopin Corporation | Method of fabricating single crystal silicon arrayed devices for display panels |
| JPH07218932A (en) * | 1993-09-20 | 1995-08-18 | Semiconductor Energy Lab Co Ltd | Semiconductor device and manufacturing method thereof |
| US6049092A (en) * | 1993-09-20 | 2000-04-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6566684B1 (en) | 1994-06-13 | 2003-05-20 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix circuit having a TFT with pixel electrode as auxiliary capacitor |
-
1989
- 1989-10-30 JP JP1282108A patent/JPH03142418A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5362671A (en) * | 1990-12-31 | 1994-11-08 | Kopin Corporation | Method of fabricating single crystal silicon arrayed devices for display panels |
| JPH07218932A (en) * | 1993-09-20 | 1995-08-18 | Semiconductor Energy Lab Co Ltd | Semiconductor device and manufacturing method thereof |
| US6049092A (en) * | 1993-09-20 | 2000-04-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6566684B1 (en) | 1994-06-13 | 2003-05-20 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix circuit having a TFT with pixel electrode as auxiliary capacitor |
| US7161178B2 (en) | 1994-06-13 | 2007-01-09 | Semiconductor Energy Laboratory Co., Ltd. | Display device having a pixel electrode through a second interlayer contact hole in a wider first contact hole formed over an active region of display switch |
| US7479657B2 (en) | 1994-06-13 | 2009-01-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including active matrix circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5338959A (en) | Thin film transistor with three dimensional multichannel structure | |
| JP2791760B2 (en) | Thin film transistor and method of manufacturing the same | |
| JP2980879B2 (en) | Thin film transistor and method of manufacturing the same | |
| JP2666103B2 (en) | Thin film semiconductor device | |
| US5488005A (en) | Process for manufacturing an offset gate structure thin film transistor | |
| US5767531A (en) | Thin-film transistor, method of fabricating the same, and liquid-crystal display apparatus | |
| KR19990066414A (en) | Thin film transistor and its manufacturing method | |
| US6475843B2 (en) | Polysilicon thin film transistor with a self-aligned LDD structure | |
| JP3485983B2 (en) | Structure of thin film transistor and method of manufacturing the same | |
| JP3072637B2 (en) | Active matrix substrate | |
| US6677189B2 (en) | Method for forming polysilicon thin film transistor with a self-aligned LDD structure | |
| JPH03142418A (en) | Image display device and production thereof | |
| JPH06334185A (en) | Thin film semiconductor device | |
| JP3391176B2 (en) | Method for manufacturing thin film transistor | |
| JPH08148694A (en) | Thin-film transistor | |
| JP4364697B2 (en) | Manufacturing method of semiconductor device | |
| KR970003742B1 (en) | Self-aligned thin film transistor manufacturing method | |
| JP2661320B2 (en) | Manufacturing method of liquid crystal display device | |
| JP3466165B2 (en) | Method of manufacturing thin film transistor having LDD | |
| JP2001177104A (en) | Thin film transistor, method of manufacturing the same, and liquid crystal display device equipped therewith | |
| KR100198629B1 (en) | Structure and manufacturing method of thin film transistor | |
| JP3312617B2 (en) | Active matrix substrate manufacturing method | |
| JP2754184B2 (en) | Thin film transistor and method of manufacturing the same | |
| KR0142785B1 (en) | The structure of thin film transistor and their manufacture | |
| JP2001308337A (en) | Method of manufacturing low-temperature polysilicon tft |