JPH03149823A - 多層配線構造の半導体装置 - Google Patents
多層配線構造の半導体装置Info
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- JPH03149823A JPH03149823A JP1288005A JP28800589A JPH03149823A JP H03149823 A JPH03149823 A JP H03149823A JP 1288005 A JP1288005 A JP 1288005A JP 28800589 A JP28800589 A JP 28800589A JP H03149823 A JPH03149823 A JP H03149823A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的Ｊ
（産業上の利用分野）
この発明は多層配線構造の半導体装置に係り、特にそれ
ぞれが金属材料を用いて構成された二層以上の配線層を
有する半導体装置に関する。
ぞれが金属材料を用いて構成された二層以上の配線層を
有する半導体装置に関する。
（従来の技術）
ゲートアレイやＣＰＵ （中央演算処理ユニット）等、
近年のＬＳＩ（大規模集積回路）では、集積度を上げる
ために二層以上の配線が用いられている。ＬＳＩで用い
られる配線は、素子に電力を供給するための電源線と、
信号を伝搬するための信号線とに分けられる。例えば、
第３図に示すように、ＰチャネルのＭＯＳＦＥＴ３１と
ＮチャネルのＭＯＳＦＥＴ３２とからなるＣＭＯＳイン
バータが設けられたＣＭＯＳ−ＬＳＩ （ＣＭＯＳ型集
積回路）において、図中、実線の太線で示す配線が電源
線３３であり、破線の太線で示す配線が信号線３４であ
る。上記電源線３３には直流電圧が印加され、直流電流
が流れているか、素子のオン、オフに伴い電流が断続す
るような直流のパルス電流が流れており、一般に電源線
には一定の方向にのみに電流が流れている。これに対し
て信号線３４、特にＣＭＯＳ−ＬＳ Ｉの信号線には、
容量性負荷に対する充放電電流である双方向のパルス電
流が流れている。
近年のＬＳＩ（大規模集積回路）では、集積度を上げる
ために二層以上の配線が用いられている。ＬＳＩで用い
られる配線は、素子に電力を供給するための電源線と、
信号を伝搬するための信号線とに分けられる。例えば、
第３図に示すように、ＰチャネルのＭＯＳＦＥＴ３１と
ＮチャネルのＭＯＳＦＥＴ３２とからなるＣＭＯＳイン
バータが設けられたＣＭＯＳ−ＬＳＩ （ＣＭＯＳ型集
積回路）において、図中、実線の太線で示す配線が電源
線３３であり、破線の太線で示す配線が信号線３４であ
る。上記電源線３３には直流電圧が印加され、直流電流
が流れているか、素子のオン、オフに伴い電流が断続す
るような直流のパルス電流が流れており、一般に電源線
には一定の方向にのみに電流が流れている。これに対し
て信号線３４、特にＣＭＯＳ−ＬＳ Ｉの信号線には、
容量性負荷に対する充放電電流である双方向のパルス電
流が流れている。
従来の多層配線構造の半導体装置では、多層配線に用い
る金属材料はアルミニウム又はその合金のみであり、多
層配線を用いる場合のレイアウトにおいても特に電源線
と信号線とを区別していなかった。
る金属材料はアルミニウム又はその合金のみであり、多
層配線を用いる場合のレイアウトにおいても特に電源線
と信号線とを区別していなかった。
（発明が解決しようとする課！ｉ）
ところで、半導体装置において、配線に流すことができ
る最大電流はエレクトロマイグレーションと呼ばれる磨
耗不良に左右され、通常、この規格値は直流電流を配線
に流す試験によって決定されており、この値は例えば１
ｘ １０ （Ａ／ｃｄ）程度である。そして、素子
に電力を供給するために使用される電源線には比較的大
きな電流が流れるため、従来では電源線の幅をできるだ
け太くしている。しかしながら、素子が微細化されるに
つれ、電源線において直流電流で決められた規格値を満
足させることが困難になってきた。−さらに、従来では
、内部の素子や配線が微細化されてもチップサイズ自体
の大きさが変わらないこと、すなわち電源線の長さにほ
とんど変化がないこと、、また電源電圧自体が素子の微
細化につれて小さくなっていくため、電源線における電
圧降下による素子の誤動作が大きな問題となってきてい
る。
る最大電流はエレクトロマイグレーションと呼ばれる磨
耗不良に左右され、通常、この規格値は直流電流を配線
に流す試験によって決定されており、この値は例えば１
ｘ １０ （Ａ／ｃｄ）程度である。そして、素子
に電力を供給するために使用される電源線には比較的大
きな電流が流れるため、従来では電源線の幅をできるだ
け太くしている。しかしながら、素子が微細化されるに
つれ、電源線において直流電流で決められた規格値を満
足させることが困難になってきた。−さらに、従来では
、内部の素子や配線が微細化されてもチップサイズ自体
の大きさが変わらないこと、すなわち電源線の長さにほ
とんど変化がないこと、、また電源電圧自体が素子の微
細化につれて小さくなっていくため、電源線における電
圧降下による素子の誤動作が大きな問題となってきてい
る。
一方、従来から金属材料のエレクトロマイグレーション
耐性と融点については相関関係があることが良く知られ
ているが、配線材料としてタングステンのような高融点
金属材料を用いるとすると、信号線の場合は、集積回路
の微細化につれて１つのスイッチング素子に対する信号
線の長さも短くなる傾向にあり、配線抵抗による信号伝
搬遅れ時間はほとんど問題にはならない。しかし、電源
線の場合には、その抵抗がアルミニウムに比べて数桁高
く、前記の電圧降下による動作不良が間通となり、電源
線に用いることは困難である。
耐性と融点については相関関係があることが良く知られ
ているが、配線材料としてタングステンのような高融点
金属材料を用いるとすると、信号線の場合は、集積回路
の微細化につれて１つのスイッチング素子に対する信号
線の長さも短くなる傾向にあり、配線抵抗による信号伝
搬遅れ時間はほとんど問題にはならない。しかし、電源
線の場合には、その抵抗がアルミニウムに比べて数桁高
く、前記の電圧降下による動作不良が間通となり、電源
線に用いることは困難である。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、高信頼性を有する多層配線構造の半
導体装置を提供することにある。
あり、その目的は、高信頼性を有する多層配線構造の半
導体装置を提供することにある。
［発明の構成］ −
（課題を解決するための手段）
この発明の多層配線構造の半導体装置は、各スイッチン
グ素子に電力を供給するための第１配線と、スイッチン
グ素子相互間で信号を伝搬するための第２配線とを互い
に異なる金属材料を用いて構成したことを特徴とする特 ＊作用） この発明によれば、各スイッチング素子に電力を供給す
るための第１配線と、スイッチング素子相互間で信号を
伝搬するための第２配線層とを異なる金属材料を用いて
構成する。つまり、第１配線には抵抗″率が小さく、か
つ融点が高い金属材料を用いることにより、第１配線の
エレクトロマイグレーション耐性の向上と電圧降下の低
減とを図ることができる。
グ素子に電力を供給するための第１配線と、スイッチン
グ素子相互間で信号を伝搬するための第２配線とを互い
に異なる金属材料を用いて構成したことを特徴とする特 ＊作用） この発明によれば、各スイッチング素子に電力を供給す
るための第１配線と、スイッチング素子相互間で信号を
伝搬するための第２配線層とを異なる金属材料を用いて
構成する。つまり、第１配線には抵抗″率が小さく、か
つ融点が高い金属材料を用いることにより、第１配線の
エレクトロマイグレーション耐性の向上と電圧降下の低
減とを図ることができる。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図はこの発明を、Ｐチャネル及びＮチャネルのＭＯ
ＳＦＥＴからなり、前記第１図に示すようなＣＭＯＳイ
ンバータが設けられたＣＭＯＳ−ＬＳＩに実施した場合
の素子構造を示す断面図である。
ＳＦＥＴからなり、前記第１図に示すようなＣＭＯＳイ
ンバータが設けられたＣＭＯＳ−ＬＳＩに実施した場合
の素子構造を示す断面図である。
図において、１１はＮ型のシリコン半導体基板、１２は
素子分離を行うフィールド酸化膜、１３はＰ型のウェル
領域、１４．１５はＰチャネルＭＯＳＦＥＴのソース、
ドレイン領域となるＰ＋型拡散領域、１６、１７はＮチ
ャネルＭＯＳＦＥＴのソース、ドレイン領域となるＰ＋
型拡散領域、１８．１９は多結晶シリコン層からなり、
Ｐチャネル及びＮチャネルＭＯＳＦＥＴのゲート電極と
なる第１配線、２０はＰチャネルＭＯＳＦＥＴのドレイ
ン領域であるＰ＋型拡散領域１５とＮチャネルＭＯＳＦ
ＥＴのドレイン領域であるＰ＋型拡散領域１４とを接続
し、第１層目の金属材料を用いて構成された第２配線、
２１、２２はそれぞれＰチャネルＭＯＳＦＥＴのソース
領域であるＰ＋型拡散領域１４及びＮチャネルＭＯＳＦ
ＥＴのソース領域であるＰ＋型拡散領域１４それぞれに
接続され、第２層目の金属材料を用いて構成された第３
配線であり、２３及び２４はそれぞれは層間絶縁膜であ
る。
素子分離を行うフィールド酸化膜、１３はＰ型のウェル
領域、１４．１５はＰチャネルＭＯＳＦＥＴのソース、
ドレイン領域となるＰ＋型拡散領域、１６、１７はＮチ
ャネルＭＯＳＦＥＴのソース、ドレイン領域となるＰ＋
型拡散領域、１８．１９は多結晶シリコン層からなり、
Ｐチャネル及びＮチャネルＭＯＳＦＥＴのゲート電極と
なる第１配線、２０はＰチャネルＭＯＳＦＥＴのドレイ
ン領域であるＰ＋型拡散領域１５とＮチャネルＭＯＳＦ
ＥＴのドレイン領域であるＰ＋型拡散領域１４とを接続
し、第１層目の金属材料を用いて構成された第２配線、
２１、２２はそれぞれＰチャネルＭＯＳＦＥＴのソース
領域であるＰ＋型拡散領域１４及びＮチャネルＭＯＳＦ
ＥＴのソース領域であるＰ＋型拡散領域１４それぞれに
接続され、第２層目の金属材料を用いて構成された第３
配線であり、２３及び２４はそれぞれは層間絶縁膜であ
る。
上記第２配線２０は、図示しない他のＣＭＯＳインバー
タ等、ＣＭＯＳゲートとの間で相互に信号を伝搬するた
めの信号線として使用されるものであり、この第２配線
２０は従来と同様にアルミニウム、又はアルミニウムに
シリコン、銅等を添加した合金を用いて構成されている
。これに対して、第３配！１２１、２２はこのＣＭＯＳ
インバータに電源電圧及び接地電圧をそれぞれ供給する
ための電源線として使用されるものであり、この画策３
配線２１、２２は銅を用いて構成されている。
タ等、ＣＭＯＳゲートとの間で相互に信号を伝搬するた
めの信号線として使用されるものであり、この第２配線
２０は従来と同様にアルミニウム、又はアルミニウムに
シリコン、銅等を添加した合金を用いて構成されている
。これに対して、第３配！１２１、２２はこのＣＭＯＳ
インバータに電源電圧及び接地電圧をそれぞれ供給する
ための電源線として使用されるものであり、この画策３
配線２１、２２は銅を用いて構成されている。
すなわち、上記実施例装置では、電源線を銅からなる第
２層目の金属材料を用いて構成し、信号線はアルミニウ
ム、又はアルミニウムにシリコン、銅等を添加した合金
からなる第１層目の金属材料を用いて構成したものであ
る。
２層目の金属材料を用いて構成し、信号線はアルミニウ
ム、又はアルミニウムにシリコン、銅等を添加した合金
からなる第１層目の金属材料を用いて構成したものであ
る。
ところで、多層配線を用いたＬＳＩを実現する場合、各
配線層の下の絶縁膜を平坦化する必要があることから、
一般に下層の配線層の方が薄膜化、微細化に適している
。従って、第２配！１２０は、配線の抵抗による信号の
遅延があまり問題にならず、その配線に流れる電流が双
方向のパルス電流であるためにエレクトロマイグレーシ
ョン耐性に関してはあまり問題にならない信号線として
用いることができる。このため、このＭ２配線２０は、
十分に薄膜化でき、加工限界で決まる最小寸法で形成す
ることかできる。
配線層の下の絶縁膜を平坦化する必要があることから、
一般に下層の配線層の方が薄膜化、微細化に適している
。従って、第２配！１２０は、配線の抵抗による信号の
遅延があまり問題にならず、その配線に流れる電流が双
方向のパルス電流であるためにエレクトロマイグレーシ
ョン耐性に関してはあまり問題にならない信号線として
用いることができる。このため、このＭ２配線２０は、
十分に薄膜化でき、加工限界で決まる最小寸法で形成す
ることかできる。
これに対し、電源線はエレクトロマイグレーション耐性
が高い、すなわち融点の高い銅を使用して構成している
ため、直流電流のエレクトロマイグレーションに十分耐
え得ることができる。しかも、抵抗率が低い銅を用いて
構成されているので、電源線における電圧降下が少なく
、素子の誤動作を防止することができる。
が高い、すなわち融点の高い銅を使用して構成している
ため、直流電流のエレクトロマイグレーションに十分耐
え得ることができる。しかも、抵抗率が低い銅を用いて
構成されているので、電源線における電圧降下が少なく
、素子の誤動作を防止することができる。
第３図は配線に直流電流を流したときと、交流パルス電
流を流したときのエレクトロマイグレーション耐性を比
較したものであり、横軸は経過時間（時間）を、縦軸は
試験する配線４０本のうち断線せずに残っている配線の
数（本）をそれぞれ示している。なお、比較条件は温度
が共に２５０℃、電流密度が共に２．Ｑｘ１０ Ａ／ｃ
ｍ２であり、交流パルス電流の繰り返し周波数は１ＫＨ
ｚである。図示のように、交流パルス電流を流した配線
の特性Ａは、直流電流を流した配線の特性Ｂに比べて大
幅にエレクトロマイグレーションによる断線が少なくな
っている。このため、交流パルス電流が流れる上記第２
配線２０は、エレクトロマイグレーション耐性について
ほんど考慮する必要がなく、従来と同様にアルミニウム
、又はアルミニウムにシリコン、銅等を添加した合金か
らなる金属材料を用いて、十分に薄膜化され、かつ最小
寸法の配線を形成ができる。
流を流したときのエレクトロマイグレーション耐性を比
較したものであり、横軸は経過時間（時間）を、縦軸は
試験する配線４０本のうち断線せずに残っている配線の
数（本）をそれぞれ示している。なお、比較条件は温度
が共に２５０℃、電流密度が共に２．Ｑｘ１０ Ａ／ｃ
ｍ２であり、交流パルス電流の繰り返し周波数は１ＫＨ
ｚである。図示のように、交流パルス電流を流した配線
の特性Ａは、直流電流を流した配線の特性Ｂに比べて大
幅にエレクトロマイグレーションによる断線が少なくな
っている。このため、交流パルス電流が流れる上記第２
配線２０は、エレクトロマイグレーション耐性について
ほんど考慮する必要がなく、従来と同様にアルミニウム
、又はアルミニウムにシリコン、銅等を添加した合金か
らなる金属材料を用いて、十分に薄膜化され、かつ最小
寸法の配線を形成ができる。
なお、この発明は上記実施例に限定されるものではなく
、種々の変形が可能であることはいうまでもない。例え
ば、上記実施例では、電源線として使用される第３配線
２１、２２を銅により構成する場合について説明したが
、これは銅の他に、融点が高くエレクトロマイグレーシ
ョン耐性が高く、かつ抵抗率が低い金属材料、例えば金
、銀又は金、銀、銅等を主成分とした合金を用いて構成
することもできる。
、種々の変形が可能であることはいうまでもない。例え
ば、上記実施例では、電源線として使用される第３配線
２１、２２を銅により構成する場合について説明したが
、これは銅の他に、融点が高くエレクトロマイグレーシ
ョン耐性が高く、かつ抵抗率が低い金属材料、例えば金
、銀又は金、銀、銅等を主成分とした合金を用いて構成
することもできる。
さらに、上記実施例では、第２層目の金属材料を用いて
電源線を構成し、第１層目の金属材料を用いて信号線を
構成する場合について説明したが、これは第１層目の金
属材料を用いて電源線を構成し、第２層目の金属材料を
用いて信号線を構成するようにしてもよい。なお、この
場合も、電源線は融点が高くエレクトロマイグレーショ
ン耐性が高く、抵抗率が低い金属材料を用いることはも
ちろんである。
電源線を構成し、第１層目の金属材料を用いて信号線を
構成する場合について説明したが、これは第１層目の金
属材料を用いて電源線を構成し、第２層目の金属材料を
用いて信号線を構成するようにしてもよい。なお、この
場合も、電源線は融点が高くエレクトロマイグレーショ
ン耐性が高く、抵抗率が低い金属材料を用いることはも
ちろんである。
また、この発明は上記した２層配線構造の半導体装置に
限らず、これ以上の配ＳａＷを有する半導体装置や、Ｃ
ＭＯＳ半導体装置以外のものにも実施が可能であること
はいうまでもない。
限らず、これ以上の配ＳａＷを有する半導体装置や、Ｃ
ＭＯＳ半導体装置以外のものにも実施が可能であること
はいうまでもない。
［発明の効果］
以上説明したようにこの発明によれば、電源線を銅等か
らなり融点が高くかつ抵抗率が低い金属材料を用いて構
成するようにしたので、高信頼性を有する多層配線構造
の半導体装置を提供することができる。
らなり融点が高くかつ抵抗率が低い金属材料を用いて構
成するようにしたので、高信頼性を有する多層配線構造
の半導体装置を提供することができる。
第１図はこの発明の一実施例装置の構成を示す断面図、
第２図はこの発明を説明するための特性図、第３図はＣ
ＭＯＳ−ＬＳＩの回路図である。 １１・・・Ｎ型のシリコン半導体基板、１２・・・フィ
ールド酸化膜、１３・・・Ｐ型のウェル領域、１４．１
５−・・Ｐ＋型拡散領域、１６．１フー・・Ｐ＋型拡散
領域、１８．１９・・・第１配線、２０・・・第２配線
、２１、２２・・・第３配線、２３゜２４・・・層間絶
縁膜。
第２図はこの発明を説明するための特性図、第３図はＣ
ＭＯＳ−ＬＳＩの回路図である。 １１・・・Ｎ型のシリコン半導体基板、１２・・・フィ
ールド酸化膜、１３・・・Ｐ型のウェル領域、１４．１
５−・・Ｐ＋型拡散領域、１６．１フー・・Ｐ＋型拡散
領域、１８．１９・・・第１配線、２０・・・第２配線
、２１、２２・・・第３配線、２３゜２４・・・層間絶
縁膜。
Claims (6)
- （１）複数個のスイッチング素子が形成され、これらス
イッチング素子を多層の配線を用いて接続するようにし
た多層配線構造の半導体装置において、 上記各スイッチング素子に電力を供給するための第１配
線と、上記スイッチング素子相互間で信号を伝搬するた
めの第２配線とを互いに異なる金属材料を用いて構成し
たことを特徴とする多層配線構造の半導体装置。 - （２）前記第１配線と前記第２配線とが互いに異なる層
の配線で構成されている請求項１記載の多層配線構造の
半導体装置。 - （３）前記第２配線に対して前記第１配線が上層に設け
られている請求項１記載の多層配線構造の半導体装置。 - （４）前記第１配線を構成する金属材料の抵抗率が前記
第２配線を構成する金属材料のそれよりも低くされてい
る請求項１記載の多層配線構造の半導体装置。 - （５）前記第１配線を構成する金属材料の融点が前記第
２配線を構成する金属材料のそれよりも高くされている
請求項１記載の多層配線構造の半導体装置。 - （６）前記第２配線がアルミニウム、又はアルミニウム
にシリコン及び銅を添加した合金を用いて構成され、記
第１配線が銅、金、銀のいずれかもしくは銅、金、銀の
いずれかを主成分とした合金を用いて構成されている請
求項１記載の多層配線構造の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1288005A JPH03149823A (ja) | 1989-11-07 | 1989-11-07 | 多層配線構造の半導体装置 |
| KR1019900017929A KR930009019B1 (ko) | 1989-11-07 | 1990-11-07 | 다층배선구조의 반도체장치 |
| US08/096,844 US5365110A (en) | 1989-11-07 | 1993-07-26 | Semiconductor device with multi-layered wiring structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1288005A JPH03149823A (ja) | 1989-11-07 | 1989-11-07 | 多層配線構造の半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03149823A true JPH03149823A (ja) | 1991-06-26 |
Family
ID=17724577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1288005A Pending JPH03149823A (ja) | 1989-11-07 | 1989-11-07 | 多層配線構造の半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH03149823A (ja) |
| KR (1) | KR930009019B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6489689B2 (en) | 2000-05-29 | 2002-12-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5488778A (en) * | 1977-12-26 | 1979-07-14 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of fabricating complementary mos transistor |
| JPS62118540A (ja) * | 1985-11-18 | 1987-05-29 | Nec Corp | 半導体集積回路 |
| JPS62237747A (ja) * | 1986-04-08 | 1987-10-17 | Nec Corp | 半導体集積回路 |
-
1989
- 1989-11-07 JP JP1288005A patent/JPH03149823A/ja active Pending
-
1990
- 1990-11-07 KR KR1019900017929A patent/KR930009019B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5488778A (en) * | 1977-12-26 | 1979-07-14 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of fabricating complementary mos transistor |
| JPS62118540A (ja) * | 1985-11-18 | 1987-05-29 | Nec Corp | 半導体集積回路 |
| JPS62237747A (ja) * | 1986-04-08 | 1987-10-17 | Nec Corp | 半導体集積回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6489689B2 (en) | 2000-05-29 | 2002-12-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910010692A (ko) | 1991-06-29 |
| KR930009019B1 (ko) | 1993-09-18 |
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