JPH03138973A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH03138973A JPH03138973A JP27685989A JP27685989A JPH03138973A JP H03138973 A JPH03138973 A JP H03138973A JP 27685989 A JP27685989 A JP 27685989A JP 27685989 A JP27685989 A JP 27685989A JP H03138973 A JPH03138973 A JP H03138973A
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- JP
- Japan
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- capacitance
- upper electrode
- electrode
- conductive film
- polysilicon film
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 239000000758 substrate Substances 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 33
- 229920005591 polysilicon Polymers 0.000 abstract description 33
- 230000003071 parasitic effect Effects 0.000 abstract description 10
- 238000000059 patterning Methods 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路に関し、特にスイッチト・キ
ャパシタ・フィルタ、Ａ／Ｄ変換器、Ｄ／Ａ変換器等に
広く使用されている二層のポリシリコン膜で構成された
容量素子（以下２層ポリシリコン容量素子と記す）を有
する半導体集積回路に関する。
ャパシタ・フィルタ、Ａ／Ｄ変換器、Ｄ／Ａ変換器等に
広く使用されている二層のポリシリコン膜で構成された
容量素子（以下２層ポリシリコン容量素子と記す）を有
する半導体集積回路に関する。
従来、スイッチト・キャパシタ・フィルタ、Ａ／Ｄ、Ｄ
／Ａ変換器等に使用される２層ポリシリコン容量素子は
、一般に単位容量素子を複数個並べて色々な容量値を構
成する事が行なわれる。
／Ａ変換器等に使用される２層ポリシリコン容量素子は
、一般に単位容量素子を複数個並べて色々な容量値を構
成する事が行なわれる。
これはパターン形状を同一にする事により、製造過程に
おける容量比精度を向上するためである。
おける容量比精度を向上するためである。
又、パターン形状による容量比精度向上のため、第３図
の従来例に示す様に、単位容量素子の上部電極となる第
２ポリシリコン膜の周囲に等距離にダミー電極が配置さ
れる。第３図（ａ）は２層ポリシリコン容量素子を示す
レイアウト図であり、第３図（ｂ）は、第３図（ａ）の
ｌ−２線相当部で切断した半導体チップの断面模式図で
ある。第３図（ａ）において１は、容量の下部電極用の
第１ポリシリコン膜であり、コンタクト３−３によリ、
配線４−２と接続され端子Ｂに接続されている。２−１
．２−２は容量の上部電極用の第２ポリシリコン膜であ
り、コンタクト３−１．３−２により配線４−１と接続
され端子Ａに接続されている。この図では１個の上部電
極用の第２ポリシリコン膜２−１．２−２によりそれぞ
れ単位容量ｃｏを構成し、これを２個並列に接続した構
成となっている。又、２ａ−１〜２ａ−１０は第２ポリ
シリコン膜からなるダミー電極であり単位容量を構成し
ている第２ポリシリコン膜２−１．２−２の周囲に互に
等距離に配置されている。この構成により、各々単位容
量素子を構成している第２ポリシリコン膜は、等距離の
周囲に同−層次のポリシリコン膜が配置されることとな
り、製造過程でのエツチングによるパターン形成時にお
ける各々の単位容量の誤差を少なくし、比精度を向上す
る事が可能となる。
の従来例に示す様に、単位容量素子の上部電極となる第
２ポリシリコン膜の周囲に等距離にダミー電極が配置さ
れる。第３図（ａ）は２層ポリシリコン容量素子を示す
レイアウト図であり、第３図（ｂ）は、第３図（ａ）の
ｌ−２線相当部で切断した半導体チップの断面模式図で
ある。第３図（ａ）において１は、容量の下部電極用の
第１ポリシリコン膜であり、コンタクト３−３によリ、
配線４−２と接続され端子Ｂに接続されている。２−１
．２−２は容量の上部電極用の第２ポリシリコン膜であ
り、コンタクト３−１．３−２により配線４−１と接続
され端子Ａに接続されている。この図では１個の上部電
極用の第２ポリシリコン膜２−１．２−２によりそれぞ
れ単位容量ｃｏを構成し、これを２個並列に接続した構
成となっている。又、２ａ−１〜２ａ−１０は第２ポリ
シリコン膜からなるダミー電極であり単位容量を構成し
ている第２ポリシリコン膜２−１．２−２の周囲に互に
等距離に配置されている。この構成により、各々単位容
量素子を構成している第２ポリシリコン膜は、等距離の
周囲に同−層次のポリシリコン膜が配置されることとな
り、製造過程でのエツチングによるパターン形成時にお
ける各々の単位容量の誤差を少なくし、比精度を向上す
る事が可能となる。
しかしながら、上述した従来の半導体集積回路において
は、容量素子の上部電極の周囲に電気的に浮遊状態のダ
ミー電極が配置されているので容量素子の電極端子ＡＢ
間に寄生容量が発生するという欠点がある。第３図（ｂ
）において、ｃｏは第２ポリシリコン膜２−１．２−２
により形成される単位容量であり、端子Ａ、Ｂ間に接続
されている。しかしながらダミー電極２ａは、下部電極
用の第１ポリシリコン膜及び上部電極用の第２ポリシリ
コン膜との間に各々Ｃ，，Ｃ２なる寄生容量を形成する
事となる。ダミー電極は、他に接続されていないため端
子Ａ、Ｂ間容量としては、Ｃ１とＣ２の直列容量として
見えてくる。従って、Ｃ２＜＜ＣＩとし、２個の第２ポ
リシリコン膜とダミー電極間の全寄生容量を０７とする
と端子Ａ、Ｂ間容量ＣＡＢは、 ＣＡＢ：２ Ｃｏ ＋ ＣＴ −（１）となり、誤差
Ｃｔを発生する事となり、又、容量比精度を劣化させる
原因となる。この誤差は、第２ポリシリコン膜の厚さが
５００ｎｍ、エツチング幅が０．１ μｍ、Ｃｏ ＝８
５ ｆ Ｆのとき、Ｃ工は０．４８ｆ Ｆ程度なので、
０．２８％前後になる（０．１％以下の容量比精度が必
要とされている）。
は、容量素子の上部電極の周囲に電気的に浮遊状態のダ
ミー電極が配置されているので容量素子の電極端子ＡＢ
間に寄生容量が発生するという欠点がある。第３図（ｂ
）において、ｃｏは第２ポリシリコン膜２−１．２−２
により形成される単位容量であり、端子Ａ、Ｂ間に接続
されている。しかしながらダミー電極２ａは、下部電極
用の第１ポリシリコン膜及び上部電極用の第２ポリシリ
コン膜との間に各々Ｃ，，Ｃ２なる寄生容量を形成する
事となる。ダミー電極は、他に接続されていないため端
子Ａ、Ｂ間容量としては、Ｃ１とＣ２の直列容量として
見えてくる。従って、Ｃ２＜＜ＣＩとし、２個の第２ポ
リシリコン膜とダミー電極間の全寄生容量を０７とする
と端子Ａ、Ｂ間容量ＣＡＢは、 ＣＡＢ：２ Ｃｏ ＋ ＣＴ −（１）となり、誤差
Ｃｔを発生する事となり、又、容量比精度を劣化させる
原因となる。この誤差は、第２ポリシリコン膜の厚さが
５００ｎｍ、エツチング幅が０．１ μｍ、Ｃｏ ＝８
５ ｆ Ｆのとき、Ｃ工は０．４８ｆ Ｆ程度なので、
０．２８％前後になる（０．１％以下の容量比精度が必
要とされている）。
本発明の半導体集積回路は、半導体基板の絶縁膜上に形
成された第１導電膜からなる下部電極と、前記第１導電
膜上に誘電体膜を介して配置された第２導電膜からなる
上部電極及び前記上部電極に隣接して配置され低インピ
ーダンス電源端に接続されたダミー電極とからなる容量
素子を有するというものである。
成された第１導電膜からなる下部電極と、前記第１導電
膜上に誘電体膜を介して配置された第２導電膜からなる
上部電極及び前記上部電極に隣接して配置され低インピ
ーダンス電源端に接続されたダミー電極とからなる容量
素子を有するというものである。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示すレイアウト図であ
り、第３図（ａ＞と同一部分には、同一番号が付しであ
る。
り、第３図（ａ＞と同一部分には、同一番号が付しであ
る。
第３図（ａ）との相違点は、ダミー電極の第２ポリシリ
コン膜２ａ−１〜２ａ−１０がコンタクト３−４・・・
を介して配線４−３により接地端子に接続されているこ
とである。この構成により、第３図（ｂ）に示した寄生
容量Ｃ８及びＣ２はダミー電極が接地される事により、
第１ポリシリコン膜（第１導電膜）と接地端及び第２ポ
リシリコン膜（第２導電膜）と接地端間の容量となり、
端子Ａ、Ｂ間の容量としては寄与しなくなる。従って、
端子Ａ、Ｂ間容量ＣＡＢは、ＣＡＢ＝ ２ Ｃｏとなり
、寄生容量による誤差をなくす事が可能となる。
コン膜２ａ−１〜２ａ−１０がコンタクト３−４・・・
を介して配線４−３により接地端子に接続されているこ
とである。この構成により、第３図（ｂ）に示した寄生
容量Ｃ８及びＣ２はダミー電極が接地される事により、
第１ポリシリコン膜（第１導電膜）と接地端及び第２ポ
リシリコン膜（第２導電膜）と接地端間の容量となり、
端子Ａ、Ｂ間の容量としては寄与しなくなる。従って、
端子Ａ、Ｂ間容量ＣＡＢは、ＣＡＢ＝ ２ Ｃｏとなり
、寄生容量による誤差をなくす事が可能となる。
第２図は本発明の第２の実施例を示すレイアウト図であ
る。
る。
この実施例においても第１の実施例と同様にダミー電極
用の第２ポリシリコン膜を接地端に接続している。相違
点は単位容量を構成している第２ポリシリコン膜２−１
．．２−２に各々コンタクトを介して配線４−１ａ、４
−１ｂに接続し、端子Ａ及び端子Ｃに接続された構成と
なっている９又、容量の上部電極用の第２ポリシリコン
膜２へ１．２−２の間にダミー電極用の第２ポリシリコ
ン膜２ａ−１２が配置されている。従って、端子Ａ、Ｂ
間容量ＣＡＢ及びＡ、Ｃ間容量ＣＡＣは各々、ＣＡＢ＝
ＣＱ 、 ＣＡＣ＝ＣＯとなり第１図と同様、第２ポリ
シリコン２−１とダミー電極及び２−１゜２−２間の寄
生容量の影響を無くす事が可能となる。
用の第２ポリシリコン膜を接地端に接続している。相違
点は単位容量を構成している第２ポリシリコン膜２−１
．．２−２に各々コンタクトを介して配線４−１ａ、４
−１ｂに接続し、端子Ａ及び端子Ｃに接続された構成と
なっている９又、容量の上部電極用の第２ポリシリコン
膜２へ１．２−２の間にダミー電極用の第２ポリシリコ
ン膜２ａ−１２が配置されている。従って、端子Ａ、Ｂ
間容量ＣＡＢ及びＡ、Ｃ間容量ＣＡＣは各々、ＣＡＢ＝
ＣＱ 、 ＣＡＣ＝ＣＯとなり第１図と同様、第２ポリ
シリコン２−１とダミー電極及び２−１゜２−２間の寄
生容量の影響を無くす事が可能となる。
以上の説明ではダミー電極を接地端に接続する場合につ
いて説明したが、低インピーダンス電源端であれば、同
じ効果が有る事は明白であり、又ダミー電極及び単位容
量の形状は任意でよい。
いて説明したが、低インピーダンス電源端であれば、同
じ効果が有る事は明白であり、又ダミー電極及び単位容
量の形状は任意でよい。
以上説明したように本発明は、上部電極のパターニング
時の誤差を少なくするなめに置がれなダミー電極を低イ
ンピーダンス電源端に接続する事により寄生容量の影響
を無くし、容量比精度の高い容量素子を有する半導体集
積回路を実現する効果がある。
時の誤差を少なくするなめに置がれなダミー電極を低イ
ンピーダンス電源端に接続する事により寄生容量の影響
を無くし、容量比精度の高い容量素子を有する半導体集
積回路を実現する効果がある。
１・・・容量素子の下部電極用の第１ポリシリコン膜、
２−１．２−２・・・容量素子の上部電極用の第２ポリ
シリコン膜、２ａ−１〜２ａ−１３・・・ダミー電極用
の第２ポリシリコン膜、３−１〜３−３−＝ コンタク
ト、４−１．４−１ａ、 ４−１ｂ４−２．４−３・・
・配線、Ｃｏ−・・単位容量、Ｃ１Ｃ２・・・寄生容量
。
２−１．２−２・・・容量素子の上部電極用の第２ポリ
シリコン膜、２ａ−１〜２ａ−１３・・・ダミー電極用
の第２ポリシリコン膜、３−１〜３−３−＝ コンタク
ト、４−１．４−１ａ、 ４−１ｂ４−２．４−３・・
・配線、Ｃｏ−・・単位容量、Ｃ１Ｃ２・・・寄生容量
。
Claims (1)
- 【特許請求の範囲】 １、半導体基板の絶縁膜上に形成された第１導電膜から
なる下部電極と、前記第１導電膜上に誘電体膜を介して
配置された第２導電膜からなる上部電極及び前記上部電
極に隣接して配置され低インピーダンス電源端に接続さ
れたダミー電極とからなる容量素子を有することを特徴
とする半導体集積回路。 ２、低インピーダンス電源端は接地端である請求項１記
載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27685989A JP2508301B2 (ja) | 1989-10-23 | 1989-10-23 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27685989A JP2508301B2 (ja) | 1989-10-23 | 1989-10-23 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03138973A true JPH03138973A (ja) | 1991-06-13 |
| JP2508301B2 JP2508301B2 (ja) | 1996-06-19 |
Family
ID=17575407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27685989A Expired - Lifetime JP2508301B2 (ja) | 1989-10-23 | 1989-10-23 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2508301B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03218063A (ja) * | 1990-01-23 | 1991-09-25 | Matsushita Electron Corp | 半導体集積回路装置 |
| EP0926537A2 (en) * | 1997-12-26 | 1999-06-30 | Sharp Kabushiki Kaisha | Liquid crystal display device |
| US6646860B2 (en) | 2001-10-30 | 2003-11-11 | Fujitsu Limited | Capacitor and method for fabricating the same |
| JP2005203475A (ja) * | 2004-01-14 | 2005-07-28 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2010177688A (ja) * | 2010-03-29 | 2010-08-12 | Renesas Electronics Corp | 半導体装置 |
| WO2013027274A1 (ja) * | 2011-08-24 | 2013-02-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1989
- 1989-10-23 JP JP27685989A patent/JP2508301B2/ja not_active Expired - Lifetime
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03218063A (ja) * | 1990-01-23 | 1991-09-25 | Matsushita Electron Corp | 半導体集積回路装置 |
| EP0926537A2 (en) * | 1997-12-26 | 1999-06-30 | Sharp Kabushiki Kaisha | Liquid crystal display device |
| EP0926537A3 (en) * | 1997-12-26 | 1999-07-14 | Sharp Kabushiki Kaisha | Liquid crystal display device |
| US6333771B1 (en) | 1997-12-26 | 2001-12-25 | Sharp Kabushiki Kaisha | Liquid crystal display device capable of reducing the influence of parasitic capacities |
| US6608655B2 (en) | 1997-12-26 | 2003-08-19 | Sharp Kabushiki Kaisha | Liquid crystal display device including identical shape dummy wire surrounding each pixel and capable of reducing the influence of parasitic capacities |
| US6646860B2 (en) | 2001-10-30 | 2003-11-11 | Fujitsu Limited | Capacitor and method for fabricating the same |
| JP2005203475A (ja) * | 2004-01-14 | 2005-07-28 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2010177688A (ja) * | 2010-03-29 | 2010-08-12 | Renesas Electronics Corp | 半導体装置 |
| WO2013027274A1 (ja) * | 2011-08-24 | 2013-02-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN103765574A (zh) * | 2011-08-24 | 2014-04-30 | 瑞萨电子株式会社 | 半导体装置 |
| JPWO2013027274A1 (ja) * | 2011-08-24 | 2015-03-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9478601B2 (en) | 2011-08-24 | 2016-10-25 | Renesas Electronics Corporation | Semiconductor device |
| US9929086B2 (en) | 2011-08-24 | 2018-03-27 | Renesas Electronics Corporation | Semiconductor device |
| US10043742B2 (en) | 2011-08-24 | 2018-08-07 | Renesas Electronics Corporation | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2508301B2 (ja) | 1996-06-19 |
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