JPH03123949A - 入出力アドレス変換回路および計算機システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔腫東上の利用分野〕 本発明は、入出力装置をＰ’９戚した計其愼システムに
係り、特に、入出力装置の変更・入出力アドレスの震央
などＫＩＩＭしても、入出力制御プログラムの互換性を
保つことかできる入出力アドレス変換回路に関する。

〔従来の技術〕

従来、入出力装置に対する入出力アドレスの割り当ては
、開発者によって任意に行われており、基本的に同一の
入出力装置を使用している場合でも、入出力アドレスの
相違によって、特定の入出力アドレスに依存するプログ
ラム、例えは、入出力制御プログラムなどン、異なる計
丼愼システム間で共通に使用することかできなβ）りだ
。

この点を解決するために、従来は、特開昭６３−２１１
０５２　　号公報に示されるように、あるＩ１０マツブ
トＩ１０を用いた計算機システムにおいて、Ｉ１０マツ
ブトＩ１０をメモリマツブトＩ１０にＫＭすることによ
り、入出力アドレス空間とメモリアドレス空間の双方か
ら同一の入出力装置を操作できるようにし、該−計Ｘｗ
システムのプログラムをメモリマツブトＩ１０’ｌ用い
た計ｎ：ｍシステムと共用するようにした例かある。

〔発明が解決しようとする課題〕

上Ｈｒ２従米従来では、特定のｄｔ其愼システム間での
プログラム共有は未たされるが、それ以外の計ｘｍシス
テムに対しては、同一の入出力装置を使用しているシス
テムであっ℃も、その入出力アドレスが異なっている場
合には、プログラムを相互に利用することができない。

不発明の目的は、使用する入出力装置が同一であれは、
その入出力アドレスが異っていても、計算機システムが
プログラムを共用することができる入出力アドレス変換
回路を提供することにある。

〔課題を解決するための＋段〕

上記目的を達成するために、本発明は、討其慎システム
において、中央処理装置が使用しようとする入出力装置
の入出力アドレスを、−棟上の仮の入出力アドレスとし
、この仮の入出力アドレスに対応して、使用されるべき
入出刃長−の実際の入出力アドレスを出力する入出力ア
ドレス変換回路を設け、さらに、この入出力アドレス）
Ｒ換回路において、中央処理装置が指定する入出力アド
レスと入出力装置の実際のアドレスとの対応関係を変更
する手段を備えている。

前記入出力アドレス変換回路は、前記中央処理装置が指
定する入出力アドレスと前記入出力装置の実際のアドレ
スとの対応関係を記憶する記憶手段と、前記中央処理装
置が指定する入出力アドレスを入力し工、対応する前記
入出力ｔｃ［の央−のアドレスを、前記記憶手段から読
み出して出力するアドレス出力手段と、前記中央処理装
置から前記記憶手段の対応関係を変更する指示があった
場合に、前記中央処理装置から出力される新たな対応関
係を、前記記憶手段＆Ｃ＊き込む対応関係変更手段と、
前記中央処理装置が指定した入出力アドレスが前記記憶
手段の所定のアドレスであることを検出する検出手段と
、前記検出手段が所定のアドレスであることを検出した
場合に、対応関係変更手段からＨｕ記子アドレス出力手
段動作を切換える切換手段とを備えた構成とすることか
できる。

従り℃、入出力装置九対する入出力アドレスの割り当て
が異なる計算機システムのために作属されたプログラム
を使用する場合などに、本発明の入出力アドレス７Ａ、
換回路を用いて、中央処理装置が指定する入出力アドレ
スと入出力装置の実際のアドレスとの対応関係を変更す
ることにより、該プログラムを使用することができる。

〔作用〕

入出力アドレス変換回路は、中央処理装置が使用しよう
とする入出力装置の入出力アドレスを、論理上の仮の入
出力アドレスとし、この仮の入出力アドレスに対応して
、使用されるべぎ入出力装置の実際の入出力アドレスを
出力する。

具体的には、入出力アドレス変換回路は、変換する入出
力アドレスの総アドレス数に等しいアドレスをもつメモ
リによって揚成し、変換する入出力アドレス（中央処理
装置が指定する入出力アドレス）を、メモリのアドレス
入力としてメモリ内容を読み出すことによって、変換後
の入出力アドレス（入出力装置の実際の入出力アドレス
）を侮る。

入出刃長−は、変換恢の入出力アドレスを父は取って、
自装置のアドレスの場合に、それぞれの入出力動作を付
なう。

従って、変換する入出力アドレスと駕換仮の入出力アド
レスとの対応関係を変更するには、読み出されるメモリ
の内容な誓ぎ換えればよい。

入出力アドレス変換回路は、上述のように、前記中央処
理装置が指定１−る入出力アドレスに対応する前記入出
力装置の災除のアドレスを絖＾出して出力するアドレス
出力手段を有する一方で、読み出すべき前記入出力装置
の実際のアドレスを変更する指示、に史すべぎアドレス
および変更データを中央処理装置から欠は取ると、震史
データを★ぎ込む対応関係変更手板を有している。いま
、所定のアドレスをキー・アドレスとしておき、このア
ドレスを中央処理ａＡ置か指定した場合に、アドレス出
力手段および対応関係変更手段の動作を切り換えること
とする。

そこで、初期設定時に、まず、刈応関係父更手段により
、キー・アドレス以外のアドレスのメモリ内容な誉き換
えておき、最後に、キー・アドレスのメモリ内容な誉き
換えることにより、検出手段がキー・アドレスが指定さ
れたことを検出するので、切換手段により、対応関係変
更手段からアドレス出力手段へと動作が切り換えられる
。以降は、アドレス出力手段によるアドレス出力動作が
行なわれることとなる。

〔実施例〕

以下、本発明の一実施例を図面を詐照して読切する。

第１−は本発明の一笑施汐りの入出力アドレス変換回路
を備えた計７！憔システムの一般的な栴奴を示すプログ
ラムである。

兜１図において、１０は中央処理装置、１１はＤＭＡコ
ン）ｏ−ラ、１２はバス調停回路、１５は主メモリ、１
４は入出力アドレス諷挾回路、１５は中央処理装置ＩＬ
１０が主メモリ１５のアクセスを行う際のメモリアドレ
ス変換を行うＭＭＵ、　２０　、２１２２は入出力アド
レスに応じて選択される独立した入出力ｋｍ、３Ωは生
メモリ１３を接続するメモリバス、４０は入出力装置２
０〜２２を接続する入出力バスであって、以上によりシ
ステム基本部１００を＊Ｘする。システム基本部１００
からは、必要に応じてシステムの拡張を可能とするため
に、メモリバスＳ口および入出力バス４［Ｉを開放し、
システム拡張部２００として、拡張処理装置２１０、拡
張メモリ２１５．拡張入出力装置２２０および２２１な
どを接続することかできる。

第１図において、中央処理装置１０またはＤＡｉＡコン
）ｏ−ラ１１が入出力動作を行う絵に、入出力アドレス
変換回路１４は、中央処理装置１０またはＤＭＡコント
ローラ１１が発生する入出力アドレスと実際に接続する
入出力装置２０〜２２および拡張入出力装ｗＬ２２０〜
２２１０入出力アドレスとの対応付けを任意に設定する
。

この結果、例えば、システム詰本部１００において、入
出力装置２０が占めている入出力アドレスを拡張入出刃
長＃２２Ωに付は換えることによって。

入出力制御のためのプログラムを変更すること無しに、
物理的な入出力装置の変換を付うことができる。

また、従来は、実際忙接続される入出力装置は同一であ
っても、それぞれの入出力装置の入出力アドレスが異な
る計昇慎システムが存在する場合、入出力アドレスの異
なる￥Ｆ算懺システムのために作られた入出力制御プロ
グラムは、相互に父侠して実行することができなかった
り、または、正常な給米な得ることができないが、本実
施例によれば、入出力アドレス変換回路１４によって、
入出力装置の入出力アドレス以外意に変更することがで
きるので、同一の入出力装置を使用している限りは、入
出力装置に割り当てる入出力装置アドレスの異なる計其
機システムのために作られた人出力制御プログラムを走
行させることが可能になる。

なお、ａ＠１図におい′Ｃは、メモリバス５ｏと入出力
バス４０とは独立したバスとして示されているが、実際
のｇｔｘｍシステムにおいては、メモリバス５゜と入出
力バス４０とを構成する信号線は、ｖ／Ｊ埋的に同一と
して、王メモリ１３に対する入出力と入出力装置２０〜
２２および拡張入出力装置２２０〜２２１に対する入出
力とを切り換えるための信号によつ℃、ｂＱ的にメモリ
バス３０と入出力バス４０とを切換える栴属や、メモリ
バス３０上の一部のアドレス空間のみを、入出力装置Ｉ
ｔ、２０〜２２および拡張入出力に籠２２０〜２２１の
ためのアドレス空間として、メモリアドレスのデコード
により、入出力装置に２０〜２２および拡張入出力装置
Ｒ２２０〜２２１に対する入出力な竹５構成がとられる
こともある。しかしながら、上記のようなＷ＆において
も、本夫軸例の如く入出力アドレス変換回路１４な適用
すること忙より、同様の効果を実現できることは明らか
である。

さて１次に、入出力アドレス変換回路１４の構成とその
動作につい゛〔、第２図および第３図を参照して説明す
る。

第２図は本発明の一実施例の入出力アドレス変換回路１
４の具体的な構成例を示すプａツク図である。また、第
５図は果２図の入出力アドレス変換回＠１４の動作を示
すタイミング図である。

第２囚において％４１は中央処理装置１０やＤＭＡコン
トローラ１１などが出力する入出力アドレス、４２は入
出力データ、４５は入出力装置２０〜２２および拡張入
出力装置１２２０〜２２１に対して入出力データ４２を
★ぎ込むことを指示するためのＩ１０誉き込み信号、４
４は入出力アドレス変換回路１４が出力する変換後の入
出力アドレスである。

５０は、入出力アドレス４１をアドレス入力として、誉
き込まれているデータを出力することにより、アドレス
の変換を行５ＲＡＭ、５１は、ＲＡＭ５０の齋き込み動
作と読み出し動作とを切り洪える際に使用するキー・ア
ドレスをデコードするデコーダ、５２は、ＲＡＭ５０の
誓き込み動作と読み出し動作とを切り換えるための７リ
ツプ７ｏツブ、５５は、ＲＡＭ５Ｄ（７）誉き込みのス
テージを制御するためのカウンタ、５４は、デコーダ５
１のデコード出力とＩ１０誓き込み信号４５とから７リ
ツプフａツブ５２の状態遷移を制御するためのゲート回
路、５５は、７リツプフａｙグ５２およびカウンタ５５
のそれぞれの状態出力と入出力バスの動作状態とから、
ＲＡＭ５Ｑの簀き込みパルスを生成するゲート回路、５
６は、ＲＡＭ５ｒＪの１アドレスに資き込まれる入出力
アドレス変換データの幅が入出力データ４２０幅を上回
る場合に、カウンタ５５の状態制御によって入出力デー
タをラッチし、複数回の曹き込み動作により’（ＲＡｎ
ｓｏの入力データ幅を満足するだけのデータを記憶する
ラッチ５７に：対して、ラッチクロックを生成するゲー
ト回路、５７は、入出力データ４２を一時的に記憶する
ラッチである。

一般に、入出力装置を入出力バスに接続する場合、入出
力アドレス１番地ごとに、１つの入出力ボートを割り当
てることが少なくない。このため、メモリのアクセスを
行う除の写像定義を行うＭＭＵなどでは、数キロバイト
を単位とし工、プロツク毎のアドレス変換を行えは十分
であるのに対し、入出力パス忙対する入出力アドレスな
変換するためにを工、入出力アドレス１査地ごとにアド
レス父侠を竹う必要がある。

この結果として、全ての入出力アドレスを変換するため
には、入出力アドレス１番地ごとに、変換アドレスを定
義しなければならないことになり、ＲＡＭ５０のアドレ
ス空間は、入出力アドレス４１と同一の容重を持たなけ
ればならない。ここで、ＲＡＭ５Ｑの書き換えアドレス
を入出力アドレス４１から与えるものとすると、入出力
アドレス４１の全てのアドレスは、ＲＡＭ５Ｑのアドレ
スに専有されてしまい、入出力装置に対して、ＲＡＭ５
Ωと独立の入出力アドレス４１を与えることはできない
。

そこで、本実施例では、７リツプフａツブ５２の状態制
御によって％ＲＡＭ５０に変換アドレスを省き込む状態
と、入出力アドレス４１に対応するＲ　ＡＭ５Ｑの記憶
内容な読み出して、Ｒ換彼の入出力アドレス４４として
出力する状態との２状悪を切り換える。このとき、フリ
ップ７ａツブ５２の状態制御を行う手段を設ける必要が
あるが、本実施例では、デコーダ５１によっ【規定され
るＲＡＭ５０の特定のアドレスに対して、変換アドレス
データの＊す込みを行うことにより、同時に、フリップ
７０ツブ５２の状態遷移を竹う。従って、フリツプフロ
ツプ５２の状態制御を行うための入出力アドレスに対し
ても、変換アドレスデータを設定することか可能であり
、入出力アドレスの変換に対して、１Ω」らの制限を必
要としない。

以下、本実施例の動作をＩｉ＋細に説明１−る。なお、
以下では、入出力アドレス４１および変換後の入出力ア
ドレス４４　Ｙ　１６ビツトとし、入出力データ４２を
８ビツトとして説明するが、他のビット数であっても同
様の議論が成り立つことは明らかである。

本実施例においては、デコーダ５１にて規足するキー・
アドレスに対応する７Ｒ換アドレスデータの設定終了と
同時に、ＲＡＭ５Ｄは誓ぎ込みを行うための状態から入
出力アドレスを変換するだめの状態に切り換わるため、
キー・アドレスの★き込みを何う前に、ＩＡりの全ての
入出力アドレスに対する変換アドレスデータの誉ぎ込み
を行う必要がある。また、ＲＡＭ５０に対しては、１６
ビツトのデータを与えなければならないのに対して、入
出力データ４２は８ビツトとすると、２回の誉き込みに
より、１６ビツトのデータを加えた恢に、ＲＡＭ５０の
曹ぎ込みを行う必要がある。

はじめに１初期状態において、フリップフロップ５２は
＠埋しベル”１”（ＲＡＭ曹き込み）、カウンタ５５は
計数値１０“であるとする。ナー・アドレス以外の変換
アドレスデータをＲ，４Ａｆ５０に誉き込むと、カウン
タ計数イ直“０°に従い、ゲート回路５６はラッチ５７
にパルスを出力し、ラッチ５７に入出力データ４２が記
・臆される（第５図タイミング図中■に相当）。同時に
、カウンタ５５は、カウントアツプして計￥ｉ、１ｌｉ
Ｌ’１’となる。続いて、残りの８ビ？１）ｆ）ｆ−夕
をＲＡＭ５０の対応するアドレスに曹き込むと、カウン
タ５５の計数値１１１に従い、ゲート回路５５がＲＡＭ
５０に対し★き込みパルスを送出し、ラッチ５７に記憶
した８ビツトのデータと入出力データ４２の８ビツトの
データとを合せた１６ビツトのデータが、ＲＡ　Ｍ２Ｏ
に記憶される（第３図■に相当）。同時に、カウンタ５
５の計畝姐もカウントアツプして、再び計ａｆｉｍ”０
’に戻る。

このよう廻して、キー・アドレス以外のアドレスに対す
る★ぎ込みが終了したならば、坂仮に、キー・アドレス
に対する誓き込みを行う。キーΦアドレス九対する第１
回目の−ｊｌＦぎ込みを行うと、他のアドレスに対する
優き込みの場合と１′！＋」様にして、ラッチ５７に入
出力データ４２がｈ己憶される（第６図■に相当）。絖
いて、第２回目の蕾ぎ込みｔ行うと、ゲート回路５５の
パルス出力により、ラッチ５７に記憶したデータと入出
力データ４２と馨合せた１６ビツトのデータがＲＡＭ５
０に一１１１Ｆぎ込まれるのと同時に、デコーダ５１の
出力が活性レベルとなっているために、ゲート回１２ｓ
５４が７リツプ７ａツブ５２に対してパルス出力を行う
。この結果、フリップフロップ５２は、その状態を反転
し、ＲＡＭ５Ｑに対する暢ぎ込みパルスを生成するゲー
ト回路５５を不活性化し、ＲＡＭ５０を読み出し状態と
する。従って、これ以後、いかなる入出力アドレス４１
を与えても、ＲＡＭ５０からは設定された変換アドレス
が読み出され、入出力アドレスの変換が行われる。

以上に述べたように、本実施例によれは、入出力アドレ
ス空間の全ての査地に対して、入出力アドレスの７Ａ：
、換を定統することかでき、かつ、そのために、メモリ
アドレス空間φ入出力アドレス空間の一部を専用に割り
当てる必要もない。

〔発明の効果〕

以上に述べたように、本発明によれば、入出力９１に対
する入出力アドレスを、任意に定義しなおすことが可能
となり、入出力装置に対する入出力アドレスの定義が異
なる計算機システムのために作成された入出力制御ブー
グラムを、変更することなく走行させることが可能にな
るという効果かある。

また、計算機システム内の入出力装置Ｍの入出刃アドレ
スを再定義できるので、基本システムをなす入出力装置
の代りに、拡張システムとしての別の入出力装置を利用
することも容易であるという利点がある。

【図面の簡単な説明】

纂１図は本発明の一実施例の入出カアドレス駕換回路を
備えた計′ＪＩｉ、機システムの構成を示すブロック図
、巣２図は本発明の一実施例の入出力アドレス変換回路
の構成を示すブロック図、第３図は纂２図ν）入出力ア
ドレス変換回路の動作を示すタイミング図である。 １０・・・中央処理１　ｋｌ　１・・・ＤＭＡコントロ
ーラ１２・・・バス調停回路　　　１３・・・王メモリ
１４・・・入出力アドレス変換回路 １５・−Ｍ　Ｍ　Ｕ ２０　、２１　、２２・・・入出力装置５０・・・メモ
リバス４０・・・入出力バス　　　　１００・・・シス
テム基本部２００・・・システム拡張部　２１０・・・
拡張メモリ２２０　、２２１・・・拡張入出力装置４１
・・・入出力アドレス　　４２・・・入出力データ４６
・−１７０９き込み信号　４４・・・入出力アドレス５
０・・・ＲＡ　Ｍ　　　　　　　５１・・・デコーダ５
２・・・７リツプフａツブ　５３・・・カウンタ５４、
５５　、５６・・・ゲート回路５７・・・ラッチＦＦ出
力 〒５図

Claims (1)

1. 【特許請求の範囲】 １、複数の入出力装置と、これらの入出力装置のうち任
   意の入出力装置に対する入出力アドレスを指定する中央
   処理装置との間に接続され、前記中央処理装置が指定す
   る入出力アドレスと前記入出力装置の実際のアドレスと
   の対応関係を変換する入出力アドレス変換回路であつて
   、前記対応関係を変更する手段を備えたことを特徴とす
   る入出力アドレス変換回路。 ２、複数の入出力装置と、これらの入出力装置のうち任
   意の入出力装置に対する入出力アドレスを指定する中央
   処理装置との間に接続され、前記中央処理装置が指定す
   る入出力アドレスと前記入出力装置の実際のアドレスと
   の対応関係を変換する入出力アドレス変換回路でありて
   、前記中央処理装置が指定する入出力アドレスと前記入
   出力装置の実際のアドレスとの対応関係を記憶する記憶
   手段と、前記中央処理装置が指定する入出力アドレスを
   入力して、対応する前記入出力装置の実際のアドレスを
   、前記記憶手段から読み出して出力するアドレス出力手
   段と、前記中央処理装置から前記記憶手段の対応関係を
   変更する指示があった場合に、前記中央処理装置から出
   力される新たな対応関係を、前記記憶手段に書き込む対
   応関係変更手段と、前記中央処理装置が指定した入出力
   アドレスが前記記憶手段の所定のアドレスであることを
   検出する検出手段と、前記検出手段が所定のアドレスで
   あることを検出した場合に、対応関係変更手段から前記
   アドレス出力手段へ動作を切換える切換手段とを備えた
   ことを特徴とする入出力アドレス変換回路。 ３、請求項１または２記載の入出力アドレス変換回路を
   備えたことを特徴とする計算機システム。