JPH0311423A - ストリングデータ処理機構 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ストリングデータ処理機構、特にファームウ
ェア命令により制御されるプロセッサにおけるストリン
グデータの処理機構に関する。

〔従来の技術〕

従来、この種のストリング処理機構は、ストリングデー
タを１バイクずつ処理する構成とするか、あるいは片方
のオペランドのデータの開始バイト位置に合わせてもう
一方のオペランドのデータを読み込んだ後に演算を行う
かの２通りの処理方式があった。

〔発明が解決しようとする課題〕

上述した従来のストリグ処理方式のうち、ストリングデ
ータを１バイトずつ処理する場合においてはメモリアク
セス回数が増大し効率が悪く、実行速度も遅いという欠
点がある。

また、オペランドのデータ開始バイト位置に合わせても
う一方のオペランドのデータを読む方式においては、開
始バイト位置の判定など処理が複雑であることから実行
速度の低下、バグの作り込みの可能性が高いという欠点
がある。

〔課題を解決するための手段〕

本発明のストリングデータ処理機構は、２つのオペラン
ドのストリングデータについて、データの開始バイト位
置、バウンダリ等の意識をすることなく読み込み、演算
することを可能とする様構成されており、ストリングデ
ータの開始バイト位置を２つのオペランドについて保持
する手段と、開始バイト位置レジスタの内容に従い主記
憶から読み出したデータをシフトする手段と、シフタか
ら出力されたデータを第１のマージレジスタに保持する
手段と、シフタから出力されたデータ第２のマージレジ
スタに保持する手段と、第１のマージレジスタの出力を
第２のマージレジスタに再入力する手段と、主記憶から
読み出したデータと第２のマージレジスタの出力とをマ
ージする手段と、ファームウェア命令により前記ハード
ウェアに指示を行う手段とを含んで構成される。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図、第２図は第１
図に示すセレクタ７のマージ機能を示す模式図である。

１はデータバス、２，３はオペランドのデータ開始バイ
ト位置を格納するレジスタ、４はレジスタ２，３の内容
に従い主記憶からのデータをシフトするシフタ、５，６
は主記憶より読み出されたデータを保持するレジスタ、
７はレジスサ２，３の内容に従いレジスタ５からのデー
タと主記憶からのデータをマージするセレクタ、８，９
゜１０．１１はデータバスである。

次に動作について説明する。第３図は第１図に示すシフ
タ４に供給されるオペランドの一例を示す模式図、第４
図は第１図に示すレジスタの状態遷移を示す模式図であ
る。

ストリングデータは主記憶にバウンダリの制限もなく配
置されており、一方、主記憶からのデータ読み出しは通
常４バイト単位で行なわれる。

そこで、ハードウェアにより主記憶上のストリングデー
タを４バイトそろえた形で処理する機構を考える。

ストリングデータの開始アドレスの最下位２ビトは、ス
トリングデータの開始バイト位置である。

以後、２つのオペランドのストリングデータを演算する
場合を考える。

まず、第１オペランド、第２オペランドのデータ開始バ
イト位置をバイト位置レジスタ２，３にそれぞれセット
する。次に第１オペランドのデータを主記憶より読み込
む。読込まれたデータはパス８を経由しシフタ４に入力
される。

シフタ４では開始バイト位置により４種類のシフトファ
ンクションを実行する。バイト位置が００の場合、ファ
ンクションはスルー　０１の場合はレフト・ローテート
、１０の場合はエクスチェンジ、１１の場合はライト・
ローテートを行う。

第３図に示すストリングデータでは、データ開始バイト
位置が０１であるなめシフタではレフト・ローテートが
行なわれ、タイミングＴ１の様にシフタ４にセットされ
る。

次に第１オペランドの次のデータを読み込み、シフタ４
の内容をレジスタ５に転送する。

この時、シフタ４の内容とレジスタ５の内容のマージを
セレクタ７で行う。セレクタ７はバイト位置レジスタの
内容によりレジスタ５とシフタ４の各バイトのデータを
選択し、バイト位置が００の場合はレジスタ５の全バイ
トを、０１の場合はレジスタ５の上位３バイトとシフタ
４の下位１バイト、１０の場合はレジスタ５の上位２バ
イトとシフタ４の下位２バイト１１の場合はレジスタ５
の上位１バイトとシフタ４の下位３バイトをそれぞれマ
ージする。

次に第２オペランドのデータについても同様に読み込み
、タイミングＴ　３　、Ｔ　４の様にマージを行う。そ
の後は、第１オペランドと第２オペランドを交互に読み
込み、タイミングＴ　ｓ　、　Ｔ　６の様に、シフタ４
に読み込まれたデータはパス１０を経由してレジスタ５
へ入力される。

この様にして最初のストリングデータの読み込みタイミ
ングＴ　１．Ｔ２　、Ｔ３　、Ｔ４の後は第１オペラン
ド、第２オペランドを交互に読み込むことにより、スト
リングデータを連続に演算することが可能となる。

前記動作は全てファームウェアの指示により実行され、
タイミングＴ１は第１オペランドリードのファーストス
テップ、タイミングＴ２は第１オペランドリードのミド
ルステップ、タイミングＴ３は第２オペランドリードの
ファーストステ・ンブ、タイミングＴ４は第２オペラン
ドリードのミドルステップ、タイミングＴ　５．　Ｔ　
６はそれぞれ第１、第２オペランドリードのミドルステ
・ンブに相当する。

〔発明の効果〕

以上説明したように本発明は、主記憶から読み出したス
トリングデータを保持するレジスタを２つ持ち、データ
の開始バイト位置によるシフトマージを２つのオペラン
ドに対し交互に行うことにより、効率良くメモリアクセ
スを行いながら連続的にストリングデータの処理を行う
ことを可能としたので、ストリングデータの処理・演算
速度を向上できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示すセレクタのマージ機能を示す模式図、第３
図は第１図に示すシフタに供給されるオペランドの一例
を示す模式図、第４図は第１図に示すレジスタの状態遷
移を示す模式図である。 １・・・データバス、２，３・・・レジスタ、４・・・
シフタ、５．６・・・レジスタ、７・・・セレクタ、８
〜１１・・データバス。

Claims (1)

【特許請求の範囲】
1. ファームウェア命令の制御により動作するプロセッサに
   おいて、前記ファームウェア命令の指示によりデータバ
   スからのデータを取込み前記データをシフトして保持す
   ることのできるシフタと、前記シフタの出力をファーム
   ウェア命令の指示により格納することのできる第１のマ
   ージレジスタと、ファームウェアの命令の指示により前
   記シフタの出力または前記第１のマージレジスタの出力
   のどちらかを選んで格納できる第２のマージレジスタと
   、主記憶上のストリングデータの開始バイト位置をロー
   ドできる２組のレジスタと、前記シフタの出力と前記第
   ２のマージレジスタの出力をファームウェア命令の指示
   によって選択された前記バイト位置レジスタの値に従っ
   てマージするセレクタとを有し、２つのオペランドのス
   トリングデータを交互に該シフタに入力し、次に該デー
   タを第１のマージレジスタに入力し、交互に前記オペラ
   ンドを読み込みながらシフタの出力と前記第２のマージ
   レジスタの出力とをマージすることにより連続してスト
   リング演算を行うことを特徴とするストリングデータ処
   理機構。