JPH0290382A - Semiconductor integrated circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は最大動作周波数の異なる複数個の機能モジュー
ルを1つの半導体基板に形成した半導体集積回路、さら
にはこのような半導体集積回路に含まれる機能モジュー
ルの動作周波数を全体的に上げるための技術に関し、例
えばASIC(アプリケーション・スペシフィック・イ
ンテグレーテッド・サーキット)形式で構成される半導
体集積回路に適用して有効な技術に関するものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a semiconductor integrated circuit in which a plurality of functional modules having different maximum operating frequencies are formed on one semiconductor substrate, and furthermore, to a semiconductor integrated circuit included in such a semiconductor integrated circuit. The present invention relates to a technique for increasing the overall operating frequency of a functional module, and relates to a technique that is effective when applied to, for example, a semiconductor integrated circuit configured in an ASIC (Application Specific Integrated Circuit) format.
特定用途向は半導体集積回路としてのASICにおいて
は、設計資産の再利用という観点から過去に設計された
機能モジュールを標準セルとじてライブラリに登録して
おき、登録された情報を後から必要に応じて利用するこ
とにより特定用途向けの半導体集積回路を構成するとい
うような、スタンダードセル方式を採用することができ
る。斯る手法により例えばシングルチップマイクロコン
ピュータを1つの半導体基板に構成する場合、その要求
仕様に応じて、中央処理装置の外にシリアル入出力回路
やタイマ・カウンタさらには各種コントローラなどの周
辺回路を標準セルから選択する。従来、このようにして
採択された各種機能モジュールは1つの半導体基板上で
同期バスに結合されて1チツプ化されている。For ASICs, which are semiconductor integrated circuits for specific applications, function modules designed in the past are registered in a library as standard cells from the perspective of reusing design assets, and the registered information can be used later as needed. It is possible to adopt a standard cell method, which can be used to construct semiconductor integrated circuits for specific applications. For example, when a single-chip microcomputer is constructed on one semiconductor substrate using such a method, peripheral circuits such as serial input/output circuits, timers/counters, and various controllers are installed as standard in addition to the central processing unit, depending on the required specifications. Select from cells. Conventionally, various functional modules adopted in this manner are combined with a synchronous bus on one semiconductor substrate and integrated into one chip.
尚、各種機能モジュールを同期バスで結合して成るAS
IC形式の半導体集積回路について記載された文献の例
としては、日経マグロウヒル社発行の[日経エレクトロ
ニクスJ (1987年7月13日号)第90頁及び
第91頁がある。In addition, AS consists of various functional modules connected via a synchronous bus.
An example of a document describing an IC-type semiconductor integrated circuit is Nikkei Electronics J (July 13, 1987 issue), pages 90 and 91, published by Nikkei McGraw-Hill.
ところで、ASICのために予め標準セルとして用意さ
れている各種機能モジュールの最高動作周波数はその回
路構成や機能並びにレイアウト・ルールなどの相違に応
じて異なる場合が多い。したがって、特定用途向けの半
導体集積回路をスタンダードセルのようなASIC方式
で構成するとき、当該半導体集積回路に含まれる各種機
能モジールの最大動作周波数は相互に異なる場合がある
。Incidentally, the maximum operating frequency of various functional modules prepared in advance as standard cells for ASICs often differs depending on differences in their circuit configurations, functions, layout rules, and the like. Therefore, when a semiconductor integrated circuit for a specific application is constructed using an ASIC method such as a standard cell, the maximum operating frequencies of various functional modules included in the semiconductor integrated circuit may differ from each other.
このとき、最大動作周波数の異なる複数個の機能モジュ
ールを従来のように同期バスで結合して1チツプ化する
と、この半導体集積回路の最大動作周波数は、それに搭
載される機能モジュールのうち最大動作周波数が最も低
い機能モジュールによって制限され、本来高速動作可能
な機能モジュールの動作速度が犠牲にされて、斯る半導
体集積回路全体の動作効率が低下してしまうという問題
点のあることが本発明者によって見出された。At this time, if multiple functional modules with different maximum operating frequencies are combined using a synchronous bus and integrated into a single chip as in the past, the maximum operating frequency of this semiconductor integrated circuit will be the maximum operating frequency of the functional modules mounted on it. The inventor has discovered that there is a problem in that the operating speed of the functional module that is originally capable of high-speed operation is sacrificed, and the operating efficiency of the entire semiconductor integrated circuit is reduced. discovered.
本発明の目的は、最大動作周波数の異なる複数個の機能
モジュールを含んで1つの半導体基板に形成される半導
体集積回路の動作周波数が当該半導体集積回路に含まれ
る各種機能モジュールのうち最大動作周波数の最も低い
機能モジュールによって制限される事態を防止すること
ができ、全体の動作効率を向上させることができる半導
体集積回路を提供することにある。An object of the present invention is to set the operating frequency of a semiconductor integrated circuit formed on one semiconductor substrate including a plurality of functional modules having different maximum operating frequencies to the maximum operating frequency of the various functional modules included in the semiconductor integrated circuit. It is an object of the present invention to provide a semiconductor integrated circuit that can prevent the situation of being limited by the lowest functional module and improve the overall operating efficiency.
本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述及び添付図面から明らかになるであろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、最大動作周波数の異なる複数個の機能モジュ
ールを、非同期バスに結合して、相互に周波数の異なる
動作クロック信号に基づき非同期動作させ、非同期動作
される機能モジュールは非同期バスを介するデータ転送
のための同期化制御を行うようにして、1チツプで成る
半導体集積回路を構成するものであるに
こで、上記同期化制御は、ハンドシェーク信号により相
手の状態を確認しながらデータをやりとりするための制
御動作、又はウェイト要求のサンプリング結果に基づい
てバスアクセスサイクルを伸長可能とする制御動作など
とすることができる。That is, a plurality of functional modules with different maximum operating frequencies are connected to an asynchronous bus and are operated asynchronously based on operating clock signals with different frequencies, and the functional modules operated asynchronously are used for data transfer via the asynchronous bus. A semiconductor integrated circuit made of a single chip is constructed by performing synchronization control of two chips.The above synchronization control is a control for exchanging data while checking the status of the other party using handshake signals. or a control operation that allows the bus access cycle to be extended based on the sampling result of the wait request.
このとき、動作クロック周波数を同一とする複数個の機
能モジュール相互間でのデータ転送効率を上げるにはそ
れら機能モジュールを同期バスによっても結合しておく
とよい。At this time, in order to increase data transfer efficiency between a plurality of functional modules having the same operating clock frequency, it is preferable to connect these functional modules by a synchronous bus.
また、異なる動作クロック周波数で動作される機能モジ
ュールのための動作クロック信号を、クロック源を同一
とするクロックパルスジェネレータ及びこのクロックパ
ルスジェネレータの出力を所要の分局比で分周する分周
回路により形成することができるが、このとき分周回路
を個々の機能モジュールに含めておくことがクロック信
号線を少なくする上において望ましい。さらに、異なる
動作クロック周波数で動作される機能モジュールの内の
特定の機能モジュールには、上記クロックパルスジェネ
レータのクロック源とは別のクロック源を介して動作ク
ロック信号を与えるようにすることもできる。In addition, operating clock signals for functional modules that operate at different operating clock frequencies are formed by a clock pulse generator that uses the same clock source and a frequency dividing circuit that divides the output of this clock pulse generator at a required division ratio. However, in this case, it is desirable to include the frequency dividing circuit in each functional module in order to reduce the number of clock signal lines. Further, it is also possible to provide an operating clock signal to a specific functional module among the functional modules operated at different operating clock frequencies via a clock source different from the clock source of the clock pulse generator.
上記した手段によれば、1チツプで形成される半導体集
積回路に含まれた最大動作周波数の異なる複数個の機能
モジュールは相互に周波数の異なる動作クロック信号に
基づいて非同期動作可能であって、非同期動作される機
能モジュール相互間でのデータ転送タイミングやアクセ
スタイミングはハンドシェーク制御やウェートサイクル
の挿入などの同期化制御により調整される。これにより
、複数個の機能モジュールを含んで1チツプ化される半
導体集積回路の最大動作周波数は、それに内蔵される機
能モジュールのうち最大動作周波数が最も低い機能モジ
ュールによって制限されず、斯る半導体集積回路におけ
る全体的な動作効率の向上を達成するものである。According to the above means, a plurality of functional modules having different maximum operating frequencies included in a semiconductor integrated circuit formed on one chip can operate asynchronously based on operating clock signals having mutually different frequencies. Data transfer timing and access timing between operated functional modules are adjusted by synchronization control such as handshake control and wait cycle insertion. As a result, the maximum operating frequency of a semiconductor integrated circuit that includes a plurality of functional modules and is integrated into one chip is not limited by the functional module with the lowest maximum operating frequency among the functional modules built into it. This results in improved overall operating efficiency in the circuit.
[実 施 例〕
第1図には本発明の一実施例であるシングルチップマイ
クロコンピュータが示される。同図に示されるシングル
チップマイクロコンピュータ1は、特に制限されないが
、過去に設計されライブラリとして登録されている機能
モジュール構成用標準セルを必要に応じて利用し、特定
用途向けの半導体集積回路を構成するというような,ビ
ルディングブロック手法やポリセル手法によるスタンダ
ードセル方式により構成されたASIC形式の半導体集
積回路とされ、公知の半導体集積回路製造技術によりシ
リコンのような1個の半導体基板に形成されている。[Embodiment] FIG. 1 shows a single-chip microcomputer that is an embodiment of the present invention. The single-chip microcomputer 1 shown in the figure uses, as necessary, standard cells for configuring functional modules that have been designed in the past and is registered as a library, although this is not particularly limited, to configure a semiconductor integrated circuit for a specific application. It is an ASIC type semiconductor integrated circuit constructed using a standard cell method using the building block method or the polycell method, and is formed on a single semiconductor substrate such as silicon using known semiconductor integrated circuit manufacturing technology. .
第1図に示されるシングルチップマイクロコンピュータ
1は、特に制限されないが、全体的な制御を司るCPU
(セントラル・プロセッシング・ユニット)モジュー
ル2、このCPtJモジュール2の作業領域などに利用
されるRAM (ランダム・アクセス・メモリ)モジュ
ール3、タイマ・カウンタモジュール4やシリアル入出
力回路モジュール5、さらには上記CPUモジュール2
の負担を軽減して高速データ転送を行うためのDMAC
(ダイレクト・メモリ・アクセス・コントローラ)モジ
ュール6及びDMACモジュール7などの機能モジュー
ルを内蔵する。これらの機能モジュールは、内部非同期
バスとしてのシリコン・バック・プレーン・バス8を構
成するアドレスバスABUS、データバスDBUS、及
びコントロールバスCBUSに結合されている。The single-chip microcomputer 1 shown in FIG.
(Central Processing Unit) module 2, RAM (Random Access Memory) module 3 used as the work area of this CPtJ module 2, timer/counter module 4, serial input/output circuit module 5, and the above-mentioned CPU. module 2
DMAC for high-speed data transfer by reducing the burden on
It incorporates functional modules such as a (direct memory access controller) module 6 and a DMAC module 7. These functional modules are coupled to an address bus ABUS, a data bus DBUS, and a control bus CBUS, which constitute a silicon backplane bus 8 as an internal asynchronous bus.
尚、図示はしないが、本実施例のシングルチップマイク
ロコンピュータ1は、アドレスバスABUSに与えられ
る論理アドレスを外部メモリ空間のための物理アドレス
に変換するメモリ・マネージメント・ユニットや、この
メモリ・マネージメント・ユニットから出力される物理
アドレスをシングルチップマイクロコンピュータ1の外
部に与えるためのアドレス出力バッファ、そしてデータ
バスDBUSをシングルチップマイクロコンピュータ1
の外部とインタフェースするためのデータ入出力バッフ
ァ、さらに上記コントロールバスCBUSに含まれる所
定信号線をシングルチップマイクロコンピュータ1の外
部とインタフェースするためのコントロールバスバッフ
ァなどが設けられている。Although not shown, the single-chip microcomputer 1 of this embodiment includes a memory management unit that converts the logical address given to the address bus ABUS into a physical address for the external memory space, and this memory management unit. An address output buffer for giving the physical address output from the unit to the outside of the single-chip microcomputer 1, and a data bus DBUS to the single-chip microcomputer 1.
A data input/output buffer for interfacing with the outside of the single-chip microcomputer 1, and a control bus buffer for interfacing a predetermined signal line included in the control bus CBUS with the outside of the single-chip microcomputer 1 are provided.
本実施例において上記CPUモジュール2、RAMモジ
ュール3、タイマ・カウンタモジュール4、シリアル入
出力回路モジュール5、DMACモジュール6及びDM
ACモジュール7は夫々クロック信号に同期動作する回
路構成を有し、それらが正常動作し得る最大動作周波数
は夫々相違されているものとする。CPUモジュール2
、DMACモジュール6、I)MACモジュール7、R
AMモジュール3、タイマ・カウンタモジュール4には
夫々の最大動作周波数以下の範囲で必要な周波数の動作
クロック信号φ。、φ1.φ2.φ3.φjが個別的に
供給される。これら動作クロック信号φ。、φ1.φ2
.φ3.φiは、特に制限されないが、夫々周波数が相
違され、システムクロック信号のような外部クロック信
号CLKIをイクスターナル・クリスタル端子EXTA
Lに受けるクロックパルスジェネレータ10の出力を所
定の分周比に従って順次分周する分周回路11から出力
される。この分周回路11は、特に制限されないが、所
定ビット数のカウンタと、このカウンタの出力を選択す
るセレクタにより構成され、クロックパルスジェネレー
タ1oの出力周波数よりも小さな分数倍の周波数を得る
。上記シリアル入出力回路モジュール5は、特に制限さ
れないが、転送りロックRXCに同期するビットシリア
ルなデータRXDを受信し、また、データTXDを転送
りロックTxCに同期させてビットシリアルに送信する
。このときのデータ転送レートは転送りロックRxC,
TXCにより規定されるため、この転送レートとの関係
でシリアル入出力回路モジュール5の動作クロック周波
数だけを独立させて任意に決定可能とするため、当該シ
リアル入出力回路モジュール5には上記クロックパルス
ジェネレータ10のクロック源とは独立したクロック信
号CLK2が与えられるようになっている。In this embodiment, the CPU module 2, RAM module 3, timer/counter module 4, serial input/output circuit module 5, DMAC module 6, and DM
It is assumed that the AC modules 7 each have a circuit configuration that operates in synchronization with a clock signal, and the maximum operating frequencies at which they can operate normally are different. CPU module 2
, DMAC module 6, I) MAC module 7, R
The AM module 3 and the timer/counter module 4 receive an operating clock signal φ of a necessary frequency within a range below their respective maximum operating frequencies. , φ1. φ2. φ3. φj is supplied individually. These operating clock signals φ. , φ1. φ2
.. φ3. Although not particularly limited, φi have different frequencies, and an external clock signal CLKI such as a system clock signal is connected to an external crystal terminal EXTA.
The signal is output from a frequency dividing circuit 11 that sequentially divides the output of the clock pulse generator 10 received at L in accordance with a predetermined frequency division ratio. This frequency dividing circuit 11 is constituted by a counter having a predetermined number of bits and a selector for selecting the output of this counter, although it is not particularly limited, and obtains a frequency that is a fractional multiple smaller than the output frequency of the clock pulse generator 1o. The serial input/output circuit module 5 receives bit-serial data RXD synchronized with transfer lock RXC, and transmits data TXD bit-serial in synchronization with transfer lock TxC, although this is not particularly limited. The data transfer rate at this time is transfer lock RxC,
Since it is specified by TXC, the serial input/output circuit module 5 is equipped with the above-mentioned clock pulse generator so that only the operating clock frequency of the serial input/output circuit module 5 can be arbitrarily determined independently in relation to this transfer rate. A clock signal CLK2 independent of the ten clock sources is provided.
相互に非同期動作されるCPUモジュール2、RAMモ
ジュール3、タイマ・カウンタモジュール4、シリアル
入出力回路モジュール5、DMACモジュール6及びD
MACモジュール7は上記非同期バスとしてのシリコン
・バック・プレーン・バス8を介してデータ転送する場
合に同期化制御(非同期バス制御)を行う。本実施例に
おいて上記聞期化制御は、ハンドシェーク信号により相
手の状態を確認しながらデータをやりとり可能とするた
めの制御動作とされる。例えば、本実施例のシングルチ
ップマイクロコンピュータ1に含まれるバスマスタモジ
ュールの一例とされるCPUモジュール2、DMACモ
ジュール6、DMACモジュール7は、シリコン・バッ
ク・プレーン・バス8に対するバス権を獲得してバスサ
イクルを起動するとき、同期化制御のためのハンドシェ
ーク信号として、特に制限されないが、リード・ライト
信号R/W、アドレス・ストローブ信号As、データ・
ストローブ信号DSを出力し、アクセス対象とされる被
アクセスモジュールからデータ・アクルッジ信号DTA
CKを受は取る。このデータ・アクルッジ信号DTAC
Kは、特に制限されないが、バススレーブモジュールの
一例とされるRAMモジュール3、タイマ・カウンタモ
ジュール4、シリアル入出力回路モジュール5が出力す
るが、さらにCPUモジュール2がDMACモジュール
6.7にデータ転送先アドレスやデー夕転送元アドレス
を設定したりその低制御情報を与えるためにデータをや
りとりするときにDMACモジュール6、DMACモジ
ュール7も出力することができる。A CPU module 2, a RAM module 3, a timer/counter module 4, a serial input/output circuit module 5, and a DMAC module 6 and D that operate asynchronously with each other.
The MAC module 7 performs synchronization control (asynchronous bus control) when transferring data via the silicon backplane bus 8 as the asynchronous bus. In this embodiment, the delay control is a control operation that allows data to be exchanged while checking the status of the other party using a handshake signal. For example, the CPU module 2, DMAC module 6, and DMAC module 7, which are examples of bus master modules included in the single-chip microcomputer 1 of this embodiment, acquire bus rights to the silicon backplane bus 8 and operate the bus. When starting a cycle, handshake signals for synchronization control include, but are not limited to, a read/write signal R/W, an address strobe signal As, and a data/write signal.
A strobe signal DS is output, and a data access signal DTA is sent from the accessed module to be accessed.
Uke takes the CK. This data accrual signal DTAC
Although not particularly limited, K is output by the RAM module 3, timer/counter module 4, and serial input/output circuit module 5, which are examples of bus slave modules, and in addition, the CPU module 2 transfers data to the DMAC module 6.7. The DMAC module 6 and the DMAC module 7 can also output when exchanging data to set a destination address, a data transfer source address, or to provide low-level control information.
上記アドレス・ストローブ信号ASは、特に制限されな
いが、そのローレベルによりアドレスバスABUS上に
有効なアドレス信号が供給されていることを示す。上記
リード・ライト信号R/Wはデータの転送方向を指示す
る信号とみなされ、例えばそのハイレベルによりリード
サイクルを、ローレベルによりライトサイクルを指示す
る。データ・ストローブ信号DSは、特に制限されない
が、リードサイクルではデータバスDBUSに有効なデ
ータを出力可能であることをそのローレベルにより相手
の機能モジュールに指示し、ライトサイクルではデータ
バスDBUSに有効なデータが出力されたことをそのロ
ーレベルにより相手の機能モジュールに指示する。デー
タ・アクルツジ信号DTACKは、特に制限されないが
、バスサイクルを起動するモジュールにとってデータ転
送の完了を意味する入力信号とされ、バスサイクル起動
モジュールがリードサイクル時にそのデータ・アクルッ
ジ信号DTACKのローレベルを検出することによりデ
ータを取り込んでバスサイクルを終了し、また、バスサ
イクル起動モジュールがライトサイクル時にそのデータ
・アクルッジ信号DTACKのローレベルを検出すると
当該バスサイクルを終了する。Although the address strobe signal AS is not particularly limited, its low level indicates that a valid address signal is being supplied on the address bus ABUS. The read/write signal R/W is regarded as a signal that indicates the direction of data transfer, and for example, its high level indicates a read cycle, and its low level indicates a write cycle. Although the data strobe signal DS is not particularly limited, in a read cycle, its low level instructs the other functional module that valid data can be output to the data bus DBUS, and in a write cycle, it instructs the other functional module that valid data can be output to the data bus DBUS. The low level indicates to the other functional module that data has been output. The data acknowledge signal DTACK is, although not particularly limited, an input signal that signifies the completion of data transfer for the module that starts the bus cycle, and the bus cycle start module detects the low level of the data acknowledge signal DTACK during the read cycle. By doing so, data is taken in and the bus cycle is ended, and when the bus cycle activation module detects the low level of the data acknowledge signal DTACK during the write cycle, the bus cycle is ended.
第2図には同期化制御によりCPUモジュール2がRA
Mモジュール3をリードアクセスする動作の一例が示さ
れる。Figure 2 shows that CPU module 2 is connected to RA by synchronization control.
An example of the operation of read accessing the M module 3 is shown.
CPUモジュール2がRAMモジュール3をリートアク
セスする場合、CPUモジュール2はその動作クロック
信号φ。に同期するステートS(lに同期してリード・
ライト信号R/Wをハイレベルにし、これに続くステー
トS1に同期してアドレス信号A。−Anをアドレスバ
スABUSに出力すると共に、次のステートS2に同期
してアドレス・ストローブ信号ASとデータ・ストロー
ブ信号DSをローレベルにアサートする。CPUモジュ
ール2は、少なくともステートS3.S4においては新
たな信号を出力しない。When the CPU module 2 performs read access to the RAM module 3, the CPU module 2 receives its operation clock signal φ. State S synchronized with (read/read synchronized with l)
The write signal R/W is set to high level, and the address signal A is generated in synchronization with the subsequent state S1. -An to the address bus ABUS, and asserts the address strobe signal AS and data strobe signal DS to low level in synchronization with the next state S2. The CPU module 2 is at least in state S3. In S4, no new signal is output.
RAMモジュール3などの機能モジュールは、アドレス
・ストローブ信号ASがローレベルにアサートされると
、そのときアドレスバスABUS上で確定されているア
ドレス信号A0〜Anを用いて自分が選択されたか否か
を判断し、これにより、第2図に従う説明で被選択モジ
ュールとされるRAMモジュール3は、そのアドレス信
号A0〜Anに含まれる所定の複数ビットにより指定さ
れるワード即ちメモリセル列をアドレシングすると共に
、ハイレベルのリード・ライト信号R/W及びローレベ
ルのデータ・ストローブDSを利用して、読み出すべき
データD0〜DiをデータバスDBUSに出力し、さら
にデータ・アクルッジ信号DTACKをローレベルにア
サートする。When the address strobe signal AS is asserted to a low level, a functional module such as the RAM module 3 uses the address signals A0 to An determined on the address bus ABUS at that time to determine whether or not it has been selected. As a result, the RAM module 3, which is the selected module in the explanation according to FIG. Using the read/write signal R/W at high level and the data strobe DS at low level, the data D0 to Di to be read are output to the data bus DBUS, and furthermore, the data acknowledge signal DTACK is asserted at low level.
CPUモジュール2のリードサイクルにおけるデータ・
アクルッジ信号DTACKのサンプリングタイミングは
ステートS5とされ、このタイミングでデータ・アクル
ッジ信号DTACKをサンプリングした結果これがロー
レベルである場合には、CPUモジュール2はステート
S6に同期してデータバスDBUS上のり。−Diを取
り込んでラッチすると共に、ステートS7の間にアドレ
ス・ストローブ信号AS、データ・ストローブ信号DS
を夫々ハイレベルにネゲートして当該リード・サイクル
を終了する。特に制限されないが、アドレス信号A0〜
An及びリード・ライト信号R/WはステートS7の終
了まで維持される。Data in the read cycle of CPU module 2
The sampling timing of the acknowledgment signal DTACK is set to state S5, and if the data acknowledgment signal DTACK is sampled at this timing and is at a low level, the CPU module 2 moves onto the data bus DBUS in synchronization with state S6. -Di is fetched and latched, and the address strobe signal AS and data strobe signal DS are input during state S7.
are negated to high level, respectively, and the read cycle ends. Although not particularly limited, address signals A0 to
An and read/write signal R/W are maintained until the end of state S7.
RAMモジュール3は、アドレス・ストローブ信号AS
及びデータ・ストローブ信号DSの双方又は一方がネゲ
ートされるまでデータD。−Diの出力とデータ・アク
ルッジ信号DTACKのアサート状態を維持する。RAM module 3 receives address strobe signal AS
and data D until either or both of the data strobe signal DS and data strobe signal DS are negated. - Maintain the output of Di and the data acknowledgment signal DTACK in the asserted state.
RAMモジュール3のアクセス速度が低速であるような
場合に、CPUモジュール2のステートS5の開始時点
においてデータ・アクルッジ信号DTACKが未だハイ
レベルにネゲートされたままである場合には、CPUモ
ジュール2はデータ・アクルッジ信号DTACKがロー
レベルにアサートされるまでウェイトステートを挿入し
て待ち状態を採り、データ・アクルッジ信号DTACK
のアサート状態を所定のタイミングで検出した後に上記
のようにしてリードサイクルを終了する。If the access speed of the RAM module 3 is slow and the data acknowledgment signal DTACK is still negated to a high level at the start of state S5 of the CPU module 2, the CPU module 2 A wait state is inserted until the data acknowledgment signal DTACK is asserted to a low level, and the data acknowledgment signal DTACK is
After detecting the asserted state at a predetermined timing, the read cycle is completed as described above.
第3図には同期化制御によりCPUモジュール2がRA
Mモジュール3をライトアクセスする動作の一例が示さ
れる。Figure 3 shows that CPU module 2 is connected to RA by synchronization control.
An example of the operation of write accessing the M module 3 is shown.
CPUモジュール2がRAMモジュール3をライトアク
セスする場合、動作クロック信号φ。に同期するCPU
モジュール2のステートS。においてアドレスバスAB
tTSはハイ・インピーダンス状態にされていて、CP
Uモジュール2は、ステートS工の開始に同期してアド
レス信号A、〜AnをアドレスバスABUSに出力する
と共に、次のステートS2に同期してアドレス・ストロ
ーブ信号Asをローレベルにアサートし、且つ、リード
・ライト信号R/Wをローレベルにする。When the CPU module 2 performs write access to the RAM module 3, the operation clock signal φ is used. CPU synchronized to
Module 2 state S. address bus AB
tTS is placed in a high impedance state and CP
The U module 2 outputs address signals A, ~An to the address bus ABUS in synchronization with the start of state S, and asserts the address strobe signal As to a low level in synchronization with the next state S2, and , sets the read/write signal R/W to low level.
RAMモジュール3などの機能モジュールは、アドレス
・ストローブ信号ASがローレベルにアサートされると
、そのときアドレスバスABUS上で確定されているア
ドレス信号A。−Anを用いて自分が選択されたか否か
を判断し、これにより、第3図に従う説明で被選択モジ
ュールとされるRAMモジュール3は、そのアドレス信
号A。When the address strobe signal AS is asserted to a low level, a functional module such as the RAM module 3 outputs the address signal A established on the address bus ABUS at that time. -An is used to determine whether or not it has been selected, and as a result, the RAM module 3, which is the selected module in the explanation according to FIG. 3, receives its address signal A.
〜Anに含まれる所定の複数ビットにより指定されるメ
モリセル列をアドレシングする。A memory cell column specified by a predetermined plurality of bits included in ~An is addressed.
CPUモジュール2はステートS3に同期して書き込む
べきデータDI、〜DiをデータバスDBUSに出力す
ると共に、ステートS4に同期してデータ・ストローブ
信号DSをローレベルにアサートする。データ・ストロ
ーブ信号DSがアサートされると、被選択モジュールと
してのRAMモジュール3は、上記ローレベルのリード
・ライト信号R/Wとローレベルのデータ・ストローブ
信号DSを利用してデータバスDBUS上のデータD+
+”Diを読み込み、読み込んだデータが無事に内部に
ストアーされた後にデータ・アクルッジ信号DTA(、
Kをローレベルにアサートする。The CPU module 2 outputs the data DI, -Di to be written to the data bus DBUS in synchronization with state S3, and asserts the data strobe signal DS to a low level in synchronization with state S4. When the data strobe signal DS is asserted, the RAM module 3 as the selected module uses the low level read/write signal R/W and the low level data strobe signal DS to read data on the data bus DBUS. Data D+
+”Di is read, and after the read data is safely stored internally, the data accrual signal DTA (,
Assert K to low level.
尚、ステートS5の間CPUモジュール2は新たな信号
を発生しない。Note that the CPU module 2 does not generate a new signal during state S5.
CPUモジュール2のライトサイクルにおけるデータ・
アクルッジ信号D’I’ACKのサンプリングタイミン
グはステートSGとされ、このタイミングでデータ・ア
クルッジ信号1)TACKをサンプリングした結果これ
がローレベルである場合には、CPUモジュール2はス
テートS7の間にアドレス・ストローブ信号As、デー
タ・ストローブ信号DSを夫々ハイレベルにネゲートし
て当該ライト・サイクルを終了する。特に制限されない
が、アドレス信号A。−An及びデータD。〜Diはス
テートS7の終了まで維持される。RAMモジュール3
は、アドレス・ストローブ信号AS及びデータ・ストロ
ーブ信号DSの双方又は−方がネゲートされるまでデー
タ・アクルッジ信号DTACKのアサート状態を維持す
る。Data in the write cycle of CPU module 2
The sampling timing of the acknowledgment signal D'I'ACK is set to state SG, and if the data acknowledgment signal 1) TACK is sampled at this timing and is at a low level, the CPU module 2 outputs the address signal during state S7. The strobe signal As and data strobe signal DS are each negated to a high level to complete the write cycle. Address signal A, although not particularly limited. -An and data D. ~Di is maintained until the end of state S7. RAM module 3
maintains the asserted state of the data acknowledge signal DTACK until both or one of the address strobe signal AS and the data strobe signal DS is negated.
RAMモジュール3のアクセス速度が低速であるような
場合に、CPUモジュール2のステートSGの開始時点
においてデータ・アクルッジ信号DTACKが未だハイ
レベルにネゲートされたままである場合には、CPUモ
ジュール2はデータ・アクルッジ信号DTACKがロー
レベルにアサートされるまでウェイトステートを挿入し
て待ち状態を採り、データ・アクルッジ信号DTACK
のアサート状態を検出した後に上記のようにしてライト
・サイクルを終了する。If the access speed of the RAM module 3 is low and the data acknowledgment signal DTACK is still negated to a high level at the start of state SG of the CPU module 2, the CPU module 2 A wait state is inserted until the data acknowledgment signal DTACK is asserted to a low level, and the data acknowledgment signal DTACK is
After detecting the asserted state of , the write cycle is completed as described above.
第2図及び第3図に示されるCPUモジュール2とRA
Mモジュール3との間での非同期バスの同期化制御の内
容は基本的にその他の機能モジュール相互間での同期化
制御にも適用されるようになっている。CPU module 2 and RA shown in FIGS. 2 and 3
The contents of the synchronization control of the asynchronous bus with the M module 3 are basically applied to the synchronization control between other functional modules.
上記同期化制御の説明では自分自身が被選択モジュール
であるか否かの判断をアドレス信号A。In the above description of synchronization control, address signal A is used to determine whether or not the module itself is the selected module.
〜Anの所定ビットを用いて各機能モジュール内部で行
うこととしたが、アクセスに際してCPUモジュール2
などのバスマスタモジュールがアクセス対象モジュール
を直接指定するためのモジュール選択信号を出力するよ
うにしてもよい。この場合にモジュール選択信号をアド
レス信号A。〜Anの出力タイミングと概ね同じタイミ
ングでアサートすることができる。It was decided that this would be done inside each functional module using a predetermined bit of ~An, but when accessing, the CPU module 2
The bus master module may output a module selection signal for directly specifying the module to be accessed. In this case, the module selection signal is the address signal A. It can be asserted at approximately the same timing as the output timing of ~An.
第1図に示されるシングルチップマイクロコンピュータ
においてCPUモジュール2、DMACモジュール6、
及びDMACモジュール7相互間のバスアービトレーシ
ョンは、特に制限れないが、デイジ−チエイン方式で行
われ、CPU2がバスアービタ13を持つ。DMACモ
ジュール6から出力されるバスリクエスト信号BR1と
他方のDMACモジュール7から出力されるバスリクエ
スト信号BR2はアンドゲート14を介しパスリフれる
。上記バスリクエスト信号BR1,BR2,BRは、特
に制限されないが、夫々ローレベルがバス権要求レベル
とされる。バスアービタ13はDMACモジュール6に
パスアクルッジ信号BAKoを与え、このDMACモジ
ュール6はDMACモジュール7にパスアクルッジ信号
BAK1を与える。パスアクルッジ信号BAKo、 B
AKlは、特に制限されないが、夫々ローレベルがバス
使用承認レベルとされる。バスアービタ13はCPU2
モジユール2がバス権を獲得していないとき上記バスリ
クエスト信号BRがローレベルにアサートされることに
呼応してパスアクルッジ信号BAKoをローレベルにア
サートする。このパスアクルッジ信号BAKoを受ける
DMACモジュール6は自らがバス権の獲得を要求して
いるときにはパスアクルッジ信号BAK1をネゲート状
態に保ち、また、自らがバス権の獲得を要求していない
ときにはパスアクルッジ信号BAK、をローレベルにア
サートする。DMACモジュール6.7は、ローレベル
によりバス使用中であることを意味するバスビジー信号
BBSYをバスアービタ13に与え、これによりバスア
ービタ13はバスの占有状態を知る。In the single-chip microcomputer shown in FIG. 1, a CPU module 2, a DMAC module 6,
Although not particularly limited, bus arbitration between the DMAC modules 7 and 7 is performed in a daisy-chain manner, and the CPU 2 has a bus arbiter 13. The bus request signal BR1 output from the DMAC module 6 and the bus request signal BR2 output from the other DMAC module 7 are passed through the AND gate 14. Although the bus request signals BR1, BR2, and BR are not particularly limited, their low level is set as the bus request level. The bus arbiter 13 provides a pass acknowledgment signal BAKo to the DMAC module 6, and this DMAC module 6 provides a pass acknowledgment signal BAK1 to the DMAC module 7. Pass acceptance signal BAKo, B
Although AK1 is not particularly limited, a low level is the bus use approval level. Bus arbiter 13 is CPU2
When the module 2 has not acquired the bus right, the pass acknowledge signal BAKo is asserted to a low level in response to the bus request signal BR being asserted to a low level. The DMAC module 6 that receives this pass acknowledge signal BAKo keeps the pass acknowledge signal BAK1 in the negated state when it is requesting to acquire the bus right, and outputs the pass acknowledge signal BAK when it is not requesting to acquire the bus right. Assert low level. The DMAC module 6.7 provides the bus busy signal BBSY, which indicates that the bus is in use due to its low level, to the bus arbiter 13, whereby the bus arbiter 13 knows the bus occupancy state.
第4図にはシリコン・バック・プレーン・バス8が占有
使用されていない状態においてDMAC:モジュール6
EDMACモジュール7がバス権を要求した場合のバス
アービトレーション動作の一例が示される。FIG. 4 shows the DMAC: module 6 in a state where the silicon backplane bus 8 is not occupied.
An example of bus arbitration operation when the EDMAC module 7 requests the bus right is shown.
時刻t。にバスリクエスト信号BR□がローレベルにア
サートされ、これに呼応してバスリクエスト信号BRが
ローレベルにされると(時刻11)、バスアービタ13
はバスの使用要求を認識する。Time t. When the bus request signal BR□ is asserted to low level and in response, the bus request signal BR is set to low level (time 11), the bus arbiter 13
recognizes requests to use the bus.
このときCPUモジュール2がバス権を要求していない
場合、バスアービタ13はパスアクルッジ信号BAK0
を所定のタイミングでローレベルにアサートする(時刻
t□)。これを受けるDMACモジュール6は自分の要
求が受は付けられたことを認識してパスアクルッジ信号
BAK□をネゲート状態のままにする。これによりバス
使用権を獲得したDMACモジュール6はバスビジー信
号BBSYをローレベルにアサートしてバスの使用中で
あることを宣言しく時刻t4)、データ転送サイクルに
入る。尚、バスアービタ13は、そのバスビジー信号B
BSYがローレベルに変化されたことを検出すると、パ
スアクルッジ信号BAK0をハイレベルにネゲートする
(時刻ts)。At this time, if the CPU module 2 does not request bus ownership, the bus arbiter 13 sends a pass acknowledgment signal BAK0.
is asserted to a low level at a predetermined timing (time t□). The DMAC module 6 that receives this recognizes that its request has been accepted and keeps the pass acknowledge signal BAK□ in the negated state. As a result, the DMAC module 6 which has acquired the right to use the bus asserts the bus busy signal BBSY to a low level to declare that the bus is in use.At time t4), the DMAC module 6 enters a data transfer cycle. Note that the bus arbiter 13 receives the bus busy signal B.
When detecting that BSY is changed to low level, pass acknowledge signal BAK0 is negated to high level (time ts).
DMACモジュール6は自分のデータ転送サイクルを終
了すると、バスビジー信号BBSYをハイレベルにネゲ
ートしてバス権を放棄する(時刻t6)。このとき他方
のDMACモジュール7は時刻t2から未だバスリクエ
スト信号BR,をアサートしてバス権を要求しているた
め、バスアービタ13は時刻1Tに再びパスアクルッジ
信号BAK、をローレベルにアサートする。このときD
MACモジュール6はバス権を要求していないため、当
該1)MACモジュール6はローレベルのパスアクルッ
ジ信号BAK、をそのままパスアクルッジ信号BAK□
としてDMACモジュール7に与える(時刻ts)。こ
れによりDMACモジュール7がバス権を獲得する。D
MACモジュール7は、バスビジー信号BBSYをロー
レベルにアサートしてバスの使用中であることを宣言し
く時刻t9)、データ転送サイクルに入る。バスアービ
タ13は、そのバスビジー信号BBSYがローレベルに
変化されたことを検出すると、パスアクルッジ信号BA
K、をハイレベルにネゲートしく時刻tie)−これに
連動してパスアクルッジ信号BAK□もハイレベルにネ
ゲートされる(時刻t工、)。DMACモジュール7は
自分のデータ転送サイクルを終了すると、バスビジー信
号BBSYをハイレベルにネゲートしてバス権を放棄す
る(時刻t1□)。When the DMAC module 6 completes its own data transfer cycle, it negates the bus busy signal BBSY to a high level and relinquishes the bus right (time t6). At this time, since the other DMAC module 7 is still asserting the bus request signal BR and requesting the bus right since time t2, the bus arbiter 13 asserts the pass acknowledge signal BAK to low level again at time 1T. At this time D
Since the MAC module 6 does not request the bus right, the MAC module 6 directly uses the low-level pass acknowledge signal BAK as it is.
(time ts). As a result, the DMAC module 7 acquires the bus right. D
The MAC module 7 asserts the bus busy signal BBSY to low level to declare that the bus is in use, and enters a data transfer cycle at time t9). When the bus arbiter 13 detects that the bus busy signal BBSY is changed to low level, the bus arbiter 13 outputs a pass acknowledge signal BA.
K is negated to a high level (time t) - In conjunction with this, the pass acknowledge signal BAK□ is also negated to a high level (time t,). When the DMAC module 7 completes its own data transfer cycle, it negates the bus busy signal BBSY to a high level and relinquishes the bus right (time t1□).
バスアービトレーションはデイジ−チエイン方式に限定
されず、バスアービタを独立した機能モジュールとして
備える場合には各バスマスタモシューがバスリクエスト
信号をそのバスアービタに与え、各バスマスタモジュー
ルがバスアービタから個別的にパスアクルッジ信号を受
は取るような集中制御的なアービトレーション方式など
を採用することもできる。また、バスアービタはシング
ルチップマイクロコンピュータ1が外部で結合される図
示しないシステムバスにおける外部バスマスタモジュー
ルとの間でのバスアービトレーションをも行うようにす
ることができる。Bus arbitration is not limited to the daisy-chain method; if the bus arbiter is provided as an independent functional module, each bus master module gives a bus request signal to the bus arbiter, and each bus master module individually receives a pass acknowledge signal from the bus arbiter. It is also possible to adopt a centralized arbitration method such as Furthermore, the bus arbiter can also perform bus arbitration with an external bus master module on a system bus (not shown) to which the single-chip microcomputer 1 is externally coupled.
第5図には本発明の他の実施例であるシングルチップマ
イクロコンピュータが示される。同図に示されるシング
ルチップマイクロコンピュータ21も第1図に示される
シングルチップマイクロコンピュータ1と同様にスタン
ダードセル方式により構成されたASIC形式の半導体
集積回路とされ、公知の半導体集積回路製造技術により
1個の半導体基仮に形成されているが、非同期バスの一
例とされるシリコン・バック・プレーン・バス28を介
するデータ転送のための同期化制御は、ウェイI・要求
のサンプリング結果に基づいてバスアクセスサイクルを
引き延ばし可能とする制御動作を基本とする点において
上記実施例と相違する。FIG. 5 shows a single-chip microcomputer which is another embodiment of the present invention. Like the single-chip microcomputer 1 shown in FIG. 1, the single-chip microcomputer 21 shown in FIG. Synchronization control for data transfer via the silicon backplane bus 28, which is an example of an asynchronous bus, is based on the sampling results of way I requests. This embodiment differs from the above embodiment in that it is based on a control operation that allows the cycle to be extended.
第5図に示されるシングルチップマイクロコンピュータ
21は、特に制限されないが、全体的な制御を司るCP
Uモジュール22、このCPUモジュール22の作業領
域などに利用されるRAMモジュール23、及びパラレ
ル入出力回路モジュール25などの機能モジュールを内
蔵する。これらの機能モジュールは、非同期バスとして
のシリコン・バック・プレーン・バス28を構成するア
ドレスバスABUS、データバスDBUS、及びコント
ロールバスCBUSに結合されている。The single-chip microcomputer 21 shown in FIG.
It incorporates functional modules such as a U module 22, a RAM module 23 used as a work area for the CPU module 22, and a parallel input/output circuit module 25. These functional modules are coupled to an address bus ABUS, a data bus DBUS, and a control bus CBUS, which constitute a silicon backplane bus 28 as an asynchronous bus.
尚、図示はしないが、本実施例のシングルチップマイク
ロコンピュータ21は、アドレスバスABUSに与えら
れる論理アI・レスを外部メモリ空間のための物理アド
レスに変換するメモリ・マネージメント・ユニットや、
このメモリ・マネージメント・ユニットから出力される
物理アドレスをシングルチップマイクロコンピュータ2
1の外部に与えるためのアドレス出力バッファ、そして
データバスDBUSをシングルチップマイクロコンピュ
ータ21の外部とインタフェースするためのデータ人出
力バッファ、さらに上記コントロールバスCBUSに含
まれる所定信号線をシングルチップマイクロコンピュー
タ21の外部とインタフェースするためのコントロール
バスバッファなどが設けられている。Although not shown, the single-chip microcomputer 21 of this embodiment includes a memory management unit that converts the logical address given to the address bus ABUS into a physical address for the external memory space,
The physical address output from this memory management unit is transferred to the single-chip microcomputer 2.
an address output buffer for interfacing the data bus DBUS with the outside of the single-chip microcomputer 21; and a data output buffer for interfacing the data bus DBUS with the outside of the single-chip microcomputer 21; A control bus buffer and the like are provided for interfacing with the outside.
本実施例において上記CPUモジュール22、RAMモ
ジュール23、及びパラレル入出力回路モジュール25
は夫々クロック信号に同期動作する回路構成を有し、そ
れらが正常動作し得る最大動作周波数は夫々相違されて
いるものとする。CPUモジュール22、RAMモジュ
ール23、パラレル入出力回路モジュール25には夫々
の最大動作周波数以下の範囲で必要な周波数の動作クロ
ック信号φxor φ□1.φ12が個別的に供給され
る。In this embodiment, the CPU module 22, RAM module 23, and parallel input/output circuit module 25
It is assumed that these have circuit configurations that operate in synchronization with a clock signal, and the maximum operating frequencies at which they can operate normally are different. The CPU module 22, RAM module 23, and parallel input/output circuit module 25 are provided with operating clock signals φxor φ□1. φ12 is supplied individually.
これら動作クロック信号φ101 φ□0.φ1□は、
特に制限されないが、夫々周波数が相違され、システム
クロック信号のような外部クロック信号CLK3をイク
スターナル・クリスタル端子EXTALに受けるクロッ
クパルスジェネレータ30の出力を所定の分周比に従っ
て順次分周する分周回路31から出力される。この分周
回路31は、特に制限されないが、所定ビット数のカウ
ンタと、このカウンタの出力を選択するセレクタにより
構成され、クロックパルスジェネレータ30の出力周波
数よりも小さな分数倍の周波数を得る。These operation clock signals φ101 φ□0. φ1□ is
A frequency dividing circuit 31 which sequentially divides the output of a clock pulse generator 30 having different frequencies and receiving an external clock signal CLK3 such as a system clock signal at an external crystal terminal EXTAL according to a predetermined frequency division ratio, although this is not particularly limited. is output from. This frequency dividing circuit 31 is constituted by a counter having a predetermined number of bits and a selector for selecting the output of this counter, although it is not particularly limited, and obtains a frequency that is a fractional multiple smaller than the output frequency of the clock pulse generator 30.
本実施例において、非同期バスとしてのシリコン・バッ
ク・プレーン・バス28を介するデータ転送のための同
期化制御は、被アクセスモジュールがバスアクセスモジ
ュールに対してウェイト要求を出力することにより行わ
れる。例えば、本実施例のシングルチップマイクロコン
ピュータ21に含まれるバスマスタモジュールの一例と
されるCPUモジュール22は、バスサイクル制御信号
として、ローレベルによりリード・サイクルを指示する
リード信号RD、ローレベルによりライト・サイクルを
指示するライト信号WR、ローレベルによりメモリのリ
ード/ライト動作であることを意味するメモリ・イネー
ブル信号M、E、ローレベルにより入出力回路のり−ド
/ライト動作であることを意味するI10イネーブル信
号IOEをコントロールバスCBUSに出力する。そし
て、CPUモジュール22は、バスサイクルに対してウ
ェイトステート挿入の可否を決定するためのウェイト信
号WAITを外部から受は取る。このウェイト信号WA
ITは、特に制限されないが、RAMモジュール23か
ら出力されるウェイト信号WA I T1やパラレル入
出力回路モジュール25から出力されるウェイト信号w
A I T、などの論理積を採るアンドゲート26から
供給される。In this embodiment, synchronization control for data transfer via the silicon backplane bus 28 as an asynchronous bus is performed by the accessed module outputting a wait request to the bus access module. For example, the CPU module 22, which is an example of a bus master module included in the single-chip microcomputer 21 of the present embodiment, uses a read signal RD that instructs a read cycle at a low level and a write signal RD at a low level as bus cycle control signals. A write signal WR instructs a cycle, memory enable signals M and E whose low level indicates a read/write operation of the memory, and I10 whose low level indicates a read/write operation of the input/output circuit. Output enable signal IOE to control bus CBUS. The CPU module 22 receives from the outside a wait signal WAIT for determining whether to insert a wait state into a bus cycle. This wait signal WA
IT includes, but is not particularly limited to, the wait signal WAI T1 output from the RAM module 23 and the wait signal w output from the parallel input/output circuit module 25.
It is supplied from an AND gate 26 that performs a logical product such as A I T .
ここで、CPUモジュール22のアクセスサイクルは第
6図に示されるようにステートT工、T2゜T3を基本
とし、被アクセスモジュールの必要に応じてウェイトス
テートTwが挿入される。CPUモジュール22は、ス
テートT2及びウェイトステートTwにおける動作クロ
ック信号φ□。の立ち下がりに同期してウェイト信号W
A I Tをサンプリングし、その結果ウェイト信号W
A I Tがローレベルである場合にはステートT2と
ステートT3の間にウェイトステートTwを挿入してア
クセスサイクルを引き延ばす。Here, as shown in FIG. 6, the access cycle of the CPU module 22 is basically based on states T, T2 and T3, and a wait state Tw is inserted as required by the accessed module. The CPU module 22 receives an operation clock signal φ□ in state T2 and wait state Tw. The wait signal W is synchronized with the falling edge of
A I T is sampled, and as a result, the weight signal W
When A I T is at a low level, a wait state Tw is inserted between state T2 and state T3 to prolong the access cycle.
本実施例において、RAMモジュール23やパラレル入
出力回路モジュール25のリード/ライトサイクル時間
は、特に制限されないが、CPUモジュール22のリー
ド/ライトサイクル時間よりも長いものとされる。RA
Mモジュール23がCPUモジュール22による被アク
セスモジュールとされるとき、このRAMモジュール2
3は自分のり−ド/ライト動作に必要な期間CPUモジ
ュール22のリード/ライトサイクルを引き延ばし得る
数のウェイトステートTwを挿入可能とするためにウェ
イト信号WA I T、を所定期間ローレベルにアサー
トする。同様に、パラレル入出力回路モジュール25が
CPUモジュール22による被アクセスモジュールとさ
れるときも、このモジュール25は自分のり−ド/ライ
ト動作に必要な期間CPUモジュール22のリード/ラ
イトサイクルを引き延ばし得る数のウェイトステートT
Wを挿入可能とするためにウェイト信号WA I T2
を所定期間ローレベルにアサートする。RAMモジュー
ル23やパラレル入出力回路モジュール25は1、特に
制限されないが、CPUモジュール22によるウェイト
信号WAITのサンプリングタイミングに対するウェイ
ト信号WAIT□、WAIT2のアサートタイミングと
して、上記メモリ・イネーブル信号MEやI10イネー
ブル信号IOEのアサートタイミングを基準として用い
ることができる。ウェイト信号WA I T工のアサー
ト期間は、特に制限されないが、CPUモジュール22
の動作クロック信号φ□。とRAMモジュール23の動
作クロック信号φ1□との分周比をも考慮して決定され
、同様にウェイト信号WA I T。In this embodiment, the read/write cycle time of the RAM module 23 and the parallel input/output circuit module 25 is not particularly limited, but is set to be longer than the read/write cycle time of the CPU module 22. R.A.
When the M module 23 is a module to be accessed by the CPU module 22, this RAM module 2
3 asserts a wait signal WAIT to a low level for a predetermined period of time in order to insert a number of wait states Tw that can prolong the read/write cycle of the CPU module 22 for the period necessary for its own read/write operation. . Similarly, when the parallel input/output circuit module 25 is a module to be accessed by the CPU module 22, this module 25 can extend the read/write cycle of the CPU module 22 by a number of times necessary for its own read/write operation. weight state T
Wait signal WA I T2 to enable insertion of W
is asserted low for a predetermined period. The RAM module 23 and the parallel input/output circuit module 25 use the memory enable signal ME and the I10 enable signal as the assert timing of the wait signals WAIT□ and WAIT2 with respect to the sampling timing of the wait signal WAIT by the CPU module 22, although it is not particularly limited. The assertion timing of IOE can be used as a reference. The assertion period of the wait signal WAIT is not particularly limited, but
The operating clock signal φ□. The wait signal WAIT is determined by taking into consideration the division ratio between the clock signal φ1□ and the operation clock signal φ1□ of the RAM module 23, and the wait signal WAIT.
のアサート期間は動作クロック信号φ□。とバラレル入
出力回路モジュール25の動作クロック信号φ12どの
分周比を考慮して決定され、それらウェイト信号WA
I T1. WA I T、は夫々の機能モジュールに
含まれる図示しないウェイト信号発生回路で生成される
。The operation clock signal φ□ is asserted during the assertion period. The operating clock signal φ12 of the parallel input/output circuit module 25 is determined by considering the division ratio, and these wait signals WA
IT1. WAIT is generated by a wait signal generation circuit (not shown) included in each functional module.
第6図には同期化制御によるCPUモジュール22のR
AMモジュール23に対するリード/ライトアクセス動
作の一例が示される。FIG. 6 shows R of the CPU module 22 under synchronization control.
An example of a read/write access operation for the AM module 23 is shown.
CPUモジュール22がRAMモジュール23をリード
アクセスする場合、CPUモジュール22はステートT
1における動作クロック信号φ□。When the CPU module 22 performs read access to the RAM module 23, the CPU module 22 enters state T.
The operating clock signal φ□ at 1.
の立ち上がり変化に同期してアドレス信号A。〜Anを
アドレスバスABUSに出力すると共に、当該ステート
T1における動作クロック信号φ1゜の立ち下がり変化
に同期してメモリ・イネーブル信号ME及びリード信号
RDをローレベルにアサートする。The address signal A is synchronized with the rising edge of the address signal A. ~An to the address bus ABUS, and also asserts the memory enable signal ME and the read signal RD to low level in synchronization with the falling transition of the operating clock signal φ1° in the state T1.
RAMモジュール23などのメモリモジュールは、メモ
リ・イネーブル信号MEがローレベルにアサートされる
と、そのときアドレスバスABUS上で確定されている
アドレス信号A。−Anを用いて自分が選択されたか否
かを判断し、これにより、第6図に従う説明で被選択モ
ジュールとされるRAMモジュール23は、そのアドレ
ス信号A0〜Anに含まれる所定の複数ビットにより指
定されるワード即ちメモリセル列をアドレシングすると
共に、ローレベルにアサートされたリード信号RDを利
用して、読み出すべきデータD。〜D1をデータバスD
BUSに出力する。このデータD。−Diの出力タイミ
ングはRAMモジュール23の動作によって決定され、
本実施例では、RAMモジュール23はメモリ・イネー
ブル信号MEのローレベルへの変化に同期した所定のタ
イミングでウェイト信号WA、IT1をアサートし、ス
テートT2における動作クロック信号φ1゜の立ち下が
りタイミングに同期してCPUモジュール22がローレ
ベルのウェイト信号WAITをサンプリング可能とする
。これにより、CPUモジュール22はステートT2の
後にウェイトステートTwを挿入して動作クロック信号
φ1゜の1サイクル分り−ド・サイクルを引き延ばす。When the memory enable signal ME is asserted to a low level, a memory module such as the RAM module 23 outputs the address signal A that is currently established on the address bus ABUS. -An is used to determine whether or not it has been selected, and as a result, the RAM module 23, which is the selected module in the explanation according to FIG. Data D to be read by addressing a specified word, ie, a memory cell column, and using a read signal RD asserted to a low level. ~ D1 as data bus D
Output to BUS. This data D. -The output timing of Di is determined by the operation of the RAM module 23,
In this embodiment, the RAM module 23 asserts the wait signals WA and IT1 at predetermined timings synchronized with the change of the memory enable signal ME to low level, and synchronizes with the falling timing of the operating clock signal φ1° in state T2. This enables the CPU module 22 to sample the low-level wait signal WAIT. As a result, the CPU module 22 inserts the wait state Tw after the state T2 to extend the read cycle by one cycle of the operating clock signal φ1°.
本実施例に従えば、次のウェイト信号WAITのサンプ
リグタイミング即ちウェイトステートTwにおける動作
クロック信号φ1oの立ち下がりタイミングではウェイ
ト信号WAITは既にハイレベルにネゲートされている
ため、当該1つのウェイトステートTwの後はステート
T3とされ、CPUモジュール22は、当該ステートT
3における動作クロック信号φ1oの立ち下がりタイミ
ングに同期して、データバスDBUS上で確定されてい
る読み出しデータD。−Diを取り込むと共に、メモリ
・イネーブル信号ME及びリード信号RDをネゲートし
て当該リード・サイクルを終了する。これにより、RA
Mモジュール23とは動作クロック周波数の異なるCP
Uモジュール22はRAMモジュール23が出力する読
み出しデータD。−Dlを確実に読み込むことができる
。According to this embodiment, the wait signal WAIT has already been negated to a high level at the sampling timing of the next wait signal WAIT, that is, the falling timing of the operation clock signal φ1o in the wait state Tw, so that the wait signal WAIT is already negated to a high level. After that, the state is set to T3, and the CPU module 22 moves to the state T3.
The read data D is determined on the data bus DBUS in synchronization with the falling timing of the operation clock signal φ1o at No. 3. -Di, and negates the memory enable signal ME and read signal RD to complete the read cycle. This allows R.A.
A CP with a different operating clock frequency from the M module 23.
The U module 22 receives read data D output from the RAM module 23. - Dl can be reliably read.
上記CPUモジュール22がRAMモジュール23をラ
イトアクセスする場合、CPUモジュール22はステー
トT1における動作クロック信号φ1oの立ち上がり変
化に同期してアドレス信号A〜AnをアドレスバスAB
USに出力する。そして当該ステートT1における動作
クロック信号φ□。の立ち下がり変化に同期して書き込
みデータD、−DjをデータバスDBUSに出力すると
共に、メモリ・イネーブル信号MEをローレベルにアサ
ートし、更にステートT2における動作クロック信号φ
1.の立ち上がり変化に同期しライ1へ信号WRをロー
レベルにアサートする。When the CPU module 22 performs write access to the RAM module 23, the CPU module 22 transfers the address signals A to An to the address bus AB in synchronization with the rising edge of the operating clock signal φ1o in state T1.
Output to US. And the operation clock signal φ□ in the state T1. Write data D, -Dj are output to the data bus DBUS in synchronization with the falling transition of , the memory enable signal ME is asserted to low level, and the operation clock signal φ
1. The signal WR to the line 1 is asserted to low level in synchronization with the rising edge of the signal.
RAMモジュール23などのメモリモジュールは、メモ
リ・イネーブル信号MEがローレベルにアサートされる
と、そのときアドレスバスABUS上で確定されている
アドレス信号A。−Anを用いて自分が選択されたか否
かを判断し、これにより、第6図に従う説明で被選択モ
ジュールとされるRAMモジュール23は、そのアドレ
ス信号Ao−Anに含まれる所定の複数ビットにより指
定されるメモリセル列をアドレシングすると共に、ロー
レベルにアサートされたライ1ル信号WRを利用して、
書き込みデータD。−Diを内部に取り込む。RAMモ
ジュール23によるその書き込みデータD。−Diの取
り込みタイミングはRAMモジュール23の動作によっ
て決定され、本実施例では、RAMモジュール23はメ
モリ・イネーブル信号MEのローレベルへの変化に同期
した所定のタイミングでウェイト信号WAIT1をアサ
−1〜し、ステートT、における動作クロック信号φ1
oの立ち下がりタイミングに同期してCPUモジュール
22がローレベルのウェイ1〜信号WAITをサンプリ
ング可能とする。これにより、CPUモジュール22は
ステートT2の後にウェイトステーt−Twを挿入して
動作クロック信号φ□。の1サイクル分ライト・サイク
ルを引き延ばす。本実施例に従えば、次のウェイト信号
WA I Tのサンプリグタイミング即ちウェイ1−ス
テートTwにおける動作クロック信号φ□。の立ち下が
りタイミングではウェイト信号WAITは既にハイレベ
ルにネゲートされているため、当該1つのウェイトステ
ートTwの後はステートT3とされ、CPUモジュール
22は、当該ステートT3の最後まで書き込みデータD
。〜Diの出力を維持しながら、そのステートT3にお
ける動作クロック信号φ1゜の立ち下がりタイミングに
同期してメモリ・イネーブル信号ME及びライト信号W
Rをネゲートし、当該ライト・サイクルを終了する。こ
のようにCPUモジュール22のライト・サイクルが動
作クロック信号φ□。の1サイクル分引き延ばしされる
これにより、CPUモジュール22とは動作クロック周
波数の異なるRAMモジュール23はCPUモジュール
22の出力データD。−Djに対する書き込み動作を確
実に行うことができる。When the memory enable signal ME is asserted to a low level, a memory module such as the RAM module 23 outputs the address signal A that is currently established on the address bus ABUS. -An is used to determine whether or not it has been selected, and as a result, the RAM module 23, which is the selected module in the explanation according to FIG. While addressing the specified memory cell column, using the write signal WR asserted to low level,
Write data D. -Take Di into the interior. The write data D by the RAM module 23. The timing of taking in -Di is determined by the operation of the RAM module 23, and in this embodiment, the RAM module 23 asserts the wait signals WAIT1 to -1 to and the operating clock signal φ1 in state T.
The CPU module 22 is enabled to sample the low level way 1 to signal WAIT in synchronization with the falling timing of signal WAIT. As a result, the CPU module 22 inserts a wait state t-Tw after state T2 and generates the operation clock signal φ□. The write cycle is extended by one cycle. According to this embodiment, the sampling timing of the next wait signal WAIT, that is, the operation clock signal φ□ in way 1-state Tw. Since the wait signal WAIT has already been negated to a high level at the falling timing of Tw, the state T3 follows the wait state Tw, and the CPU module 22 writes the write data D until the end of the state T3.
. While maintaining the output of ~Di, the memory enable signal ME and the write signal W are synchronized with the falling timing of the operation clock signal φ1° in state T3.
R is negated and the write cycle ends. In this way, the write cycle of the CPU module 22 is the operating clock signal φ□. As a result, the RAM module 23, which has an operating clock frequency different from that of the CPU module 22, receives the output data D of the CPU module 22. - The write operation to Dj can be performed reliably.
第6図に示されるCPUモジュール22とRAMモジュ
ール23との間での非同期バスに対する同期化制御の内
容は基本的にその他の機能モジュール相互間での同期化
制御にも適用される。The contents of the synchronization control for the asynchronous bus between the CPU module 22 and the RAM module 23 shown in FIG. 6 are basically applied to the synchronization control between other functional modules.
上記同期化制御の説明では自分自身が被選択モジュール
であるか否かの判断をアドレス信号A。In the above description of synchronization control, address signal A is used to determine whether or not the module itself is the selected module.
〜Anの所定ビットを用いて各機能モジュール内部で行
うこととしたが、アクセスに際してCPUモジュール2
2などのパスマスタモジュールがアクセス対象モジュー
ルを直接指定するためのモジュール選択信号を出力する
ようにしてもよい。この場合にモジュール選択信号をア
ドレス信号A。It was decided that this would be done inside each functional module using a predetermined bit of ~An, but when accessing, the CPU module 2
A path master module such as 2 may output a module selection signal for directly specifying a module to be accessed. In this case, the module selection signal is the address signal A.
〜Anの出力タイミングと概ね同じタイミングでアサー
トすることができる。It can be asserted at approximately the same timing as the output timing of ~An.
また、ウェイトステートTwの挿入数は動作クロック信
号の1サイクルに限定されず、データ転送を行う機能モ
ジュール相互間の動作速度もしくは動作能力の差に応じ
て適宜増減することができることは言うまでもない。Furthermore, it goes without saying that the number of wait states Tw to be inserted is not limited to one cycle of the operating clock signal, and can be increased or decreased as appropriate depending on the difference in operating speed or operating capability between functional modules that transfer data.
第7図には本発明のその他の実施例であるシングルチッ
プマイクロコンピュータが示される。同図に示されるシ
ングルチップマイクロコンピュータ40は第1図及び第
5図に示されるシングルチップマイクロコンピュータに
対し各機能モジュールへ動作クロック信号を供給する構
成が相違される。即ち、第7図に代表的に示されている
機能モジュール41〜43にはシステムクロック信号の
ような外部クロック信号CLK4を受けるクロックパル
スジェネレータ44の出力クロック信号φが共通に与え
られ、個々に与えられたクロック信号φは各機能モジュ
ール41〜43に内蔵されている分周回路41A〜43
Aにて所定の分局比で分周され個々の動作クロック信号
とされる。斯る構成よれば各機能モジュールへのクロッ
ク信号線の本数を上記各実施例に比べて減らすことがで
きる。この場合、各機能モジュールに含まれる分周回路
の分局比は、マスタスライスによる配線の選択接続やプ
ログラムリンクの選択などの手法によりシングルチップ
マイクロコンピュータ4oの製造工程においてプログラ
マブルに選択可能にすることもできる。FIG. 7 shows a single-chip microcomputer which is another embodiment of the present invention. The single-chip microcomputer 40 shown in this figure is different from the single-chip microcomputers shown in FIGS. 1 and 5 in the configuration for supplying operating clock signals to each functional module. That is, the functional modules 41 to 43 typically shown in FIG. The clock signal φ is sent to frequency dividing circuits 41A to 43 built in each functional module 41 to 43.
The frequency is divided at a predetermined division ratio at A to obtain individual operating clock signals. With this configuration, the number of clock signal lines to each functional module can be reduced compared to the above embodiments. In this case, the division ratio of the frequency divider circuit included in each functional module may be programmably selectable in the manufacturing process of the single-chip microcomputer 4o by methods such as selective connection of wiring using a master slice or selection of program links. can.
尚、各機能モジュール41〜43が結合される非同期バ
ス45を介するデータ転送のための同期化制御には上記
夫々の実施例で説明したハンドシェーク信号やウェイト
信号などを利用することができる。Note that the handshake signal, wait signal, etc. explained in each of the above embodiments can be used for synchronization control for data transfer via the asynchronous bus 45 to which each of the functional modules 41 to 43 is coupled.
第8図には本発明のさらに別の実施例であるシングルチ
ップマイクロコンピュータが示される。FIG. 8 shows a single-chip microcomputer which is still another embodiment of the present invention.
同図に示されるシングルチップマイクロコンビュ−タ5
0は例えば動作クロック周波数を同一とする3個の機能
モジュール51,52.53と、それらとは動作クロッ
ク信号の異なる機能モジュール54を含む。上記機能モ
ジュール51〜53には夫々の最大動作周波数以下の範
囲で必要な周波数の動作クロック信号φ3oが共通に供
給され、機能モジュール54にはそれとは周波数の異な
る動作クロック信号φ3□が供給される。これら動作ク
ロック信号φant φ3□は、特に制限されないが、
システムクロック信号のような外部クロック信号CLK
5を受けるクロックパルスジェネレータ57の出力を所
定の分周比に従って順次分周する分周回路58から出力
される。Single-chip microcomputer 5 shown in the same figure
0 includes, for example, three functional modules 51, 52, and 53 with the same operating clock frequency, and a functional module 54 with a different operating clock signal. The functional modules 51 to 53 are commonly supplied with an operating clock signal φ3o having a necessary frequency within the range below their maximum operating frequency, and the functional module 54 is supplied with an operating clock signal φ3□ having a different frequency. . Although these operation clock signals φant φ3□ are not particularly limited,
External clock signal CLK such as system clock signal
5 is outputted from a frequency dividing circuit 58 which sequentially divides the output of the clock pulse generator 57 according to a predetermined frequency division ratio.
相互に同期動作可能な機能モジュール51,52.53
は、その他の非同期動作される機能モジュール54と共
に非同期バス55に結合されると共に、同期バス56に
よっても個別的に結合される。例えば機能モジュール5
1がDMAC,モジュールとされ、機能モジュール52
がRAMモジュール、そして機能モジュール53がパラ
レル入出力回路モジュールとされるとき、DMACモジ
ュールが出力するモジュール選択信号などによってRA
Mモジュールやパラレル入出力回路モジュールが被アク
セスモジュールとして選択される場合、機能モジュール
51,52.53相互間でのデータ転送は同期バス56
を介して行われるようになっている。同期バス56によ
るデータ転送は動作クロック信号φ3゜の複数サイクル
により定められた共通の固定期間を単位にして行われる
。Functional modules 51, 52, 53 that can operate synchronously with each other
are coupled together with other asynchronously operated functional modules 54 to an asynchronous bus 55 and also individually by a synchronous bus 56. For example, function module 5
1 is a DMAC module, and a functional module 52
is a RAM module and the functional module 53 is a parallel input/output circuit module.
When an M module or a parallel input/output circuit module is selected as the accessed module, data is transferred between the functional modules 51, 52, and 53 using the synchronous bus 56.
It is now done through. Data transfer by the synchronous bus 56 is performed in units of a common fixed period determined by a plurality of cycles of the operating clock signal φ3°.
非同期バス55を介するデータ転送のための同期化制御
には上記各実施例で説明したハンドシェーク信号もしく
はウェイト信号などを利用することができる。For synchronization control for data transfer via the asynchronous bus 55, the handshake signal or wait signal described in each of the above embodiments can be used.
このように同期動作可能な機能モジュール51〜53を
同期バス56によっても結合しておくことにより、非同
期バス55を介するデータ転送に際して必要とされる同
期化制御のための信号のやりとりが不要となり、これに
より機能モジュール51.52.53相互間でのデータ
転送効率を向上させることができる。By coupling the functional modules 51 to 53 capable of synchronous operation by the synchronous bus 56 in this way, the exchange of signals for synchronization control required when transferring data via the asynchronous bus 55 is unnecessary. Thereby, data transfer efficiency between the functional modules 51, 52, and 53 can be improved.
尚、第8図に示されるシングルチップマイクロコンピュ
ータ50においても第7図と同様の構成を適用して各機
能モジュールの動作クロック信号を形成することができ
る。Incidentally, even in the single-chip microcomputer 50 shown in FIG. 8, the same configuration as shown in FIG. 7 can be applied to form the operating clock signal of each functional module.
以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更す
ることができる。Although the invention made by the present inventor has been specifically described above based on examples, the present invention is not limited thereto, and various changes can be made without departing from the gist thereof.
例えば上記実施例のシングルチップマイクロコンピュー
タはスタンダードセル方式によるASIC形式で構成さ
れるものとしたが、ゲートアレー方式などによるAS
ICとすることもできる。For example, although the single-chip microcomputer in the above embodiment is configured in an ASIC format based on a standard cell method,
It can also be an IC.
また、シングルチップマイクロコンピュータに含まれる
機能モジュールの種類や数は上記実施例に限定されず適
宜変更することができる。Further, the types and number of functional modules included in the single-chip microcomputer are not limited to the above embodiments, and can be changed as appropriate.
また、クロック源は外部クロックに限定されずクロック
パルスジェネレータに接続した振動子とすることもきる
。このように半導体集積回路がクロック源を内蔵する場
合にはこれに基づいて得られるクロック信号を外部に与
えるようにしておくこともできる。Furthermore, the clock source is not limited to an external clock, but may also be a vibrator connected to a clock pulse generator. In this way, when a semiconductor integrated circuit has a built-in clock source, a clock signal obtained based on the built-in clock source can be provided externally.
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である′ASIC形式のシ
ングルチップマイクロコンピュータに適用した場合につ
いて説明したが、本発明はそれに限定されるものではな
く、設計手法の如何に拘らずシングルチップマイクロコ
ンピュータのようなデータ処理LSIや各種半導体集積
回路に広く適用することができる。本発明は、少なくと
も最大動作周波数のことなる複数個の機能モジュールを
1つの半導体基板に形成して成る条件の半導体集積回路
に適用することができる。In the above explanation, the invention made by the present inventor was mainly applied to an ASIC type single-chip microcomputer, which is the background field of application, but the present invention is not limited thereto. Regardless of the design method, it can be widely applied to data processing LSIs such as single-chip microcomputers and various semiconductor integrated circuits. The present invention can be applied to a semiconductor integrated circuit in which a plurality of functional modules having at least different maximum operating frequencies are formed on one semiconductor substrate.
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。A brief explanation of the effects obtained by typical inventions disclosed in this application is as follows.
すなわち、1つの半導体基板に含まれる最大動作周波数
の異なる複数個の機能モジュールを周波数の異なる動作
クロック信号に基づき非同期動作させると共に、非同期
動作される機能モジュール相互間では非同期式の内部バ
スを介するデータ転送のための同期化制御を行うように
したから、複数個の機能モジュールを含んで1チツプ化
される半導体集積回路の最大動作周波数は、それに内蔵
される機能モジュールのうち最大動作周波数が最も低い
機能モジュールによって制限されず、斯る半導体集積回
路における全体的な動作効率を向上させることができる
という効果がある。In other words, a plurality of functional modules included in one semiconductor substrate with different maximum operating frequencies are operated asynchronously based on operating clock signals with different frequencies, and data is transmitted between the functional modules operated asynchronously via an asynchronous internal bus. Since synchronization control for transfer is performed, the maximum operating frequency of a semiconductor integrated circuit that includes multiple functional modules on a single chip is the lowest maximum operating frequency among the functional modules built into it. This has the effect that the overall operating efficiency of such a semiconductor integrated circuit can be improved without being limited by the functional module.
特に設計資産を再利用して特定用途向は半導体集積回路
を構成するというASICにおいては。This is especially true for ASICs, where design assets are reused to construct semiconductor integrated circuits for specific applications.
上記効果より、その要求仕様に応じて採択される機能モ
ジュールの最大動作周波数がまちまちであってもこれに
よって構成される特定用途向は半導体集積回路全体の動
作効率が著しく低下することがないため、特定の機能モ
ジュールを新たに開発したり設計変更したりする必要が
少なくなり、これによって各種機能モジュールのための
設計資産を無駄なくもしくは効率的に再利用することが
できるという効果がある。From the above effects, even if the maximum operating frequency of the functional modules adopted according to the required specifications varies, the operating efficiency of the entire semiconductor integrated circuit will not drop significantly for specific applications configured using these modules. This reduces the need to newly develop or change the design of specific functional modules, and this has the effect that design assets for various functional modules can be reused efficiently or without waste.
また、動作クロック周波数を同一とする複数個の機能モ
ジュールが含まれる場合にはそれら機能モジュールを同
期バスによっても結合しておくことにより、それら機能
モジュール相互間でのデータ転送効率を向上させること
ができ、全ての機能モジュールを非同期バスだけで結合
する場合に比べて半導体集積回路全体のスループット向
上を図ることができる。In addition, if multiple functional modules with the same operating clock frequency are included, data transfer efficiency between the functional modules can be improved by connecting the functional modules using a synchronous bus. This makes it possible to improve the throughput of the entire semiconductor integrated circuit compared to the case where all functional modules are connected only by an asynchronous bus.
また、異なる動作クロック周波数で動作される機能モジ
ュールのための動作クロック信号を、クロック源を同一
とするクロックパルスジェネレータ及びこのクロックパ
ルスジェネレータの出力を所要の分周比で分周する分周
回路により形成することができるが、このとき分周回路
を個々の機能モジュールに含めておくと、各機能モジュ
ールへのクロック信号線の本数を少なくすることができ
る。In addition, operating clock signals for functional modules operated at different operating clock frequencies are generated by a clock pulse generator that uses the same clock source and a frequency dividing circuit that divides the output of this clock pulse generator by a required frequency division ratio. However, if the frequency dividing circuit is included in each functional module, the number of clock signal lines to each functional module can be reduced.
そして、異なる動作クロック周波数で動作される機能モ
ジュールの内の特定の機能モジュール、例えばデータ転
送レートが動作クロック周波数とは独立の転送りロック
周波数にて規定されるような入出力回路に、上記クロッ
クパルスジェネレータのクロック源とは別のタロツク源
を介して動作クロック信号を与えるようにすることによ
り、転送レー1〜との関係で入出力回路の動作クロック
周波数だけを独立させて任意に決定可能とすることがで
き、シングルチップマイクロコンピュータのような半導
体集積回路を含むシステムの要求仕様に対して当該半導
体集積回路を柔軟に対応させることが可能になる。Then, the clock is applied to a specific functional module among the functional modules operated at different operating clock frequencies, for example, an input/output circuit whose data transfer rate is defined by a transfer lock frequency independent of the operating clock frequency. By supplying the operating clock signal through a tarok source different from the clock source of the pulse generator, it is possible to arbitrarily determine only the operating clock frequency of the input/output circuit in relation to the transfer relay 1~. This makes it possible to flexibly adapt the semiconductor integrated circuit to the required specifications of a system including a semiconductor integrated circuit, such as a single-chip microcomputer.
第1図は本発明の一実施例であるシングルチップマイク
ロコンピュータのブロック図、第2図は第1図のシング
ルチップマイクロコンピュータにおける非同期バスを介
するリード・アクセスのための同期化制御の一例を示す
タイミングチャーI〜、
第3図は第1図のシングルチップマイクロコンピュータ
における非同期バスを介するライト・アクセスのための
同期化制御の一例を示すタイミングチャート、
第4図は第1図のシングルチップマイクロコンピュータ
における非同期バスのためのバスアービトレーション動
作の一例を示すタイミングチャート。
第5図は本発明の他の実施例であるシングルチップマイ
クロコンピュータのブロック図、第6図は第5図のシン
グルチップマイクロコンピュータにおける非同期バスを
介するリード/ライト・アクセスのための同期化制御の
一例を示すタイミングチャート、
第7図は本発明のその他の実施例であるシングルチップ
マイクロコンピュータのブロック図、第8図は本発明の
さらに別の実施例であるシングルチップマイクロコンピ
ュータのブロック図である。
1・・シングルチップマイクロコンピュータ、2CPU
モジユール、3・・・RAMモジュール、4・・・タイ
マ・カウンタモジュール、5・・・シリアル入出力回路
モジュール、6,7・・DMACモジュール、8・・・
シリコン・バック・プレーン・バス、1O・クロックパ
ルスジェネレータ、11・分周回路、13・・バスアー
ビタ、CLKI、CLK2・・・外部クロック信号、A
S・・・アドレス・ストローブ信号、DS・データ・ス
トローブ信号、DTACK・・データ・アクルッジ信号
、R/W・・・リード・ライト信号、φ。、φ1.φ2
.φ3.φi ・動作クロック信号、21・・シングル
チップマイクロコンピュータ、22・・CPUモジュー
ル、23・・・RAMモジュール、25・・パラレル入
出力回路モジュール、28 シリコン・バック・プレー
ン・バス、30・・タロツクパルスジェネレータ、31
・分周回路、CLK3・・・外部クロック信号、RD
・・・リート信号、WR・・ライト信号、ME・・・メ
モリ・イネ54・・機能モジュール、55・・非同期バ
ス、56・・・同期バス、57・・クロックパルスジェ
ネレータ、58・・・分局回路、CLK5・・・外部ク
ロック信号、φ3fil φ31・・・動作クロック信
号。
A工T、WA工T□、WAIT2・ウェイト信号、φ1
01 φ40.φ、2・・・動作クロック信号、41,
42.43・・機能モジュール、41A、42A、43
A・・・分周回路、44・・クロックパルスジェネレー
タ、45・・・非同期バス、CLK4・・・外部クロッ
ク信号、φ クロック信号、51,52,53゜第
図
So S+
S2 S3 S455
S6 S?
oxDiFIG. 1 is a block diagram of a single-chip microcomputer that is an embodiment of the present invention, and FIG. 2 shows an example of synchronization control for read access via an asynchronous bus in the single-chip microcomputer of FIG. 1. Timing chart I ~, FIG. 3 is a timing chart showing an example of synchronization control for write access via an asynchronous bus in the single-chip microcomputer shown in FIG. 5 is a timing chart showing an example of bus arbitration operation for an asynchronous bus in FIG. FIG. 5 is a block diagram of a single-chip microcomputer that is another embodiment of the present invention, and FIG. 6 is a block diagram of synchronization control for read/write access via an asynchronous bus in the single-chip microcomputer of FIG. A timing chart showing an example; FIG. 7 is a block diagram of a single-chip microcomputer that is another embodiment of the present invention; FIG. 8 is a block diagram of a single-chip microcomputer that is still another embodiment of the present invention. . 1. Single-chip microcomputer, 2 CPUs
Module, 3... RAM module, 4... Timer/counter module, 5... Serial input/output circuit module, 6, 7... DMAC module, 8...
Silicon back plane bus, 1O clock pulse generator, 11 frequency divider circuit, 13 bus arbiter, CLKI, CLK2 external clock signal, A
S...address strobe signal, DS/data strobe signal, DTACK...data acknowledge signal, R/W...read/write signal, φ. , φ1. φ2
.. φ3. φi - Operating clock signal, 21... Single chip microcomputer, 22... CPU module, 23... RAM module, 25... Parallel input/output circuit module, 28 Silicon back plane bus, 30... Tarokku pulse generator, 31
・Frequency divider circuit, CLK3...external clock signal, RD
...Read signal, WR...Write signal, ME...Memory input 54...Function module, 55...Asynchronous bus, 56...Synchronized bus, 57...Clock pulse generator, 58...Branch station Circuit, CLK5...external clock signal, φ3fil φ31...operation clock signal. A work T, WA work T□, WAIT2/wait signal, φ1
01 φ40. φ,2...operation clock signal, 41,
42.43...Function module, 41A, 42A, 43
A... Frequency divider circuit, 44... Clock pulse generator, 45... Asynchronous bus, CLK4... External clock signal, φ clock signal, 51, 52, 53° Figure So S+ S2 S3 S455 S6 S? oxDi
Claims (1)
非同期バスに共通接続して1つの半導体基板に形成した
半導体集積回路であって、上記複数個の機能モジュール
の全て又は一部は相互に周波数の異なる動作クロック信
号に基づいて非同期動作され、非同期動作される機能モ
ジュールは非同期バスを介するデータ転送のための同期
化制御を行うようにされて成る半導体集積回路。 2、上記非同期動作される機能モジュールは、相互にハ
ンドシェーク信号をやりとりして同期化制御を行うもの
である請求項1記載の半導体集積回路。 3、上記非同期動作される機能モジュールは、他の機能
モジュールにウェイト要求を与え、他の機能モジュール
はそのウェイト要求のサンプリング結果に従ってウェイ
トサイクルを挿入して同期化制御を行うものである請求
項1記載の半導体集積回路。 4、動作クロック周波数を同一とする複数個の機能モジ
ュールは相互に同期バスによっても結合されて成る請求
項2又は請求項3記載の半導体集積回路。 5、異なる動作クロック周波数で動作される機能モジュ
ールのための動作クロック信号は、クロック源を同一と
するクロックパルスジェネレータ及びこのクロックパル
スジェネレータの出力を所要の分周比で分周する分周回
路により形成され、分周回路は個々の機能モジュールに
含まれて成る請求項2又は請求項3記載の半導体集積回
路。 6、異なる動作クロック周波数で動作される機能モジュ
ールのうちの一群の機能モジュールのための動作クロッ
ク信号は、クロック源を同一とするクロックパルスジェ
ネレータ及びこのクロックパルスジェネレータの出力を
所要の分周比で分周する分周回路により形成され、その
他特定の機能モジュールのための動作クロック信号は、
上記クロックパルスジェネレータのクロック源とは別の
クロック源を介して与えられるものである請求項2又は
請求項3記載の半導体集積回路。[Scope of Claims] 1. A semiconductor integrated circuit formed on one semiconductor substrate by commonly connecting a plurality of functional modules having different maximum operating frequencies to an asynchronous bus, wherein all or one of the plurality of functional modules is connected in common to an asynchronous bus. A semiconductor integrated circuit in which the functional modules are operated asynchronously based on operating clock signals having different frequencies, and the functional modules operated asynchronously are configured to perform synchronization control for data transfer via an asynchronous bus. 2. The semiconductor integrated circuit according to claim 1, wherein the functional modules operated asynchronously perform synchronization control by mutually exchanging handshake signals. 3. The functional module operated asynchronously gives a wait request to another functional module, and the other functional module performs synchronization control by inserting a wait cycle according to the sampling result of the wait request. The semiconductor integrated circuit described. 4. The semiconductor integrated circuit according to claim 2 or 3, wherein the plurality of functional modules having the same operating clock frequency are also coupled to each other by a synchronous bus. 5. Operating clock signals for functional modules operated at different operating clock frequencies are generated by a clock pulse generator using the same clock source and a frequency dividing circuit that divides the output of this clock pulse generator by a required frequency division ratio. 4. The semiconductor integrated circuit according to claim 2, wherein the frequency dividing circuit is formed and included in each functional module. 6. The operating clock signal for a group of functional modules of the functional modules operated at different operating clock frequencies is obtained by using a clock pulse generator with the same clock source and the output of this clock pulse generator at a required frequency division ratio. The operating clock signal for other specific functional modules is formed by a frequency divider circuit that divides the frequency.
4. The semiconductor integrated circuit according to claim 2, wherein the clock pulse generator is provided through a clock source different from the clock source of the clock pulse generator.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63243578A JPH0290382A (en) | 1988-09-28 | 1988-09-28 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63243578A JPH0290382A (en) | 1988-09-28 | 1988-09-28 | Semiconductor integrated circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0290382A true JPH0290382A (en) | 1990-03-29 |
Family
ID=17105912
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63243578A Pending JPH0290382A (en) | 1988-09-28 | 1988-09-28 | Semiconductor integrated circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0290382A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0708405A1 (en) * | 1994-10-19 | 1996-04-24 | Advanced Micro Devices, Inc. | Multiplexer and integrated processor incorporating same |
EP0708406A3 (en) * | 1994-10-19 | 1997-12-29 | Advanced Micro Devices, Inc. | Integrated processor systems for portable information devices |
DE10127424B4 (en) * | 2001-06-06 | 2004-09-02 | Infineon Technologies Ag | Electronic circuit with asynchronous clocking of peripheral units |
-
1988
- 1988-09-28 JP JP63243578A patent/JPH0290382A/en active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0708405A1 (en) * | 1994-10-19 | 1996-04-24 | Advanced Micro Devices, Inc. | Multiplexer and integrated processor incorporating same |
US5596765A (en) * | 1994-10-19 | 1997-01-21 | Advanced Micro Devices, Inc. | Integrated processor including a device for multiplexing external pin signals |
EP0708406A3 (en) * | 1994-10-19 | 1997-12-29 | Advanced Micro Devices, Inc. | Integrated processor systems for portable information devices |
US5925133A (en) * | 1994-10-19 | 1999-07-20 | Advanced Micro Devices, Inc. | Integrated processor system adapted for portable personal information devices |
DE10127424B4 (en) * | 2001-06-06 | 2004-09-02 | Infineon Technologies Ag | Electronic circuit with asynchronous clocking of peripheral units |
US7428651B2 (en) | 2001-06-06 | 2008-09-23 | Infineon Technologies Ag | Electronic circuit with asynchronous clocking of peripheral units |
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