JPH0283729A - 並列乗算器 - Google Patents
並列乗算器Info
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- JPH0283729A JPH0283729A JP23728588A JP23728588A JPH0283729A JP H0283729 A JPH0283729 A JP H0283729A JP 23728588 A JP23728588 A JP 23728588A JP 23728588 A JP23728588 A JP 23728588A JP H0283729 A JPH0283729 A JP H0283729A
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- 238000000034 method Methods 0.000 abstract description 20
- 238000010586 diagram Methods 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、多ビツト加算器と全加算器を用いることで回
路規模が小さくかつ高速な部分積加算が行なえる並列乗
算器に関する。
路規模が小さくかつ高速な部分積加算が行なえる並列乗
算器に関する。
［従来の技術とその課題］
並列乗算器が発生する部分積の加算を処理する方法の一
例として、第４図に示すように全加算器５０のみを複数
段に備えトリー構造を形成するものがある。
例として、第４図に示すように全加算器５０のみを複数
段に備えトリー構造を形成するものがある。
これは、３ビット信号がパラレルに供給されて、和と繰
り上がりの信号（区内ではＣと記す。）とを送出する全
加算器を使用するもので、例えば乗数と被乗数との乗算
を実行し、例えばｉ桁目の部分積が１５ビツトからなる
場合、１段目には５個の全加算器５０を設け、それぞれ
の全加算器５０が送出する和と、ｉ−１桁目に備わる不
図示の全加算器が送出する繰り上げ信号とが、２段目に
設けられる３個の全加算器５０にそれぞれ送出される。
り上がりの信号（区内ではＣと記す。）とを送出する全
加算器を使用するもので、例えば乗数と被乗数との乗算
を実行し、例えばｉ桁目の部分積が１５ビツトからなる
場合、１段目には５個の全加算器５０を設け、それぞれ
の全加算器５０が送出する和と、ｉ−１桁目に備わる不
図示の全加算器が送出する繰り上げ信号とが、２段目に
設けられる３個の全加算器５０にそれぞれ送出される。
以下同様に順次複数段に接続され、６段目の全加算器５
０にて最終の加算結果Ｓが得られる。尚、第４図はｉ桁
目のみについて記載しているが、ｉ十１桁目、ｉ＋２桁
目・・・・・・又、ｉ−１桁目、ｉ〜２桁目・・・・・
・にも同じ構成にてなる回路が存在するものである。
０にて最終の加算結果Ｓが得られる。尚、第４図はｉ桁
目のみについて記載しているが、ｉ十１桁目、ｉ＋２桁
目・・・・・・又、ｉ−１桁目、ｉ〜２桁目・・・・・
・にも同じ構成にてなる回路が存在するものである。
このように全加算器のみを使用した従来の部分積加算は
、全加算器に３ビツトの信号しか送出できないことより
回路を形成する全加算器の段数が多くなり、必然的に配
線数が増え形成される回路が大きくなるという問題点が
あった。
、全加算器に３ビツトの信号しか送出できないことより
回路を形成する全加算器の段数が多くなり、必然的に配
線数が増え形成される回路が大きくなるという問題点が
あった。
一方、全加算器を用いず４ビツト以」二の信号が供給さ
れる多ビツト加算器を読み出し専用メモリ（以下ＲＯＭ
と略す）テーブルで実現し、前述したトリー構造を形成
することも考えられるが、本発明の並列乗算器に使用す
るような４ビツトないし７ビツトなどのような小ビット
数の加算器をＲＯＭで実現しようとすると回路構成面積
が大きくなり、集積回路化して１デツプに納めることは
非常に困難である。
れる多ビツト加算器を読み出し専用メモリ（以下ＲＯＭ
と略す）テーブルで実現し、前述したトリー構造を形成
することも考えられるが、本発明の並列乗算器に使用す
るような４ビツトないし７ビツトなどのような小ビット
数の加算器をＲＯＭで実現しようとすると回路構成面積
が大きくなり、集積回路化して１デツプに納めることは
非常に困難である。
本発明は」二連したような問題点を解決するためになさ
れたらので、回路を構成する規模が小さく、かつ高速に
部分積の加算計算を行なうことができる並列乗算器を提
供することを目的とする。
れたらので、回路を構成する規模が小さく、かつ高速に
部分積の加算計算を行なうことができる並列乗算器を提
供することを目的とする。
［課題を解決するための手段］
本発明は、加算器をトリー構造となるよう接続し、さら
に終段の加算器が送出する加算結果とキャリー信号とを
加算する１個の全加算器を備えた乗算器であって、トリ
ー構造をなす前記加算器は４以上のデータ入力端子を有
することを特徴とする。
に終段の加算器が送出する加算結果とキャリー信号とを
加算する１個の全加算器を備えた乗算器であって、トリ
ー構造をなす前記加算器は４以上のデータ入力端子を有
することを特徴とする。
［作用］
へ繰り上がるキャリー信号を送出する。尚、加算器ｌは
、第２図に示すように、データが供給される７つの入力
端子ＡないしＧ１縦横それぞれ７個ずつマトリックス状
に配されたＮヂャンネルのｌ・ランジスタ１０、トラン
ジスタ１０が送出する信号を増幅する７個のセンスアン
プ１１、Ｎ Ａ Ｎ Ｉ）回路１２及び１３、インバー
タ１４を備えた半導体素子よりなる回路である。そして
各列に設けられる入力端子ＡないしＧは、ｌ・ランンス
タＩＯのゲートが接続されるそれぞれの共通線に一対一
に接続され、各行において、トランジスタ１０のドレイ
ンが接続されるそれぞれの共通線は、各行毎に設けられ
るセンスアンプ１１に接続される。例えばセンスアンプ
Ｉｌａの正論理出力線２０とセンスアンプｌｌｂの負論
理出力線２１とがＮＡＮＤ回路１２ａの入力側に接続さ
れ、センスアンプ１１ｂの正論理出力線２２とセンスア
ンプｌｌｃの負論理出力線２３とがＮΔＮＤ回路＋２ｂ
の入力側に接続され、以下同様に順次センスアンプ１１
とＮΔＮＤ回路１２とが接続される。尚、センス加算器
は、４ビット以、ｌ二の信号を処理し、１つの全加算器
に供給される信号が３ビツトになるまで複数段設けられ
る。加算器は４ビツト以」二の信号を処理するから段数
が少なくなり演算速度が高速化する。全加算器は１つの
み使用され、パラレルに供給される前記３ビツトの信号
を加算する。
、第２図に示すように、データが供給される７つの入力
端子ＡないしＧ１縦横それぞれ７個ずつマトリックス状
に配されたＮヂャンネルのｌ・ランジスタ１０、トラン
ジスタ１０が送出する信号を増幅する７個のセンスアン
プ１１、Ｎ Ａ Ｎ Ｉ）回路１２及び１３、インバー
タ１４を備えた半導体素子よりなる回路である。そして
各列に設けられる入力端子ＡないしＧは、ｌ・ランンス
タＩＯのゲートが接続されるそれぞれの共通線に一対一
に接続され、各行において、トランジスタ１０のドレイ
ンが接続されるそれぞれの共通線は、各行毎に設けられ
るセンスアンプ１１に接続される。例えばセンスアンプ
Ｉｌａの正論理出力線２０とセンスアンプｌｌｂの負論
理出力線２１とがＮＡＮＤ回路１２ａの入力側に接続さ
れ、センスアンプ１１ｂの正論理出力線２２とセンスア
ンプｌｌｃの負論理出力線２３とがＮΔＮＤ回路＋２ｂ
の入力側に接続され、以下同様に順次センスアンプ１１
とＮΔＮＤ回路１２とが接続される。尚、センス加算器
は、４ビット以、ｌ二の信号を処理し、１つの全加算器
に供給される信号が３ビツトになるまで複数段設けられ
る。加算器は４ビツト以」二の信号を処理するから段数
が少なくなり演算速度が高速化する。全加算器は１つの
み使用され、パラレルに供給される前記３ビツトの信号
を加算する。
［実施例］
本発明の一実施例を示す第１図（ａ）及び第１図（ｂ）
は、並列乗算器にて乗算を行った際、例えば１折目の部
分積が１５ビットの場合について、７ピツトの加算器（
図内ではＡ Ｄ Ｉ）と記す。）１１２及び３と全加算
器（図内ではＦＡと記す。）４とを備え、トリー構造を
形成した図である。尚、第１図（１））は第１図（ａ）
につながるものであり、第１図（ａ）には１＋２桁目よ
り」−位、第１図（ｂ）にはｉ−２折目より下位は記載
していないが、同様に存在するものである。
は、並列乗算器にて乗算を行った際、例えば１折目の部
分積が１５ビットの場合について、７ピツトの加算器（
図内ではＡ Ｄ Ｉ）と記す。）１１２及び３と全加算
器（図内ではＦＡと記す。）４とを備え、トリー構造を
形成した図である。尚、第１図（１））は第１図（ａ）
につながるものであり、第１図（ａ）には１＋２桁目よ
り」−位、第１図（ｂ）にはｉ−２折目より下位は記載
していないが、同様に存在するものである。
本実施例における加算器１．２及び３は、パラレルに供
給される７ヒツトのデータを加算して和、１桁」１位へ
繰り−にがろキャリー信号及び２桁上位アンプＩ１ｇの
正論理出力線２４はインバータ１４の入力端に接続され
る。そして入力端子ＡないしＧより供給された信号の和
Ｓ°を送出するＮＡＮＤ回路１３ａにはＮΔＮＤ回路１
２ａ、１２ｃ。
給される７ヒツトのデータを加算して和、１桁」１位へ
繰り−にがろキャリー信号及び２桁上位アンプＩ１ｇの
正論理出力線２４はインバータ１４の入力端に接続され
る。そして入力端子ＡないしＧより供給された信号の和
Ｓ°を送出するＮＡＮＤ回路１３ａにはＮΔＮＤ回路１
２ａ、１２ｃ。
＋２ｅ及びインバータ１４の出力側が接続され、前記キ
ャリー信号ＣＩを送出するＮＡＮＤ回路１３ｂにはＮＡ
ＮＤ回路１２ｂ、 Ｉ ２ｃ、 １２ｆ及びインバ
ータ１４の出力側が接続され、前記キャリー信号Ｃ２を
送出するＮＡＮＤ回路１３ｃにはＮΔＮＤ回路１２ｄ、
Ｉ ２ｅ、 Ｉ ２ｆ及びインバータ１４の出力
側が接続される。
ャリー信号ＣＩを送出するＮＡＮＤ回路１３ｂにはＮＡ
ＮＤ回路１２ｂ、 Ｉ ２ｃ、 １２ｆ及びインバ
ータ１４の出力側が接続され、前記キャリー信号Ｃ２を
送出するＮＡＮＤ回路１３ｃにはＮΔＮＤ回路１２ｄ、
Ｉ ２ｅ、 Ｉ ２ｆ及びインバータ１４の出力
側が接続される。
このような構成の加算器１．２及び３において入力端子
ＡないしＧのずべてにＯのデータが供給されたとき、セ
ンスアンプＩｌａないしＩｌｇのすべての正論理出力は
０の信号を送出し、センスアンプＩｌａないしＩｌｇの
すべての負論理出力はｌの信号を送出するのでＮＡＮＤ
回路１２ａないしＩ２ｒ及びインバータ１４はすへて１
の信号を送出する。又、入力端子ＡないしＧのいずれか
一つに１のデータか供給されたとき、センスアンプ１Ｉ
ａの正論理出力はＩの信号を送出し、センスアンプＩｌ
ｂの負論理出力はＩの信号を送出していることより、Ｎ
ＡＮＤ回路１２ａのみがＯの信号を送出する。同様に、
入力端子ＡないしＧの２つに１のデータが供給されたと
き、ＮＡＮＤ回路Ｉ２ｂのみがＯの信号を送出する。入
力端子ＡないしＧに供給されるｌのデータが増すごとに
以下類に０の信号を送出するＮＡＮＤ回路１２が変化し
、入力端子ＡないしＧのすべてに１のデータが供給され
たとき、インバータ１４のみが０の信号を送出するもの
である。そしてＮＡＮＤ回路１３は、ＮＡＮＤ回路１２
及びインバータ１４が送出する信号により和Ｓ°とキャ
リー信号Ｃ１及びＣ２を出力する。
ＡないしＧのずべてにＯのデータが供給されたとき、セ
ンスアンプＩｌａないしＩｌｇのすべての正論理出力は
０の信号を送出し、センスアンプＩｌａないしＩｌｇの
すべての負論理出力はｌの信号を送出するのでＮＡＮＤ
回路１２ａないしＩ２ｒ及びインバータ１４はすへて１
の信号を送出する。又、入力端子ＡないしＧのいずれか
一つに１のデータか供給されたとき、センスアンプ１Ｉ
ａの正論理出力はＩの信号を送出し、センスアンプＩｌ
ｂの負論理出力はＩの信号を送出していることより、Ｎ
ＡＮＤ回路１２ａのみがＯの信号を送出する。同様に、
入力端子ＡないしＧの２つに１のデータが供給されたと
き、ＮＡＮＤ回路Ｉ２ｂのみがＯの信号を送出する。入
力端子ＡないしＧに供給されるｌのデータが増すごとに
以下類に０の信号を送出するＮＡＮＤ回路１２が変化し
、入力端子ＡないしＧのすべてに１のデータが供給され
たとき、インバータ１４のみが０の信号を送出するもの
である。そしてＮＡＮＤ回路１３は、ＮＡＮＤ回路１２
及びインバータ１４が送出する信号により和Ｓ°とキャ
リー信号Ｃ１及びＣ２を出力する。
尚、上述した７ビツトの信号が供給される加算器１．２
及び３と同様に構成することで、４ビツトないし６ビツ
トの多ビツト加算器を作成することもできる。
及び３と同様に構成することで、４ビツトないし６ビツ
トの多ビツト加算器を作成することもできる。
第１図（ａ）及び（ｂ）に示す本実施例の並列乗算器は
、ある桁の部分積が１５ビツトよりなる場合で１段目の
加算器４０及び４５のキャリー信号出力端子が接続され
る。ｉ桁目に備わる加算器３の和出力端子３ａは、全加
算器４の入力側に接続され、加算器３のキャリー信号出
力端子３ｂ及び３ｃは、ｉ＋１桁目及びｉ＋２桁目に備
わる全加算器３Ｉ及び３６に接続される。全加算器４の
入力側には１１桁目及びｉ−２桁目に備わる加算器４１
及び４６のキャリー信号出力端子が接続され、ｉ桁目に
備わる全加算器４の和出力端子４ａ及びキャリー信号出
力端子４ｂは、キャリー信号の伝搬を高速に処理する公
知のＣＬＡ又はＣ５Ａ３に接続される。
、ある桁の部分積が１５ビツトよりなる場合で１段目の
加算器４０及び４５のキャリー信号出力端子が接続され
る。ｉ桁目に備わる加算器３の和出力端子３ａは、全加
算器４の入力側に接続され、加算器３のキャリー信号出
力端子３ｂ及び３ｃは、ｉ＋１桁目及びｉ＋２桁目に備
わる全加算器３Ｉ及び３６に接続される。全加算器４の
入力側には１１桁目及びｉ−２桁目に備わる加算器４１
及び４６のキャリー信号出力端子が接続され、ｉ桁目に
備わる全加算器４の和出力端子４ａ及びキャリー信号出
力端子４ｂは、キャリー信号の伝搬を高速に処理する公
知のＣＬＡ又はＣ５Ａ３に接続される。
上記のような構成である本発明の並列乗算器において、
ｉ桁目の１段目に備わる加算器１及び２にて、それぞれ
パラレルに供給される７ビツトずつの加算処理か実行さ
れ計１４ビットが処理される。加算器１は、加算した結
果である和Ｓｌを、加算器２は同じく和Ｓ２をそれぞれ
ｉ桁目の２段目に備わる加算器３へ送出する。又、加算
器ｌは１桁上位のｉ＋１桁日ぺ繰り上がる１ビツトにて
あり、１段目に備えられる、７ビツトを処理する、２個
の加算器ｌ及び２と、２段目に備えられる、７ビツトを
処理する、１個の加算器３と、３段目に備えられる１個
の全加算器４と、４段目に備えられるキャリールックア
ヘッド（以下ＣＬ Ａと略す）又はキャリーセレクトア
ダー（以下Ｃ９Ａと略す）５とを備えている。
ｉ桁目の１段目に備わる加算器１及び２にて、それぞれ
パラレルに供給される７ビツトずつの加算処理か実行さ
れ計１４ビットが処理される。加算器１は、加算した結
果である和Ｓｌを、加算器２は同じく和Ｓ２をそれぞれ
ｉ桁目の２段目に備わる加算器３へ送出する。又、加算
器ｌは１桁上位のｉ＋１桁日ぺ繰り上がる１ビツトにて
あり、１段目に備えられる、７ビツトを処理する、２個
の加算器ｌ及び２と、２段目に備えられる、７ビツトを
処理する、１個の加算器３と、３段目に備えられる１個
の全加算器４と、４段目に備えられるキャリールックア
ヘッド（以下ＣＬ Ａと略す）又はキャリーセレクトア
ダー（以下Ｃ９Ａと略す）５とを備えている。
ｉ桁目の１段目に備えられる、前述した７ビツトのデー
タ用加算器１及び２の和出力端子１ａ及び２ａは、２段
目に備えられる、加算器１及び２と同一の構成と機能と
を有する加算器３の入力側に接続され、ｉ＋１にて示さ
れる１桁上位への加算器ｌ及び２の繰り上げ信号出力端
子１ｂ、２ｂは、ｉ＋１桁目に設けられる２段目の加算
器３０の入力側へ接続される。ｉ＋２にて示される２桁
上位への繰り上げ信号出力端子１ｃ、２ｃは、ｉ＋２桁
目に設けられる２段目の加算器３５の入力側へ接続され
る。２段目に備わる加算器３の入力側には、前記１５ビ
ツトの残り１ビツトが供給されるとともにｉ−１桁目及
びｉ−２桁目の部分積を加算するなるキャリー信号Ｃ１
ａと、２桁上位のｉ＋２桁目へ繰り上がる１ビツトにて
なるキャリー信号Ｃ２ａとをｉ＋１桁目及びｉ＋２桁目
の２段目に備わる加算器３０及び３５へそれぞれ送出し
、同様に加算器２もキャリー信号Ｃ，１ｂ及びＣ２ｂを
前記上位の２段目の加算器３０及び３５へ送出する。
タ用加算器１及び２の和出力端子１ａ及び２ａは、２段
目に備えられる、加算器１及び２と同一の構成と機能と
を有する加算器３の入力側に接続され、ｉ＋１にて示さ
れる１桁上位への加算器ｌ及び２の繰り上げ信号出力端
子１ｂ、２ｂは、ｉ＋１桁目に設けられる２段目の加算
器３０の入力側へ接続される。ｉ＋２にて示される２桁
上位への繰り上げ信号出力端子１ｃ、２ｃは、ｉ＋２桁
目に設けられる２段目の加算器３５の入力側へ接続され
る。２段目に備わる加算器３の入力側には、前記１５ビ
ツトの残り１ビツトが供給されるとともにｉ−１桁目及
びｉ−２桁目の部分積を加算するなるキャリー信号Ｃ１
ａと、２桁上位のｉ＋２桁目へ繰り上がる１ビツトにて
なるキャリー信号Ｃ２ａとをｉ＋１桁目及びｉ＋２桁目
の２段目に備わる加算器３０及び３５へそれぞれ送出し
、同様に加算器２もキャリー信号Ｃ，１ｂ及びＣ２ｂを
前記上位の２段目の加算器３０及び３５へ送出する。
ｉ桁目の２段目に備わる加算器３には、前述した１５ビ
ツトからなる部分積の内処理されていない残りの１ビツ
トと、前述した加算器ｌ及び２が送出する和Ｓｌ及びＳ
２の各１ビツトずっと、１１桁目及びｉ−２桁目の１段
目に設けられる加算器４０及び４５が送出するキャリー
信号Ｃ１ａ’、Ｃ１ｂ’、Ｃ２ａ’、Ｃ２ｂ’の各１ビ
ツトずつの計７ビツトがパラレルに供給されるので、こ
れらのデータは、７ビツトの加算器１個で処理できる。
ツトからなる部分積の内処理されていない残りの１ビツ
トと、前述した加算器ｌ及び２が送出する和Ｓｌ及びＳ
２の各１ビツトずっと、１１桁目及びｉ−２桁目の１段
目に設けられる加算器４０及び４５が送出するキャリー
信号Ｃ１ａ’、Ｃ１ｂ’、Ｃ２ａ’、Ｃ２ｂ’の各１ビ
ツトずつの計７ビツトがパラレルに供給されるので、こ
れらのデータは、７ビツトの加算器１個で処理できる。
よって加算器３はこれらデータの加算を行ない和Ｓ３を
次段の全加算器４へ送出するとともに、ｉ＋１桁目及び
ｉ＋２桁目の３段目に備わる全加算器３１及び３６へキ
ャリー信号Ｃ３ｄ及びＣ，３ｅを送出する。次段に供給
されるデータは、加算器３が送出する和Ｓ３の１ビツト
と、ｉ−１桁目及びｉ−２桁目の２段目に備わる加算器
４Ｉ及び４６が送出する１ビツトずつのキャリー信号Ｃ
３ｄ’及びＣ３ｅ°であることより、供給されるビット
数は計３ビットとなり、これらのデータは全加算器１個
にて処理できる。よってｉ桁目に備わる全加算器４は、
処理結果である和Ｓとキャリー信号Ｃを次段の例えばＣ
Ｌ Ａ ５に送出する。ＣＬＡ５は、下位桁からのキャ
リー信号の伝搬を高速に行ない最終の加算値Ｆを送出す
る。
次段の全加算器４へ送出するとともに、ｉ＋１桁目及び
ｉ＋２桁目の３段目に備わる全加算器３１及び３６へキ
ャリー信号Ｃ３ｄ及びＣ，３ｅを送出する。次段に供給
されるデータは、加算器３が送出する和Ｓ３の１ビツト
と、ｉ−１桁目及びｉ−２桁目の２段目に備わる加算器
４Ｉ及び４６が送出する１ビツトずつのキャリー信号Ｃ
３ｄ’及びＣ３ｅ°であることより、供給されるビット
数は計３ビットとなり、これらのデータは全加算器１個
にて処理できる。よってｉ桁目に備わる全加算器４は、
処理結果である和Ｓとキャリー信号Ｃを次段の例えばＣ
Ｌ Ａ ５に送出する。ＣＬＡ５は、下位桁からのキャ
リー信号の伝搬を高速に行ない最終の加算値Ｆを送出す
る。
このように、■５ビットの部分積加算が３段に設けた加
算器と１つのＣＬＡ又はＣＳＡによって実現できるので
、従来例に比べ回路規模が小さくかつ高速な計算が可能
となる。
算器と１つのＣＬＡ又はＣＳＡによって実現できるので
、従来例に比べ回路規模が小さくかつ高速な計算が可能
となる。
」二連の説明は、部分積が１５ビツトの場合だが、第１
表に示す部分積が４ビツトからなる場合を例にとり第１
図に示す加算器の説明をする。
表に示す部分積が４ビツトからなる場合を例にとり第１
図に示す加算器の説明をする。
第１表は、Ｘ４Ｘ３Ｘ２Ｘ、の４ビツトからなる被乗数
とＹ、Ｙ３Ｙ２Ｙ、の４ビツトからなる乗数との乗算を
行った場合を示している。
とＹ、Ｙ３Ｙ２Ｙ、の４ビツトからなる乗数との乗算を
行った場合を示している。
例えばｉ桁目の部分積Ｉ Ｘ、Ｙ、は端子Ｐ、に供給
され、部分積２Ｘ３Ｙ２は端子Ｐ２に供給される。
され、部分積２Ｘ３Ｙ２は端子Ｐ２に供給される。
他の部分積３．４についても同様に端子Ｐ３、））４に
供給され加算が行なわれ、加算結果は全加算器４から出
力される。
供給され加算が行なわれ、加算結果は全加算器４から出
力される。
第 １ 表
４Ｘ３
→−）Ｙ４Ｙ、。
Ｘ、Ｙ、 ｌＸ、、Ｙ
ＩＸ４Ｙ２１ Ｘ、、Ｙ、１Ｘ２Ｙ、ｌＸ４Ｙ、１Ｘ３
Ｙ３１ Ｘ２Ｙ３１Ｘ、Ｙ３十） Ｘ４Ｙ４ Ｘ３Ｙ
４１Ｘ２Ｙ４１ ＸＩＹ４Ｘ２ ＸＩ ２ Ｙ Ｘ、Ｙ、 Ｘ、Ｙ ＩＹ２ Ｑ、 Ｑ１０．Ｉ Ｑ、ｌ Ｃ４１Ｃ３１Ｑ、
Ｑ被乗数 乗数 部分積１ 部分積２ 部分積３ 部分積４ 積 第３図はｉ桁目の部分積り月９ビットからなる場合を示
しており、図示していないが、ｉ桁目より」三位及び下
位には同じ構成及び機能を備えた回路が設（Ｊられてい
る。
Ｙ３１ Ｘ２Ｙ３１Ｘ、Ｙ３十） Ｘ４Ｙ４ Ｘ３Ｙ
４１Ｘ２Ｙ４１ ＸＩＹ４Ｘ２ ＸＩ ２ Ｙ Ｘ、Ｙ、 Ｘ、Ｙ ＩＹ２ Ｑ、 Ｑ１０．Ｉ Ｑ、ｌ Ｃ４１Ｃ３１Ｑ、
Ｑ被乗数 乗数 部分積１ 部分積２ 部分積３ 部分積４ 積 第３図はｉ桁目の部分積り月９ビットからなる場合を示
しており、図示していないが、ｉ桁目より」三位及び下
位には同じ構成及び機能を備えた回路が設（Ｊられてい
る。
１段目にはパラ１ノルに供給される７ビツトの信号を処
理する２個の加算器１゛及び２°と、パラレルに供給さ
れる５ビツトの信号を処理する１個の加算器６が備えら
れ、２段目には同様に７ビツトを処理する加算器３°が
１個備えられ、３段目には同様に５ビツトを処理する加
算器７が１個備えられ、４段目には全加算器４゛が備え
られ、５段目にはＣＬＡ又はＣ５Ａ３が備えられている
。
理する２個の加算器１゛及び２°と、パラレルに供給さ
れる５ビツトの信号を処理する１個の加算器６が備えら
れ、２段目には同様に７ビツトを処理する加算器３°が
１個備えられ、３段目には同様に５ビツトを処理する加
算器７が１個備えられ、４段目には全加算器４゛が備え
られ、５段目にはＣＬＡ又はＣ５Ａ３が備えられている
。
本実施例も前述した実施例と基本的に同じ構成を成すも
ので、部分積のビット数が増えたことで、１段目及び３
段目に５ビツトの加算器６及び７を追加したものである
。
ので、部分積のビット数が増えたことで、１段目及び３
段目に５ビツトの加算器６及び７を追加したものである
。
１段目に備わる７ビツトの信号を処理する加算器１′及
び２′並びに５ビツトの信号を処理する加算器６が送出
する１ビツトにてなる和Ｓビ、Ｓ２“及びＳ６と、本桁
より１桁及び２桁下位の１段目に設けられる不図示の加
算器が送出するそれぞれ１ビツトにてなるキャリー信号
Ｃ１ａ”、Ｃ１ｂ”、０２ａ”及びＣ２ｂ”とがｉ桁目
の２段目に備わる７ビツトの信号を処理する加算器３゛
に送出される。尚、２段目には、前述したキャリー信号
ＣＩａ″Ｃ１ｂ”、Ｃ２ａ”、Ｃ２ｂ”の他に、前記キ
ャリー信号Ｃ１ａ”等を送出する前記加算器よりキャリ
ー信号Ｃ６ａ”及びＣ６ｂ’が送出されるが、加算器３
′が７ビツト処理のためキャリー信号Ｃ６ａ′及びＣ６
ｂ’は、１桁目の３段目に設けられる加算器７に送出さ
れる。尚、ｉ桁目より下位桁に備わる１段目の加算器が
１桁目の３段目に備イつる加算器へ送出するキャリー信
号は、上述ではｉ桁目より１桁下位に備わる加算器から
のキャリー信号Ｃ６ａ゛とｉ桁目より２桁下位に備わる
加算器からのキャリー信号Ｃ６ｂ’としたがこれに限る
ことはなく、前記キャリー信号Ｃｌａ”、Ｃ１ｂ”等を
任意に組み合わずことができる。そしてｉ桁目の２段目
に備わる加算器３゛は、ｌビットにてなる和Ｓ３’をｉ
桁目の３段目に設けられる加算器７へ送出するとともに
、木桁より１桁及び２桁上位の３段目に備えられる不図
示の加算器へキャリー信号Ｃ３°ａ及びＣ３°ｂを送出
する。
び２′並びに５ビツトの信号を処理する加算器６が送出
する１ビツトにてなる和Ｓビ、Ｓ２“及びＳ６と、本桁
より１桁及び２桁下位の１段目に設けられる不図示の加
算器が送出するそれぞれ１ビツトにてなるキャリー信号
Ｃ１ａ”、Ｃ１ｂ”、０２ａ”及びＣ２ｂ”とがｉ桁目
の２段目に備わる７ビツトの信号を処理する加算器３゛
に送出される。尚、２段目には、前述したキャリー信号
ＣＩａ″Ｃ１ｂ”、Ｃ２ａ”、Ｃ２ｂ”の他に、前記キ
ャリー信号Ｃ１ａ”等を送出する前記加算器よりキャリ
ー信号Ｃ６ａ”及びＣ６ｂ’が送出されるが、加算器３
′が７ビツト処理のためキャリー信号Ｃ６ａ′及びＣ６
ｂ’は、１桁目の３段目に設けられる加算器７に送出さ
れる。尚、ｉ桁目より下位桁に備わる１段目の加算器が
１桁目の３段目に備イつる加算器へ送出するキャリー信
号は、上述ではｉ桁目より１桁下位に備わる加算器から
のキャリー信号Ｃ６ａ゛とｉ桁目より２桁下位に備わる
加算器からのキャリー信号Ｃ６ｂ’としたがこれに限る
ことはなく、前記キャリー信号Ｃｌａ”、Ｃ１ｂ”等を
任意に組み合わずことができる。そしてｉ桁目の２段目
に備わる加算器３゛は、ｌビットにてなる和Ｓ３’をｉ
桁目の３段目に設けられる加算器７へ送出するとともに
、木桁より１桁及び２桁上位の３段目に備えられる不図
示の加算器へキャリー信号Ｃ３°ａ及びＣ３°ｂを送出
する。
よってｉ桁目の３段目に備わる加算器７には前述のキャ
リー信号Ｃ６ａ’、Ｃ６ｂ’と、前記和Ｓ３”と、本桁
より１桁及び２桁下位の２段目に備えられる不図示の加
算器が送出するキャリー信号Ｃ３°ａ°及びＣ３°ｂ′
とがそれぞれ１ビツトずつ計５ビットの信号がパラレル
に供給される。そして加算器７は、供給される信号の加
算を行ない和Ｓ７をｉ桁目の４段目に設けられる全加算
値４゛へ送出する。
リー信号Ｃ６ａ’、Ｃ６ｂ’と、前記和Ｓ３”と、本桁
より１桁及び２桁下位の２段目に備えられる不図示の加
算器が送出するキャリー信号Ｃ３°ａ°及びＣ３°ｂ′
とがそれぞれ１ビツトずつ計５ビットの信号がパラレル
に供給される。そして加算器７は、供給される信号の加
算を行ない和Ｓ７をｉ桁目の４段目に設けられる全加算
値４゛へ送出する。
全加算器４°には、前記和Ｓ７と、本桁より１桁及び２
桁下位の３段目に備えられる不図示の加算器が送出する
キャリー信号Ｃ７ａ’及びＣ７ｂ゛とがそれぞれｌビッ
トずつ計３ビットの信号力、くパラレルに供給され、全
加算器４′は供給された信号の加算を行ない和Ｓとキャ
リー信号Ｃを例えばＣＬＡ５に送出し、ＣＬＡ５は加算
処理を実行し最終の加算値Ｆを送出する。
桁下位の３段目に備えられる不図示の加算器が送出する
キャリー信号Ｃ７ａ’及びＣ７ｂ゛とがそれぞれｌビッ
トずつ計３ビットの信号力、くパラレルに供給され、全
加算器４′は供給された信号の加算を行ない和Ｓとキャ
リー信号Ｃを例えばＣＬＡ５に送出し、ＣＬＡ５は加算
処理を実行し最終の加算値Ｆを送出する。
このように部分積が１９ビツトからなる場合でも、４段
の加算器と１つのＣＬＡ又はＣＳＡによって部分積加算
が実現でき回路規模が小さくかつ高速な計算が可能とな
る。
の加算器と１つのＣＬＡ又はＣＳＡによって部分積加算
が実現でき回路規模が小さくかつ高速な計算が可能とな
る。
尚、−船釣に部分積がＮビットからなり７ビツの信号し
か処理できない全加算器のみにより加算回路を構成する
のではなく、４ビツト以上の信号を処理できる加算器を
用いたことにより、加算回路を構成する段数が少なくな
る。よって回路を構成する規模が小さくなるとともに、
加算計算を高速に行なうができる。
か処理できない全加算器のみにより加算回路を構成する
のではなく、４ビツト以上の信号を処理できる加算器を
用いたことにより、加算回路を構成する段数が少なくな
る。よって回路を構成する規模が小さくなるとともに、
加算計算を高速に行なうができる。
第１図（ａ）及び第１図（ｂ）は、本発明の一実施例を
示すブロック図、第２図は、本発明の並列乗算器に使用
する加算器の構成を示す図、第３図は、本発明の他の実
施例を示すブロック図、第４図は、従来の部分積加算を
行なう回路のブロック図である。 １ないし３・・・加算器、 ４・・・全加算器、 ５ ・ＣＬ Ａ又はＣ８Ａ。
示すブロック図、第２図は、本発明の並列乗算器に使用
する加算器の構成を示す図、第３図は、本発明の他の実
施例を示すブロック図、第４図は、従来の部分積加算を
行なう回路のブロック図である。 １ないし３・・・加算器、 ４・・・全加算器、 ５ ・ＣＬ Ａ又はＣ８Ａ。
Claims (1)
- （１）加算器をトリー構造となるよう接続し、さらに終
段の加算器が送出する加算結果とキャリー信号とを加算
する１個の全加算器を備えた乗算器であって、トリー構
造をなす前記加算器は４以上のデータ入力端子を有する
ことを特徴とする並列乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23728588A JPH0283729A (ja) | 1988-09-21 | 1988-09-21 | 並列乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23728588A JPH0283729A (ja) | 1988-09-21 | 1988-09-21 | 並列乗算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0283729A true JPH0283729A (ja) | 1990-03-23 |
Family
ID=17013120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23728588A Pending JPH0283729A (ja) | 1988-09-21 | 1988-09-21 | 並列乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0283729A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08139613A (ja) * | 1994-11-15 | 1996-05-31 | Nec Corp | 符号一致検出方式 |
-
1988
- 1988-09-21 JP JP23728588A patent/JPH0283729A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08139613A (ja) * | 1994-11-15 | 1996-05-31 | Nec Corp | 符号一致検出方式 |
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