JPH0282533A

JPH0282533A - バイポーラ・トランジスタ

Info

Publication number: JPH0282533A
Application number: JP1205557A
Authority: JP
Inventors: Josef Winnerl; ヨーゼフ、ウインネルル; Xaver Guggenmos; クサーフアー、グゲンモス
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1988-08-16
Filing date: 1989-08-08
Publication date: 1990-03-23
Anticipated expiration: 2013-12-09
Also published as: EP0355501B1; EP0355501A3; JP2834485B2; EP0355501A2; US5148250A; DE58906972D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、ドープされた半導体基板を備える集積回路
の過電圧に対する保護素子としてのバイポーラ・トラン
ジスタに関するものである。

Ｃ従来の技術〕集積回路はその動作中の外にその組込み前にも過電圧に
さらされる。その場合ＭＯ３）ランジスタはその容量が
小さく、又ＭＯＳゲートの絶縁抵抗が高くて僅かな電荷
量でも高い電圧を示すことから特に危険が大きい、この
理由から特にＭＯ３回路と０Ｍ０３回路の場合、回路の
入力側と出力側の接続端が集積された保護構造により過
電圧に対して保護される。

集積保護構造の動作原理は、電圧■。、（給ｉｔ圧）又
はＶｓｉ（基準電位）に対するいわゆるクランプ素子と
呼ばれているものの低抵抗電流路を通して過電圧を打消
すことである。クランプ素子としてはダイオード、ＭＯ
Ｓ）ランジスタ、寄生バイポーラ・トランジスタ又はそ
の他の半導体デバイスが使用される。現在の技術では入
力側保護構造の製作に２つのクランプ素子がその間に挿
入された直列抵抗と共に必要である。この直流抵抗は第
２のクランプ素子の電流を制限し、この素子と共に１つ
の分圧回路を構成して発生した過電圧を非臨界値に制限
する。動作電圧値範囲内ではクランプ素子は高抵抗であ
り、過電圧に対しては低い微分抵抗を示さなければなら
ない、集積保護構造とクランプ素子は文献「巳Ｏ３／Ｅ
ＳＤ　Ｓｙａ＋ｐ、　Ｐｒｏｃ、１９８３」１９１ペー
ジおよびｒＥＯ３／ＥＳ　Ｄ　Ｓｙｍｐ、　Ｐｒｏｃ、
　１９８０　Ｊ　１７３ページに記載されている。ＭＯ
ＳならびにＣＭＯ３保護構造においてクランプ素子とし
て使用されたデバイスは、直接ｐｎ接合を通すかあるい
は寄生バイポーラ・トランジスタを通して基板電流を発
生し得る拡散区域が常に基板又は皿形領域内に存在して
いるという欠点を持つ、動作中発生した基板電流はＣＭ
Ｏ３回路中にラッチ・アップを解放し、安全に対する大
きな危険となる。上記の文献にはこの問題が避けられる
ＣＭＯＳ技術による保護構造は記載されていない。

ランチ・アップ効果を理解するため次の半導体構造、即
ち皿形半導体領域内に置かれた第１チヤネル型の電界効
果トランジスタの１つの接続端と、この領域の外で半導
体基板上に置かれた第２チヤネル型の電界効果トランジ
スタの１つの接続端との間に一般に４つの半導体層が導
電型を交替しながら順次に重ねられているものを出発点
とする。

この構造において最初に挙げたトランジスタの１つの接
続区域は第１半導体層、皿形半導体領域は第２半導体層
、半導体基板は第３半導体層、最後のトランジスタの１
つの接続区域は第４半導体層を形成する。この構成に基
づき１つの寄生バイポーラｐｎｐ　）ランジスタと１つ
のｎｐｎ　トランジスタが作られる。ｐｎｐ）ランジス
タのコレクタはｎｐｎトランジスタのベースに対応し、
ｐｎｐトランジスタのベースはｎｐｎトランジスタのコ
レクタに対応する。この構造はサイリスタと同様な４層
ダイオードｐｎｐｎを形成する。半導体基板が正バイア
スのとき第３と第４の半導体層の間のｐｎ接合は順方向
にバイアスされ、上記のトランジスタ接続端の間に電流
路が作られる。この電流路はこの４層構造内部の寄生的
なサイリスタ作用に帰せられるものである。この場合こ
の電流路は集積回路を熱的に過負荷し、進んでは集積回
路の破壊に導くものである。

〔発明が解決しようとする課題〕

この発明の課題は、バイポーラ・トランジスタを保護素
子としてできるだけ簡単な保護構造を実現し、それによ
って集積回路を入力端と出力端において過電圧に対して
保護し、その際ラッチ・アップを起こす基板ｍｓが発生
しないようにすることにある。

〔課題を解決するための手段〕

この課題は特許請求の範囲の請求項１に特徴として挙げ
た構成とすることによって達成される。

特許請求の範囲の請求項２ないし８にはこの発明の有利
な実施態様と展開が示されている。

〔発明の効果〕

この発明によって達成される利点は、入力側保護構造の
実現に対して１つの半導体デバイスだけを必要とするこ
とである。このデバイスはＭＯＳ又はＣＭＯＳ技術の外
にバイポーラ・ＣＭＯ３複合技術に使用することができ
る。又この半導体デバイスは別の半導体技術においても
使用可能であり、集積回路を正と負の過電圧に対して保
護する。

〔実施例〕

この発明の３つの実施例とその実現法を第１図ないし第
６図に示し、以下それについて詳細に説明する。

第７図に従来使用されているクランプ素子の構成を示す
、この素子はダイオードＤＩとバイポーラ・トランジス
タＢ１から成る。この種の素子の２つが、第１素子の入
力端ＥＩＮと第２素子の入力端の間に挿入された抵抗と
共に入力側保護構造を構成する。保護すべき入力又は出
力導線は適当な個所で切断され、抵抗はその両方の接続
端をもって切断された入力又は出力導線に接続される。

始めに述べたようにこの抵抗は第２クランプ素子の電流
を限定するもので、この素子と共に１つの分圧回路を形
成して発生する過電圧を非臨界値に限定する。クランプ
素子はｐ型ドープ基板Ｐ□。

内部に構成され、その第１１７”型ドープ接続端Ｐ１が
基準電位ＶＳＳに結ばれる０回路記号で示されているダ
イオードＤ１は入力又は出力導線を負の過電圧に対して
保護する。そのためダイオードＤＩの陰極側はｐ型ドー
プ基板ＰＳｕｂ内部の第２ｎ’型ドープ接続端Ｎｌにな
っているのに対して、その陽極接続端としてはｐ型ドー
プ基板Ｐ□、が利用される。第７図には更にｎ導電型皿
形半導体領域Ｎ８が半導体基板Ｐ□、内部に示されてい
る。

この領域は第３のｎ゛型Ｖブ接続端Ｎ２を通して給電電
圧Ｖ。Ｄに接続される。ｎ１Ｅｔ型皿形半導体碩域Ｎ−
にはこの外にｐ゛型にドープされた第４の接続端Ｐ２が
あり、この接続端Ｐ２はｐ型ドープ半導体基板ＰＳｕｂ
内のｎ導電型皿形半導体領域Ｎ。と共に１つのバイポー
ラ・ｐｎｐ　）ランジスタＢ１を構成する。このトラン
ジスタＢ１は正の過電圧に際して作用し、この過電圧を
半導体基板ＰＳｕｂを通して排出する。このバイポーラ
・ｐｎｐトランジスタＰ１もダイオードＤｌと同様に回
路記号で示されている。ダイオードＤＩとバイポーラ・
トランジスタＰＩはいずれも一方の側即ちＤｌでは第２
接続端Ｎ１を通し、Ｂ１では第４接続＠Ｐ２を通してク
ランプ素子の共通入力端ＥＩＮに結ばれている。ここで
使用されている両デバイスには常に拡散区域が半導体基
板Ｐｓｕｂ内又は皿形半導体領域Ｎ。内に存在し、直接
ｐｎ接合を通すか寄生バイポーラ・トランジスタを通し
て基板電流発生の可能性があるという欠点をもっ６動作
中発生した基板電流は冒頭に述べたようにＣＭＯＳ回路
中にラッチ・アップを起こし、集積回路に対して大きな
危険となるものである。

第１図にこの発明に従って接続されたクランプ素子とし
てのバイポーラ・トランジスタＢ２を示す、第２図の断
面図から分かるようにこのバイポーラ・トランジスタは
ｐ型ドープ半導体基板Ｐ　ｌｕｈに対して絶縁されてい
る。絶縁されたｎｐｎバイポーラ・トランジスタＢ２の
エミッタＥは人力又は出力端Ｅ／Ａと結ばれ、ベースＢ
は基準電位（ｎｐｎトランジスタの場合Ｖｓｓ）に置か
れる。トランジスタＢ２のコレクタＣはこの場合正の給
電電圧■、に接続すると有利である。バイポーラｎｐｎ
トランジスタＢ２がｐ導電型半導体基板Ｐ、□内に挿入
されている情況を第２図に示す、ここでもバイポーラ・
トランジスタＢ２はコレクタ接続端Ｃ、ヘース接続端Ｂ
およびエミッタ接続端Ｅを含む回路記号で示されている
。ｎ型にドープされｐ導電型半導体基板Ｐ　Ｓｕｂ内部
に挿入された第１皿形半導体碩域Ｎ、、は、ｐ型ドープ
半導体基板と共に絶縁性のｐｎ接合を構成する。この第
１皿形半導体領域Ｎ、４１内部にはｐ型にドープされた
第２皿形半導体領域Ｐｔｉ、が設けられ、バイポーラｎ
ｐｎトランジスタＢ２のベース接続端Ｂを形成する。

最後にエミッタ接続端Ｅが第２皿形半導体領域Ｐ＠１内
のｎ０型ドープ接続端Ｎ３の上にとりつけられる。

次にクランプ素子として加えられたバイポーラｎｐｎト
ランジスタＢ２の動作中の機能について説明する＊Ｐｎ
Ｐバイポーラ・トランジスタの場合電圧の極性をそれぞ
れ交換しなければならない。

入力又は出力導線Ｅ／Ａの電圧従ってエミフタＥにおい
ての電圧が基準電位ＶＳＸより負になると、バイポーラ
・トランジスタＢ２は順方向動作となりエミッタ電流が
コレクタ電流として流れる。この場合ｐ型ドープ半導体
基板Ｐ□、はｎ導電型皿形半導体領域Ｎｗ＋　７！：　
Ｐ　ｉ４電型半導体基板Ｐ、。の間のｐｎ接合によって
電気絶縁されているので、基板電流は流れない０皿形半
導体闘域Ｎｗｌのコレクタ通路抵抗においての電圧降下
に基づき、バイポーラ・ｎｐｎｌ−ランジスタが飽和状
態にまで駆動されたときに始めて基板電流分が発生する
。このことはトランジスタ諸量の適当な選定によって避
けることができる。これに反してバイポーラｎｐｎｈラ
ンジスタＢ２のエミッタにおいての電圧、従って保護す
べき集積回路の入力又は出力端已／Ａにおいての電圧が
ベース接続端Ｂの電位よりも正従って基準電位ＶＳＳよ
り正になると、エミッタ・ベース降伏電圧値に達したと
き始めて電流が流れる。このエミッタ電流はベース接続
端Ｂを通して流れ出し、その際ベース自体はｎ導電型皿
形半導体領域Ｎ、１１によって基板から絶縁されている
。

ｐ導電型半導体領域Ｐ。１内部のベース通路抵抗におい
ての電圧降下が給電電圧ｖ０゜よりも大きくなったとき
始めて、ベース接続端Ｂ、コレクタ接続端Ｃおよびｐ型
ドープ半導体基板ＰＳｕｂの間に存在する寄生バイポー
ラ・トランジスタが導通し基板１ｉｆＬが成立する。エ
ミッタ・ベース降伏電圧は原則として給電電圧Ｖｌｌ１
１より僅かに大きいだけであるから、保護効果の成立に
対しては最適値に置かれる。バイポーラ・トランジスタ
Ｂ２の組込みによりバイポーラ・トランジスタＢ２が飽
和にまで駆動されない限り基板電流が流れることはない
。

従ってトランジスタ諸量の適当な選定によりラッチ・ア
ップが避けられる。更にｎｐｎバイポーラ・トランジス
タＢ２はクランプ素子として正と負の過電圧に対して保
護し、その際両方向の保護作用は動作電圧範囲のすぐ外
側で開始される。＆ｌｌ込まれていないかあるいは接続
されていない状態では個々のクランプ素子が正と負の過
電圧ならびに正と負の給電電圧接続端（■。。又はＶ。

）に対して保護する。この場合保護作用は動作中許され
ている電圧のすぐ上の電圧値において開始される。

第１図と第２図に示したクランプ素子に対して上記の利
点を保持しながら保護作用を更に改善する第３図ないし
第５図に示した変更が可能である。

第３図にこの発明によるバイポーラ・トランジスタの接
続の第１の変更を示す、ここではｎｐｎバイポーラ・ト
ランジスタＢ３が２つのエミッタＥ、とＥｘ、ベース接
続端Ｂならびにコレクタ接続端Ｃを備える。ベース接続
端Ｂ、コレクタ接続端Ｃおよび第１エミッタ接続端Ｅ１
に関してのｎρｎバイポーラ・トランジスタＢ３の接続
は、第１図においてのｎｐｎバイポーラ・トランジスタ
Ｂ！の接続にｌ１４１２したものであって第１図と同じ
符号がここでも使用されている。しかしｎｐｎバイポー
ラ・トランジスタＢ３は第２のエミッタを置載Ｅ２分だ
け拡張され、両エミッタＥ、とＥ、の間に追加されたＭ
ＯＳゲートによってＭＯＳ）ランジスタＭＯ３が形成さ
れている。第１図から分かるように第２エミッタ領域Ｅ
ｔ　とベース接続端Ｂは基準電位Ｖ。に結ばれ、ゲート
は保護すべき入力又は出力ｍＥ／Ａに結ばれる。人力又
は出力端Ｅ／Ａの電圧がＭＯＳ）ランジスタのカットオ
フ電圧値に達するとこのトランジスタが導通し、ＭＯＳ
トランジスタのソース接続端とドレン接続端を通して横
方向電流が流れる。カットオフ電圧値以下であるゲート
電圧も両エミッタＥｌ、Ｅｔ間の降伏に導いて保護機能
を遂行する。第４図に示したｎｐｎバイポーラ・トラン
ジスタＢ３の構成は、多くの部分が第２図のバイポーラ
・トランジスタＢ３のそれに対応するからここでも同じ
記号が使用されている。しかしｐ導電型皿形半導体領域
Ｐ。、の内部では第２図と異なり２つのｎ°型ドープ半
導体接続端Ｎ４とＮ５が挿入され、それぞれｎｐｎバイ
ポーラ・トランジスタＢ３のエミッタ接続端Ｅ＋、Ｅｔ
の一方を形成する。

エミッタＥ、とＥ、の間にＭＯＳゲートＧが追加される
ことにより、第１エミンタ接続端、ベース接続端Ｂおよ
び第２エミッタ接続端の間に形成された横方向バイポー
ラ・トランジスタに並列にＭＯＳ）ランジスタが形成さ
れる。第３図と第４図に示されたクランプ素子の機能は
第１図又は第２図に示されたものの機能に対応する。保
護される入力又は出力端Ｅ／Ａに加えられた電圧が基準
電位ＶＳＳより正であるときは、発生したベース電流が
ｐ型ドープされた半導体領域Ｐ１内部のベース通路抵抗
に電位降下を生じ、この電圧が第１エミッタ接続端Ｅ、
とベース接続端Ｂ又は第２エミッタ接続端Ｅ２の間の電
圧を高める０両エミッタＥ１．８２間の電圧はこれらの
エミッタ間に付加的な降伏効果（パンチ・スルー）が生
ずるまで上昇する。＠、流の大部分は第２エミッタＥ２
を通して基準電位ＶＳＳに向かって流れる。この効果は
クランプ素子の微分抵抗を低下させ保護作用を改善する
。入力又は出力端Ｅ／Ａにおける正の過電圧に対しては
ＭＯ３電界効果トランジスタＭＯ３がバイポーラ・トラ
ンジスタＢ３と共に投入され、それを通して負の給電電
圧ＶＳＳに向かっての過電圧の流れ去りが可能となる。

負の過電圧に対しては第３図の回路においてそこに示さ
れているバイポーラ・トランジスタＢ３が専ら使用され
る。

第５図にこの発明によるクランプ素子としてのバイポー
ラ・トランジスタの採用の第２変形を示す。冒頭に述べ
たように保護構造には多くの場合電流制限のため抵抗が
組込まれる。この抵抗はポリシリコン通路か拡散通路と
して実現する。ポリシリコン通路は電気的に絶縁されて
いるという利点があるが（基板電流が流れない）、熱絶
縁のため軽負荷に限定される。従来のＣＭＯ３技術によ
る拡散抵抗にはいくらか基板ｉｉ流が流れる。第５図に
よればｎｐｎバイポーラ・トランジスタＢ４のベース接
続端Ｂは基準電位■。に、同じトランジスタのコレクタ
接続端Ｃは給ｗｉｔ圧■。。に接続され、第１図のよう
な１つのエミッタ接続端の代わりに２つのエミッタ接続
端Ｅ＋′、Ｅ８′が設けられる。拡散抵抗Ｒは第５図に
示すように両方のエミッタ接続端Ｅ、′、Ｅｘ’の間に
拡がるように設けられている。更に抵抗Ｒは保護する入
力又は出力導線Ｅ／Ａに接続され、装置全体が従来の技
術では２つのクランプ素子とその間に接続された抵抗Ｒ
によって達成される保護機能を遂行する。

このことは第６図の構成によって明瞭に示されている。

ここには抵抗Ｒが集積されているｎｐｎバイポーラ・ト
ランジスタＢ４の構成が再現されている。ｐ型ドープ半
導体基板Ｐ□、の内部にはｎ導電型皿形半導体領域Ｎ。

１が挿入され、コレクタ接続端Ｃを形成する。この領域
Ｎｗ＋の内部には第２のｐ導電型半導体領域ＰＷＩが設
けられ、ｎｐｎバイポーラ・トランジスタＢ４のベース
接続端Ｂとなる。更にこの領域の内部には別の皿形半導
体領域Ｎ。が設けられる。この領域はｎ°型にドープさ
れ、その両端にはそれぞれエミッタ接続端Ｅ、Ｅ：′の
１つが設けられる。既に第５図に示したようにｎｐｎバ
イポーラ・トランジスタＢ４は抵抗Ｒと共に２つのクラ
ンプ素子と１つの拡散通路抵抗を含む保護構造の機能を
遂行する。この場合第１クランプ素子は第１エミッタＥ
１゛、ベース接続端Ｂおよびコレクタ接続端Ｃの間の半
導体構造によって形成され、第２クランプ素子は第２エ
ミッタ接続端Ｅ２′、ベース接続端Ｂおよびコレクタ接
続端Ｃの間の半導体構造によって形成される。一方拡散
通路抵抗は第１と第２のエミッタ接続端Ｅ＋’、Ｅｘ′
の間に作られている。

この発明は皿形領域の導電型（ｎ型又はＰ型皿影領域、
ｎｐｎ又はｐｎｐ）ランジスタ）に関係無く、又バイポ
ーラ・トランジスタの型式（例えばイオン注入されたバ
イポーラ・トランジスタ又はポリ・エミッタ・バイポー
ラ・トランジスタ）に関係無く総ての絶縁されたバイポ
ーラ・トランジスタを使用するバイポーラＣＭＯ３技術
に通用されるものである。

【図面の簡単な説明】

第１図と第２図はこの発明によるバイポーラ・トランジ
スタの接続とその構成を示し、第３図と第４図は第１図
と第２図のバイポーラ・トランジスタの第１の変形、第
５図と第６図は同じく第２の変形を示し、第７図は従来
のクランプ素子の構成を示す。Ｐ　ｓｕｂ・・・ｐ型ドープ半導体基板Ｂ！・・・クラ
ンプ素子としてのバイポーラ・トランＮ、１・・・第１
ｎ導電型皿形半導体領域Ｐｉｌｌ・・・第１ｐ導電型皿
形半導体領域Ｎ、・・・ｎ導電型半導体接続端Ｅ、ＢＳＣ・・・エミッタ、ベースおよびコレクタ接続
端ジスタＦＩＧＩＦＩｏ　３Ｉ０５ＦＩｏ　２ＦＩｏ４Ｉ０６ＩＧ７

Claims

【特許請求の範囲】１）ドープされた半導体基板（Ｐ＿Ｓ＿Ｕ＿Ｄ）を備え
る集積回路の過電圧保護素子としてのバイポーラ・トラ
ンジスタにおいて、バイポーラ・トランジスタ（Ｂ２）
のベース接続端（Ｂ）が第１電圧（Ｖ＿Ｓ＿Ｓ）に、バ
イポーラ・トランジスタ（Ｂ２）のコレクタ接続端（Ｃ
）が第２電圧（Ｖ＿Ｄ＿Ｄ）に、そのエミッタ接続端（
Ｅ）が集積回路の入力又は出力端（Ｅ／Ａ）に結ばれて
いること、バイポーラ・トランジスタ（Ｂ２）が集積回
路に対して絶縁して設けられていることを特徴とするバ
イポーラ・トランジスタ。２）第１導電型にドープされた半導体基板（Ｐ＿Ｓ＿Ｕ
＿Ｄ）内にコレクタ接続端（Ｃ）のための第２導電型皿
形半導体領域（Ｎ＿Ｗ＿１）が設けられ、この領域がバ
イポーラ・トランジスタと集積回路の間の絶縁を形成す
ること、第２導電型皿形半導体領域（Ｎ＿Ｗ＿１）内に
別の第１導電型皿形半導体領域（Ｐ＿Ｗ＿１）がベース
接続端（Ｂ）のために設けられ、この第１導電型皿形半
導体領域（Ｐ＿Ｗ＿１）内に高濃度にドープされた第１
導電型の接続端（Ｎ３）がエミッタ接続端のために挿入
されていることを特徴とする請求項１記載のバイポーラ
・トランジスタ。３）バイポーラ・トランジスタが第１と第２のエミッタ
接続端（Ｅ＿１、Ｅ＿２）を備えていること、第１と第
２のエミッタ接続端の間にＭＯＳＦＥＴ（ＭＯＳ）が設
けられていること、ＭＯＳＦＥＴ（ＭＯＳ）の１つのゲ
ート接続端（Ｇ）と第１エミッタ接続端（Ｅ＿１）とが
集積回路の入又は出力端（Ｅ／Ａ）に結ばれ、第２エミ
ッタ接続端（Ｅ＿２）に第１電圧（Ｖ＿Ｓ＿Ｓ）が接続
されていることを特徴とする請求項１記載のバイポーラ
・トランジスタ。４）第１導電型にドープされた半導体基板（Ｐ＿Ｓ＿Ｕ
＿Ｄ）内に第２導電型の皿形半導体領域（Ｎ＿Ｗ＿１）
がコレクタ接続端（Ｃ）のために設けられ、この領域が
バイポーラ・トランジスタと集積回路の間の絶縁を形成
すること、第２導電型の皿形半導体領域（Ｎ＿Ｗ＿１）
内に第１導電型の別の皿形半導体領域（Ｐ＿Ｗ＿１）が
ベース接続端（Ｂ）のために設けられ、この半導体領域
（Ｐ＿Ｗ＿１）内に高濃度にドープされた２つの第２導
電型接続端（Ｎ４、Ｎ５）が第１と第２のエミッタ接続
端（Ｅ＿１、Ｅ＿２）のために挿入されていること、第
１と第２の接続端（Ｎ４、Ｎ５）の間でその上方にＭＯ
ＳＦＥＴのゲート接続端（Ｇ）が設けられていること、
ゲート接続端（Ｇ）が薄い絶縁層によって２つの接続端と別の皿形半導体領域（Ｐ＿Ｗ＿１）から
分離されていることを特徴とする請求項３記載のバイポ
ーラ・トランジスタ。５）バイポーラ・トランジスタが第１と第２のエミッタ
接続端（Ｅ＿１′、Ｅ＿２′）を備える抵抗素子（Ｒ）
を含むこと、抵抗素子（Ｒ）がその第１と第２のエミッ
タ接続−（Ｅ＿１′、Ｅ＿２′）をもって集積回路の入
又は出力端（Ｅ／Ａ）に接続されていることを特徴とす
る請求項１記載のバイポーラ・トランジスタ。６）第１導電型にドープされた半導体基板（Ｐ＿Ｓ＿Ｕ
＿Ｄ）内に第２導電型の第１皿形半導体領域（Ｎ＿Ｗ＿
１）がコレクタ接続端（Ｃ）のために設けられ、バイポ
ーラ・トランジスタと集積回路間の絶縁を形成すること
、第２導電型の第１皿形半導体領域（Ｎ＿Ｗ＿１）内に
第１導電型の第２皿形半導体領域（Ｐ＿Ｗ＿１）がベー
ス接続端（Ｂ）のために挿入され、第１導電型の第２１
形半導体領域（Ｐ＿Ｗ＿１）内には抵抗素子（Ｒ）のた
めに高濃度ドープされた第２導電型の第３皿形半導体領
域（Ｎ＿Ｗ＿２）が第１と第２のエミッタ接続端（Ｅ＿
１′、Ｅ＿２′）をもって挿入されていることを特徴と
する請求項５記載のバイポーラ・トランジスタ。７）バイポーラ・トランジスタがｎｐｎバイポーラ・ト
ランジスタであり、ＭＯＳ電界効果トランジスタがｎチ
ャネルＭＯＳ電界効果トランジスタであること、第１導
電型の半導体領域（Ｐ＿Ｗ＿１）と半導体基板（Ｐ＿Ｓ
＿Ｕ＿Ｄ）がｐ型ドープされ、第２導電型の半導体領域
（Ｎ＿Ｗ＿１、Ｎ＿Ｗ＿２）と接続端（Ｎ３、Ｎ４、Ｎ
５）がｎ型ドープされていること、第１電圧（Ｖ＿Ｓ＿
Ｓ）が第２電圧（Ｖ＿Ｄ＿Ｄ）より低いことを特徴とす
る請求項２、４又は６のいずれか１つに記載のバイポー
ラ・トランジスタ。８）バイポーラ・トランジスタがｐｎｐバイポーラ・ト
ランジスタであり、ＭＯＳ電界効果トランジスタがｐチ
ャネルＭＯＳ電界効果トランジスタであること、第１導
電型の半導体基板（Ｐ＿Ｓ＿Ｕ＿Ｄ）と半導体領域（Ｐ
＿Ｗ＿１）がｎ型ドープされ、第２導電型の半導体領域
（Ｎ＿Ｗ＿１、Ｎ＿Ｗ＿２）と接続端（Ｎ３、Ｎ４、Ｎ
５）がｐ型ドープされていること、第１電圧（Ｖ＿Ｓ＿
Ｓ）が、第２電圧（Ｖ＿Ｄ＿Ｄ）より高いことを特徴と
する請求項２、４又は６のいずれか１つに記載のバイポ
ーラ・トランジスタ。