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JPH0279463A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPH0279463A
JPH0279463A JP63230817A JP23081788A JPH0279463A JP H0279463 A JPH0279463 A JP H0279463A JP 63230817 A JP63230817 A JP 63230817A JP 23081788 A JP23081788 A JP 23081788A JP H0279463 A JPH0279463 A JP H0279463A
Authority
JP
Japan
Prior art keywords
wiring layer
bit line
point metal
melting point
high melting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63230817A
Other languages
English (en)
Inventor
Yoshiki Okumura
奥村　喜紀
Takayuki Matsukawa
隆行 松川
Ikuo Ogawa
育夫 小河
Masao Nagatomo
長友　正男
Hideki Genjiyou
源城　英毅
Atsushi Hachisuga
敦司 蜂須賀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP63230817A priority Critical patent/JPH0279463A/ja
Priority to US07/404,528 priority patent/US5153689A/en
Priority to DE3930639A priority patent/DE3930639A1/de
Publication of JPH0279463A publication Critical patent/JPH0279463A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

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  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体記憶装置に関し、特にメモリセルに積
層型キャパシタを備えた半導体記憶装置の配線構造の改
良に関するものである。
［従来の技術］ ダイナミック型半導体記憶装置（以下ＤＲＡＭと称す）
においては、１個のトランスファゲート用トランジスタ
と１個のキャパシタによってメモリセルを構成するもの
が主流を占めている。このタイプのものは、メモリセル
を構成する構成要素が少ないため高集積化に適している
。そして、さらに高集積化を押し進めた結果として、キ
ャパシタを三次元的に積層したいわゆるスタックドキャ
パシタを有するＤＲＡＭが考案された。このスタックド
タイプのＤＲＡＭのメモリセルの構造にっいて第４図お
よび第５図を用いて説明する。
第４図は、メモリセルの平面図を示しており、第５図は
、第４図中の切断線ｖ−■に沿った方向からの断面構造
図を示している。
これらの図を参照して、ＤＲＡＭのメモリセルアレイは
行方向に複数のワード線１ａ、ｌｂ、ＩＣ１１ｄが形成
され、さらに列方向に複数のビット線２　ａ　ｓ　２　
ｂが形成されている。ビット線２ａ。
２ｂは互いに隣り合うビット線同士で１対のビット線対
を構成している。このビット線対はセンスアンプに接続
されている。ワード線とビット線の交差部近傍には各々
１個のトランスファゲート用トランジスタ３とキャパシ
タ４とが形成されている。トランスファゲート用トラン
ジスタ３は半導体基板５の表面上にゲート酸化膜６を介
して形成されたゲート電極（ワード線ＩＣの一部で構成
される）ｌｃを含んでいる。ゲート電極ＩＣの周辺は絶
縁膜７に覆われている。さらに、半導体基板５の表面領
域にはゲート電極ＩＣに自己整合する関係で不純物領域
８ａ、８ｂが形成されている。
不純物領域８ａ、８ｂはトランジスタのソース・ドレイ
ン領域となる。不純物領域８ｂの表面上にはキャパシタ
４の下部電極９が形成されている。
下部電極９は絶縁膜７．７ａを介してゲート電極１ｃの
上部からフィールド酸化膜１８の上部を通過するワード
線１ｂの上面にまで延在している。
下部電極９の表面上にはシリコン窒化膜と酸化膜の２層
構造からなる誘電体膜１０が形成されている。さらにそ
の上面にはキャパシタ４の上部ｒｌｉ１１が形成されて
いる。この下部電極９、誘電体膜１０および上部電極１
１とによってキャパシタ４を構成している。そして、こ
のキャパシタ４の上面にはシリコン酸化膜などからなる
層間絶縁膜１２が形成されている。層間絶縁膜１２の表
面上にはアルミニウム（Ａ　ｕ）からなるビット線２ｂ
がスパッタ法によって堆積されている。ビット線２ｂは
トランスファゲート用トランジスタ３の一方の不純物領
域８ａにコンタクトホール１３を介して接続されている
。
［発明が解決しようとする課題］ このように、スタックドタイプのＤＲＡＭはキャパシタ
４が三次元的に積み上げられた構造を有しているため、
たとえばプレーナタイプのＤＲＡＭなどに比べて素子の
積層方向の厚みが大きく形成されている。たとえば、ビ
ット線２ｂなどでは基板表面からおよそ３０００〜６０
００人の領域に形成されている。したがって、このビッ
ト線２ｂのように半導体基板表面から離れた比較的高い
位置に形成される配線層は起伏の激しい段差領域に形成
される。このために、配線層のバターニングが困難にな
るという問題があった。これについて第６図を用いて説
明する。第６図は、層間絶縁膜１２の表面上に形成され
るビット線２ｂのパターニング工程を模式的に示した断
面模式図であり、ビット線２ｂの長平方向が紙面垂直方
向と一致する断面が示されている。層間絶縁膜１２中に
はコンタクトホール１３が形成されている。そして、こ
の表面上にスパッタ法によりアルミニウム層２ｂが堆積
されている。そして、その表面上にはレジスト１４が塗
布されている。さらにレジスト１４の上部には空間を介
して半導体基板と位置合わせされたパターン形成用マス
ク１５が設定されている。パターンマスク１５には露光
光線の遮光領域１７が形成されている。この遮光領域１
７に覆われたレジスト領域１４ｂおよびアルミニウム層
２ｂが所望のビット線２ｂを構成する領域となる。
露光装置から照射された露光光線１６はパターンマスク
１５を透過してレジスト１４に到達する。
そして、この露光光線によってレジスト１４の所定領域
１４ａが露光される。ところが、アルミニウム層２ｂは
露光光線１６の反射率が高くレジスト１４の中を透過し
てきた露光光線を反射してしまう。さらに、上層に形成
されたビ・ント線２ｂは下層のキャパシタ４やトランジ
スタ３などの形状の影響を受けて段差起伏が激しい。こ
れによって、露光光線１６の一部は乱反射してレジスト
１４の非露光領域１４ｂの内部にまで浸入してこの部分
を露光してしまう。これによって、レジスト１４に形成
されたパターンは所定のパターン幅より狭い形状に形成
される。したがって、このようなしシストパターンをマ
スクとしてエツチングされたビット線２ｂはその線幅が
細くなったり、極端な場合は断線したりする場合が生じ
る。第７図は、線幅が所定幅より狭く形成されたビット
線２ｂの平面図を模式的に示した図である。このように
、所定の幅より狭く形成されたビット線２ｂではエレク
トロマイグレーションによって断線したり、あるいは配
線抵抗が増大するといった問題を生じた。
したがって、本発明は上記のような問題点を解消するた
めになされたもので、スタックドキャパシタを備えた半
導体記憶装置においてビット線などを含む多層配線層の
信頼性を高めることができる配線構造をＨする半導体記
憶装置を提供することを目的とする。
［課題を解決するための手段］ 本発明による半導体記憶、装置は、第１導電型の半導体
領域上の素子分離用の分離酸化膜に囲まれた表面上に第
１絶縁膜を介して形成された第１配線層を構成する第１
導電層と、この第１導電層をその両側から挾み込むよう
な位置関係で半導体領域中に形成された第２導電型不純
物領域とを含む絶縁ゲート型電界効果素子と、第１導電
層の上部から分離酸化膜の上部にまで延びて位置し、そ
の一部が第２導電型不純物領域の一方に接続して形成さ
れた第２導電層と、この層上に形成された誘電体膜と、
さらにその上面に形成された第３導電層とを含む半導体
容ｆｆｌ素子と、半導体容量素子の上部に第１層間絶縁
膜を介して第１配線層に直交する方向に延びて形成され
た第２配線層とを含む半導体記憶装置であって、第２配
線層は、高融点金属、高融点金属ンリサイド、ポリサイ
ドのうちいずれか１つの材料からなることを特徴として
いる。
［作用］ 本発明における配線層に用いられる材料は、フォトリソ
グラフィ工程に用いられる露光光線に対する反射率が、
たとえば従来−船釣に用いられたアルミニウムなどに比
べて低い。このために、配線のパターニング用のフォト
リソグラフィ工程において、レジスト中を透過してきた
露光光線が反射して散乱するのを抑制する。これによっ
て、レジストの露光パターンの露光精度を向上すること
ができる。したがって、寸法精度の高いレジストパター
ンをマスクとしてバターニングされるビット線などの多
層配線層の配線形状を安定化することができる。
［実施例］ 以下、本発明の一実施例について図を用いて説明する。
本発明の一実施例によるＤＲＡＭのメモリセルアレイの
構造を第１図および第２図に示している。
第２図は、メモリセルアレイの平面構造図を示し、第１
図は、第２図中の切断線１−１に沿った方向からの断面
（１■造図を示している。これらの図を参照して、メモ
リセルアレイは行方向に延びた複数のワード線１ａ、ｌ
ｂ、ｌｃ、ｌｄと、これに直交する列方向に延びた複数
のビット線２　ａ　％　２　ｂとを有している。さらに
、ワード線１ａ〜１ｄの上部には、これらと重なり合う
位置関係で第２のワード線（以下補助ワード線と称す）
２０ａ、２０　ｂ　ｓ　２０　Ｃ％　２０　ｄが形成さ
れている。ワード線１ａ〜１ｄとビット線２ａ、２ｂの
交差部近傍には各々メモリセルが形成されている。個々
のメモリセルは１個のトランスファゲート用トランジス
タ３と１個のキャパシタ４とを含む。トランスファゲー
ト用トランジスタ３はｐ型半導体基板５の表面上にゲー
ト酸化膜６を介してゲート電極を備えている。このゲー
ト電極はワード線１ａ〜１ｄの一部を構成している。さ
らに、このゲート電極の周囲は絶縁膜７に覆われている
。また、ｐ型半導体基板５の表面領域にはゲート電極に
自己整合する位置関係で不純物領域８　ａ　％　８　ｂ
が形成されている。この不純物領域８　ａ　ｓ　８　ｂ
はソース・ドレイン領域となり、その不純物領域のチャ
ネル側端面に低濃度の不純物層が形成されたいわゆるＬ
ＤＤ（Ｌｉｇｈｔｌｙ　　Ｄｏｐｅｄ　　Ｄｒａｉｎ）
構造を有している。キャパシタ４は下部電極９と誘電体
膜１０および上部電極１１の積層構造からなる。下部電
極９は不純物が導入されたポリシリコンからなり、トラ
ンスファゲート用トランジスタ３のゲート電極１ｂ（Ｉ
Ｃ）の上部から、フィールド酸化膜１８の上部を通るワ
ード線１ａ（１ｄ）の上部にまで絶縁膜７を介して延在
している。また、下部電極９の一部は不純物領域８ｂに
接続されている。誘電体膜１０は下部電極９の上部に形
成されており、シリコン窒化膜とその表面に形成された
酸化膜との２層構造からなる。さらに、上部電極１１は
不純物が導入されたポリシリコンからなる。このような
いわゆるスタックドタイプのキャパシタ４はトランスフ
ァゲート用トランジスタ３のゲート電極上やフィールド
酸化膜１８上にまで乗り上げるように形成することによ
って基板表面の平面的な占有面積を減少し高集積化を図
るものである。したがって、プレーナタイプのキャパシ
タに比べて基板表面上の厚みが厚く形成されている。こ
のキャパシタ４などの上面はシリコン酸化膜やＢＰＳＧ
　（ボロンリンシリケートガラス）膜などからなる第１
層間絶縁膜１２で覆われる。この第１層間絶縁膜１２の
上面にビット線２ｂが配線される。ビット線２ｂは第１
層間絶縁膜１２中に形成されたコンタクトホール１３を
介してトランスファゲート用トランジスタ３の不純物領
域８ａに接続される。ビット線２ｂは、モリブデン（Ｍ
ｏ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル
（Ｔａ）などの高融点金属飼料、またはこれらの高融点
金属材料のシリサイドあるいはポリシリコンとこれらの
高融点金属材料との積層構造のポリサイドなどが用いら
れる。
ここで、本発明の特徴点である上記のようなピッｉ・線
材料の特性について説明する。これらのビット線材料は
従来のアルミニウムに比べてフォトリングラフィ工程で
用いられる露光光線に対する反射率が相対的に低い。た
とえば、波長が４３５ｎ　ＩＩ＋の露光光線に対して、
アルミニウムでは反射率が８５％であるのに対して、た
とえばタングステンやモリブデンなどではその反射率が
４０〜５０９６程度である。また、これらの高融点金属
材料などを用いた配線層の表面粗さはアルミニウムの配
線層に比べて滑らかである。このような特性を利用して
、第６図に示したフォトリソグラフィ工程においては、
露光光線の乱反射を防止しレジストの露光精度を向上す
ることができる。このレジストパターンの露光精度の向
上によって、さらに配線層のパターン精度を向上させる
ことが可能となる。したがって、これらの高融点金属材
料を用いた配線層では製造プロセス上での配線の細りゃ
断線などを防止することが可能となり、配線層の信頼性
を向上することができる。また、さらには、従来のアル
ミニウムの配線層に比べて線幅を小さく形成することが
可能となる。これによって構造の微細化を促進し高集積
化を達成し得る。さらに、ビット線２ｂにおいて配線の
線幅を細く形成できることはビット線容量をより小さく
することになる。ビット線容量の低下は記憶データ読出
時のセンスアンプに対する出力信号を増大させセンスア
ンプの感度を向上させる。
なお、上記のような配線材料は各々以下のような方法に
よって形成される。まず、高融点金属材料の場合はスパ
ッタ法によって層間絶縁膜１２上に堆積される。また高
畿点金属シリサイドの場合は層間絶縁膜１２上にＣＶＤ
　（Ｃｈｅｍｉ　ｃａ　１Ｖａｐｏｒ　　Ｄｅｐｏｓｉ
ｔｉｏｎ）法によりポリシリコンを堆積しさらにその表
面にスパッタ法によってｉＮ　Ｒ点金属を堆積させる。
その後、熱処理を施して高畿点金属をシリサイド化して
形成する。また、ポリサイドの場合には、層間絶縁膜１
２上にＣＶＤ法を用いてポリシリコンを堆積し、さらに
その表面上に高融点金属をスパッタ法あるいはＣＶＤ法
を用いて堆積させて積層構造を形成する。
このようにして形成されたビット線２ｂの表面上には第
２層間絶縁膜２１が形成されている。さらに、その表面
上には補助ワード線２０ａ、２０ｂ、２０ｃ、２０ｄが
形成されている。この補助ワード線２０ａ〜２０ｄは下
層のワード線１ａ〜１ｄと同方向に重なり合う位置関係
で形成されており、その長手方向の数箇所の領域でワー
ド線１ａ〜１ｄとコンタクトがとられている。そして、
このコンタクト部を介してワード線１８〜１ｄに即座に
電圧を印加することによってワード線の立上がりを早め
る働きをなすものである。したがって、補助ワード線２
０ａ〜２０ｄは低抵抗の導電性の優れた材料が要求され
る。このため、アルミニウムなどで構成されている。
上記したように、たとえばビット線２ｂを高融点金属材
料などで形成した場合には、さらに次のような効果も得
られる。これについて第３図を用−いて説明する。一般
にＤＲＡＭのメモリセルは高集積化の進展に伴って素子
（を造が微細化される傾向にある。したがって、ビット
線２ｂと半導体基板５表面に形成された不純物領域８ａ
とのコンタクトホール１３の開口面積も縮小化される傾
向にある。このために、この縮小化されたコンタクトホ
ール１３内に配線材料を堆積することが困難となるため
に第１層間絶縁膜１２中に形成されるコンタクトホール
１３の上部を拡げるような恰好で形成する方法が用いら
れる。これは、第１層間絶縁膜１２に対して、その表面
領域をウェットエツチングなどの等方性エツチングを用
いることによって大きく拡がった開口部１３ａを形成す
る。その後、反応性イオンエツチングなどの異方性エツ
チングを用いて所定の開口幅を持つコンタクトホール部
１３ｂを形成する。このようにすると、不純物領域８ａ
とのコンタクト血清を縮小化した状態でビット線２ｂを
容易に堆積することができる。
その後、ビット線２ｂの表面上に第２層間絶縁膜２１が
堆積される。第２の層間絶縁膜２１の表面は開口面積の
大きいコンタクトホール１３ａの形状の影響を受けてそ
の表面に凹凸が形成される。
そして、この表面を平坦化するためにこの第２の層間絶
縁膜２１を構成するＢＰＳＧ膜を８５０〜９５０℃の高
温でリフローすることによって平坦化することができる
。このような高温によるリフロー工程は従来のアルミニ
ウムで構成されたビット線の場合ではビット線が溶融す
るなどの問題によって十分行なうことができなかった。
したがって、従来の第２層間絶縁膜の表面は激しい凹凸
形状が形成されていた。これに対して、本発明によれば
第２層間絶縁膜の表面を平坦化することができ、これに
よってその上面に形成される補助ワード線の形成を容易
に精度良く行なわせることが可能となった。
このように、本発明においてはＤＲＡＭのメモリセルア
レイのビット線を高融点金属材料などを用いることによ
り以下のような効果が得られる。
（ａ）　　ビット線の製造上の信頼性が向上し、さらに
配線寸法精度が向上する。
（ｂ）　　ビット線容二が低減されることにより記憶情
報の出力信号を増大する。
（ｃ）　　ビット線上に形成される層間絶縁膜の表面平
坦化工程を十分に行なわせることができる。
なお、上記実施例においてはＤＲＡＭメモリセルアレイ
のビット線に対して高融点金属材料などを用いる場合に
ついて説明したが、これに限定されることなく、たとえ
ばさらに上層に形成される補助ワード線に高融点金属材
料などを用いて形成しても構わない。
さらに、上記実施例においてはスタックドタイプのＤＲ
ＡＭのメモリセルの多層配線を用いて説明したが、これ
に限定されることなく、他のデバイスの多層配線にも広
く適用できることは言うまでもない。
［発明の効果］ 以上のように、本発明によればいわゆる積層型キャパシ
タを備えた半導体記憶装置の比較的上層部に形成される
配線層の材料として高融点金属材料などの低反射率材料
を用いて構成したので、配線層のバターニング精度が向
上し配線層の信頼性が向上し、高信頼性かつ高集積化さ
れた半導体記憶装置を得ることができる。
【図面の簡単な説明】
第１図は、本発明の一実施例によるＤＲＡＭのメモリセ
ルの断面構造図である。 第２図は、第１図に示した断面構造を有するＤＲＡＭの
メモリセルの平面構造図である。第３図は、第１図に示
したビット線２ｂ近傍の構造の製造工程を説明するため
の断面模式図である。 第４図は、従来のＤＲＡＭのメモリセルの平面構造図で
ある。第５図は、第４図中に示された切断線ｖ−Ｖに沿
った方向からの断面構造図である。 第６図は、従来のＤＲＡＭのビット線の製造工程を示す
断面図である。第７図は、第６図に示す製造工程によっ
て製造されたビット線の平面形状を模式的に示した平面
図である。 図において、ｌａ、ｌｂ、１．ｃ、ｌｄはワード線（ゲ
ート電極）　、２ａｓ　２ｂはビット線、３はトランス
ファゲート用トランジスタ、４はキヤパシタ、２０ａ、
２０ｂ、２０ｃ、２０ｄは補助ワード線を示している。 なお、図中同一符号は同一または相当部分を示す。

Claims (1)

  1. 【特許請求の範囲】 　第１導電型の半導体領域上の素子分離用の分離酸化膜
    に囲まれた表面上に、第１絶縁膜を介して形成された第
    １配線層を構成する第１導電層と、前記第１導電層をそ
    の両側から挾み込むような位置関係で前記半導体領域中
    に形成された第２導電型不純物領域とを含む絶縁ゲート
    型電界効果素子と、 前記第１導電層の上部から前記分離酸化膜の上部にまで
    延びて位置し、その一部が前記第２導電型不純物領域の
    一方側に接続して形成された第２導電層と、前記第２導
    電層上に形成された誘電体膜と、前記誘電体膜上に形成
    された第３導電層とを含む半導体容量素子と、 前記半導体容量素子の上部に第１層間絶縁膜を介して前
    記第１配線層に直交する方向に延びて形成された第２配
    線層とを含む半導体記憶装置において、 前記第２配線層は、高融点金属、高融点金属シリサイド
    、ポリサイドのうちいずれか１つの材料からなることを
    特徴とする、半導体記憶装置。
JP63230817A 1988-09-14 1988-09-14 半導体記憶装置 Pending JPH0279463A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP63230817A JPH0279463A (ja) 1988-09-14 1988-09-14 半導体記憶装置
US07/404,528 US5153689A (en) 1988-09-14 1989-09-08 Semiconductor memory device having bit lines formed of an interconnecting layer of lower reflectance material than the material of the word lines
DE3930639A DE3930639A1 (de) 1988-09-14 1989-09-13 Halbleiterspeichervorrichtung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63230817A JPH0279463A (ja) 1988-09-14 1988-09-14 半導体記憶装置

Publications (1)

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JPH0279463A true JPH0279463A (ja) 1990-03-20

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ID=16913743

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63230817A Pending JPH0279463A (ja) 1988-09-14 1988-09-14 半導体記憶装置

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US (1) US5153689A (ja)
JP (1) JPH0279463A (ja)
DE (1) DE3930639A1 (ja)

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