JPH027295A - 不揮発性半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、浮遊ゲートと制御ゲートを有する書替え可能
なメモリセルを用いた不揮発性半導体メモリ装置に関す
る。

（従来の技術） Ｅ２　ＦＲＯＭの分野で、浮遊ゲートをもつＭＯ３ＦＥ
Ｔ構造のメモリセルを用いた不揮発性メモリ装置が広く
知られている。このＥ２　ＦＲＯＭのメモリアレイは、
互いに交差する行線と列線の各交点にメモリセルを配置
して構成される。実際のパターン上では、二つのメモリ
セルのドレインを共通にして、ここに列線がコンタクト
するようにしてセル占有面積をできるだけ小さくしてい
る。しかしこれでも、二つのメモリセルの共通ドレイン
毎に列線とのコンタクト部を必要とし、このコンタクト
部がセル占有面積の大きい部分を占めている。

これに対して最近、我々はメモリセルを直列接続してＮ
ＡＮＤセルを構成し、コンタクト部を大幅に減らずこと
を可能としたＥ２ＦＲＯＭを提案している。しかしこの
Ｅ２　ＰＲＯＭを試作してみると、“１”、“θ″のし
きい値の差がそれ程大きくならない。ここで、“１′は
例えば浮遊ゲートの電子を放出してしきい値電圧を負方
向に変化させた状態（例えばしきい値−２Ｖ）をいい。

０”は浮遊ゲートに電子を注入してしきい値を正方向に
変化させた状態（例えばしきい値電圧子３Ｖ）をいう。

１′、“０′のしきい値の差が実際に余り大きくならな
いということは１例えば読出し動作において次のような
問題を生じる。

読出しサイクル時は１選択ワード線を“Ｌ”レベル（例
えばＯＶ）とし、残りの非選択ワード線には“Ｈ”レベ
ル電圧（例えば電源電圧Ｖ。０）を与えて導通状態とし
、ＮＡＮＤセルに電流が流れるか否かにより“１°、“
０“の判定を行う。ところが読出しサイクル時間の間、
非選択ワード線に“Ｈ″レベル電圧かけておくと、＠込
み状態（即ち１“）のメモリセルのしきい値が負の状態
から徐々に正方向に変化する。これは、もともとしきい
値の差がそれ程と大きくない場合に。

Ｅ２　ＦＲＯＭの誤読出しの原因となる。読出しサイク
ルが長くなればなる程、この誤読出しの可能性が大きく
なる。

一方、この種のＥ２　ＦＲＯＭで多数回の書込み。

消去を繰返すと、しきい値電圧のバラツキは大きいもの
となる。そして例えば、消去状態（即ち“０“）のしき
い値が正の大きい値になると、読み出し時、非選択ワー
ド線に与える“Ｈ″レベル電圧して電源電圧ＶＣＣを用
いた場合には、消去状態のセルが導通せず、これも誤読
出しの原因となる。

（発明が解決しようとする問題点） 以上のように従来提案されているＮＡＮＤセルを用いた
Ｅ２　ＦＲＯＭは、読出し動作の点で未だ信頼性が十分
でない、という問題があった。

本発明はこの様な問題を解決した不揮発性半導体メモリ
装置を提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） 本発明にかかるＥ２　ＦＲＯＭでは、浮遊ゲートと制御
ゲートを有するメモリセルが複数個直列接続されてＮＡ
ＮＤセルを構成して、これがマトリクス配列されてメモ
リアレイを構成する。メモリセルは、浮遊ゲートと基板
との間で電子のトンネリングにより書込みおよび消去を
行うものとする。このような動作原理のＮＡＮＤセルを
用いたＥ２ＦＲＯＭにおいて本発明は、第１に、読出し
時１選択ワード線は“Ｌ”レベルとし、残りの非選択ワ
ード線には読出しサイクル時間より短いパルス幅の“Ｈ
°レベル電圧を印加するようにしたことを特徴とする。

第２に、読出し時に非選択ワード線に印加する“Ｈ”レ
ベル電圧として、電源電圧より高く、且つ書込みおよび
消去に用いる高電圧よりは低い電圧を用いることを特徴
とする。

（作用） 本発明では、読出し時、非選択ワード線に与える“Ｈ”
レベル電圧を読出しサイクルに依存させず、それより短
い時間幅のパルス電圧とすることにより、長時間“Ｈ°
レベル電圧を制御ゲートに印加することによるしきい値
変動を防止し、信頼性の高いＥ２ＦＲＯＭとすることが
できる。また特に、非選択ワード線に印加する″Ｈ”レ
ベル電圧を電源電圧より大きい値に設定することによっ
て、メモリセルのしきい値のバラツキが少々大きく、消
去状態でしきい値が電源電圧に近い正の場合でも、誤読
出しを防止することができる。

（実施例） 以下１本発明の実施例を図面を参照して説明する。

第１図は一実施例のＥ２ＦＲＯＭのメモリアレイである
。この実施例では４つのメモリセルＭ１〜Ｍ４が直列接
続されてＮＡＮＤセルを構成して、この様なＮＡＮＤセ
ルがマトリクス配列される。ＮＡＮＤセルのドレインは
第１の選択ＭＯＳトランジスタＳ、を介してビ・ノド線
ＢＬに接続され、ソースは第２の選択ＭＯＳ）ランジス
タＳ２を介して接地される。各メモリセルの制御ゲート
はビット線ＢＬと交差するワード線ＷＬに接続される。

第２図はこのＥ２　ＦＲＯＭにおける一つのＮＡＮＤセ
ルを示す平面図であり、第３図（ａ）（ｂ）はそのＡ−
Ａ’　、Ｂ−Ｂ’断面図である。

シリコン基板１の素子分離絶縁膜２で囲まれた一つの領
域に、この実施例では４個のメモリセルカく形成されて
いる。各メモリセルは、基板１上に熱酸化膜からなる第
１ゲート絶縁膜３を介して第１層多結晶シリコン膜によ
り浮遊ゲート４が形成され、この上に熱酸化膜からなる
第２ゲート絶縁膜５を介して第２層多結晶シリコン膜か
らなる制御ゲート６が形成されている。各メモリセルの
制御ゲート６は一方向に連続的に配設されてワード線Ｗ
Ｌとなる。各メモリセルのソース、ドレインとなるｎ十
型層９は隣接するしの同士で共用する形で、４個のメモ
リセルが直列接続されている。

ＮＡＮＤセルの一端のドレインは、ゲート電極６５によ
り構成される第１の選択ＭＯ３）ランジスタＳ１を介し
てビット線８に接続され、他端のソースはゲート電極６
ゎにより構成される第２の選択ＭＯＳ）ランジスタを介
して接地線（図示せず）に接続されている。

この様な構成において、各メモリセルでの浮遊ゲート４
と基板１間の結合容量　ＣＨは１浬遊ゲト４と制御ゲー
ト６間の結合容ｘＣ２に比べて小さく設定されている。

これを具体的なセル・パラメータを挙げて説明すれば、
パターン寸法は例えば１μｍルールに従って浮遊ゲート
４および制御ゲート６共に幅１μｍ、チャネル幅１μｍ
であり。

浮遊ゲート４はフィールド領域上に両側１μｍずつ延在
させている。第１ゲート絶縁膜は例えば２００人の熱酸
化膜、第２ゲート絶縁膜５は３５０人の熱酸化膜である
。熱酸化膜の誘電率をεとすると。

Ｃ１−ε１０．０２ であり。

Ｃ２−３ε１０．０３５ である。即ち、Ｃ，＜Ｃ２となっている。

第４図は、この実施例のＮＡＮＤセルでの書込みおよび
消去の動作を説明するための波形図である。第１図のメ
モリセルＭ１〜Ｍ４からなるＮＡＮＤセルに着目して説
明すると、まず。

ＮＡＮＤセルを構成するメモリセルＭｌ−Ｍ４を一括し
て消去する。そのためにこの実施例では。

選択ＭＯ３）ランジスタＳｌ、Ｓ２のゲート電極ＳＧ１
．ＳＧ２ともに“Ｌ”レベルとして、これらをオフとし
、ＮＡＮＤセル内の全てのメモリセルのドレイン、ソー
スをフローティング状態に保ち、ワード線ＷＬ、〜ＷＬ
４に“Ｈ”レベル（例えば昇圧電位Ｖｐｐ−２０Ｖ）を
与える。即ち全メモリセルＭ、〜Ｍ４の制御ゲートに″
Ｈ”レベルを与える。これによりメモリセルＭ】〜Ｍ４
の制御ゲートと基板間に電界がかかり、基板表面に形成
される反転層から、トンネル効果によって電子が浮遊ゲ
ートに注入される。メモリセルＭ１〜Ｍ４はこれにより
しきい値が正方向に移動し。

“Ｏ”状態となる。こうして、ワード線ＷＬ、〜ＷＬ４
に沿う全てのＮＡＮＤセルの一括消去が行われる。

次にＮＡＮＤセルへのデータ書込みを行う。データ書込
みは、ビット線ＢＬから遠い方のメモリセルＭ４から順
に行う。次の説明から明らかなように、書込み動作時に
選択メモリセルよりビット線ＢＬ側のメモリセルは消去
モードになるためである。まず、メモリセルＭ４への書
込みは、第４図に示すように９選択トランジスタＳ、、
Ｓ、２のゲー）ＳＧ、、ｓｃ２およびワード線ＷＬ、〜
Ｗ−Ｌ３に昇圧電位Ｖｐｐ＋Ｖｔｈ（メモリセルの消去
状態のしきい値）以上の“Ｈ°レベル（例えば２３ｖ）
を印加する。選択メモリセルＭ４の制御ゲートにつなが
るワード線ＷＬ４は“Ｌ″レベル例えばＯＶ）とする。

このとき、ビット線ＢＬに“Ｈ”レベルを与えるとこれ
は選択トランジスタＳｌおよびメモリセルＭｌ−Ｍ３の
チャネルを通ってメモリセルＭ４のドレインまで伝達さ
れ。

メモリセルＭ４では制御ゲートと基板間に高電界がかか
る。この結果浮遊ゲートの電子はトンネル効果により基
板に放出され、しきい値が負方向に移動して１例えばし
きい値−２Ｖの状態“１”になる。このときメモリセル
Ｍｌ−Ｍ３では制御ゲートと基板間に電界がかからず、
消去状態を保つ。

°０°書込みの場合は、ビット線ＢＬに“Ｌ０レベルを
与える。このとき選択メモリセルＭ４よりビット線ＢＬ
側にあるメモリセルＭ１〜Ｍ３では消去モードになるが
、これらは未だデータ書込みがなされていないので問題
ない。次に第４図に示すように、メモリセルＭ３の書込
みに移る。即ち選択ゲートＳＧ、、ｓｃ２は″Ｈ２レベ
ルに保つたまま、ワード線ＷＬ３を“Ｌ′　レベルに落
とす。

このときビット線ＢＬに“Ｈ”レベルが与えられると、
メモリセルＭ３で“１′書込みがなされる。

以下同様に、メモリセルＭ２．Ｍｌに順次書込みを行う
。

第５図は９読出し動作を説明するだめの信号波形図であ
る。読み出し動作は９例えばメモリセルＭ３のデータを
読み出す場合を説明すると１選択ＭＯ５）ランジスタＳ
、、Ｓ２をオンとし１選択ワード線ＷＬ３を“Ｌ″レベ
ル例えばＯＶ）とし、非選択のメモリセルにつながるワ
ード線ｗ１゜ＷＬ２およびＷＬ４には“Ｈ”レベルのパ
ルス電圧を与える。ここで、“Ｈ”レベルのパルス電圧
は消去状態にあるメモリセルのしきい値が例えば電源電
圧Ｖｃｃ　　（＝５Ｖ）を越えていてもオンするように
、但し書込みや消去に用いる高電圧よりは低い値になる
ように設定する。第５図ではこの“Ｈ゛レベルパルス電
圧を８Ｖとしている。これにより、電流が流れるか否か
により、メモリセルＭ３の“０”、“１″の判定ができ
る。電源電圧を越える“Ｈ″レベル電圧１通常ＤＲＡＭ
において用いられているワード線ブートストラップ回路
により容易に作ることができる。

この読出し時、非選択ワード線に“Ｈ”　レベル電圧を
長時間印加しておくと、“１″状態にあるメモリセルの
しきい値が負から徐々に正方向に変化し、誤動作の原因
となる。従ってこの実施例では、非選択ワード線に与え
る“Ｈ”レベル電圧は読出しサイクル時間に依存しない
幅のパルス電圧としている。具体的には、セル電流を流
してセンスアンプによりセンスするに十分なパルス幅と
し。

センス終了後直ちにワード線を下げるようにする。

以上述べたようにこの実施例によれば、基板と浮遊ゲー
ト間でのトンネル電流により書込みおよび消去を行うメ
モリセルをＮＡＮＤ構成として、信頼性の高いＥ２　Ｆ
ＲＯＭを得ることができる。

そして特に読出しモードでは、非選択ワード線に電源電
圧より高い“Ｈ”レベルのパルス電圧を印加することに
より、しきい値のバラツキによる誤読出しを防止するこ
とができる。また、非選択ワード線に与える“Ｈ°レベ
ル電圧を読出しサイクルより短いパルス幅のパルス電圧
とすることにより、長時間“Ｈ”レベル電圧を印加する
ことによる特性劣化を抑制して信頼性の高いＥ２　ＦＲ
ＯＭを得ることができる。

実施例では、ゲート絶縁膜の膜厚方向の電界のみを利用
したトンネル注入方式のＮＡＮＤセルを説明したが１本
発明はホット・エレクトロン注入方式のＮＡＮＤセルに
も同様に適用することができる。ホット・エレクトロン
注入方式の場合もメモリセル構造はトンネル注入方式と
変わらない。

書込みおよび消去の動作が異なるのみである。具体的に
説明すると、全面消去は８選択トランジスタをオンにし
、全ビット線、ソース線および基板を２０ｖして全ワー
ド線をＯｖとする。これにより、全メモリセルで浮遊ゲ
ートから電子が基板に放出され、しきい値が負の消去状
態となる。データ書込みは、第１図で例えばメモリセル
Ｍ３に書込む場合を説明すると１選択ビット線ＢＬ１に
５Ｖ、選択ＭＯＳトランジスタのゲート線ＳＣ，。

５Ｇ２１：１５Ｖ、選択ワード線ＷＬ３１．：８Ｖ、残
りの非選択ワード線ＷＬ、、ＷＬ２　、ＷＬ４に１５Ｖ
を与える。このとき選択メモリセルＭ３が５極管動作と
なり、ホット・エレクトロンが生成されてこれが浮遊ゲ
ートに注入される。他のメモリセルは十分なゲート電圧
が与えられているため３極管動作となり、電子注入は行
われない。読出し動作は、上記実施例と同様にして行う
ことができる。

本発明は上記実施例に限られない。例えば以上の実施例
では、４つのメモリセルが直列接続されてＮＡＮＤセル
を構成する場合を説明したが、ＮＡＮＤセルを構成する
メモリセル数は任意である。また実施例では、読出しパ
ルスを電源電圧より高い電圧としたが、メモリセルのし
きい値のバラツキが小さい場合は電源電圧ＶＣＣを用い
ることも可能である。その池水発明は、その趣旨を逸脱
しない範囲で種々変形して実施することができる。

［発明の効果］ 以上述べたように本発明によれば、読出し時の非選択ワ
ード線に読出しサイクル時間より短いパルス幅のパルス
電圧を印加することにより、長時間“Ｈ”レベル電圧を
かけることによる特性変化を抑制し、誤動作のない信頼
性の高いＮＡＮＤセル方式のＥ２　ＦＲＯＭを得ること
ができる。また特に、読出し時非選択ワード線に与える
パルス電圧を電源電圧より高い電圧とすることにより、
しきい値電圧のバラツキの影響を低減して、読出し動作
の信頼性向上を図ることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例゛のＥ２　ＰＲＯＭのメモ
リアレイを示す図、第２図はそのＮＡＮＤセルの平面図
、第３図（ａ）（ｂ）は第２図のＡ−Ａ’、Ｂ−Ｂ’断
面図、第４図はこの実施例のＥ２　ＦＲＯＭの消去およ
び書込み動作を説明するための図、第５図はこの実施例
のＥ２　ＦＲＯＭの読出し動作を説明するための図であ
る。 １・・・シリコン基板、４・・・浮遊ゲート、６・・・
制御ゲート、８・・・ビット線、９・・・ソース、ドレ
イン拡散層、Ｍ　（Ｍｌ、Ｍ２　、・・・）・・・メモ
リセル、５ｉｎＳ２・・・選択ＭＯＳ）ランジスタ、Ｂ
Ｌ　（ＢＬｌ。 ＢＬ２．　　・・・）・・・ビット線、ＷＬ　　（ＷＬ
、、ＷＬ２　。 ・・・）・・・ワード線。

Claims (2)

【特許請求の範囲】
1. （１）半導体基板上に浮遊ゲートと制御ゲートが積層さ
   れ、浮遊ゲートと基板の間でトンネル電流により電荷の
   やりとりをして書込みおよび消去を行う書替え可能なメ
   モリセルが複数個ずつ直列接続されたＮＡＮＤセルを構
   成してマトリクス状に配列され、各ＮＡＮＤセルの一端
   部がビット線に接続され、各メモリセルのゲートがワー
   ド線に接続されて構成される不揮発性半導体メモリ装置
   であって、読出し動作時、選択ワード線を“Ｌ”レベル
   とし、残りのワード線に読出しサイクル時間より短いパ
   ルス幅の“Ｈ”レベル電圧を与えるようにしたことを特
   徴とする不揮発性半導体メモリ装置。
2. （２）半導体基板上に浮遊ゲートと制御ゲートが積層さ
   れ、浮遊ゲートと基板の間でトンネル電流により電荷の
   やりとりをして書込みおよび消去を行う書替え可能なメ
   モリセルが複数個ずつ直列接続されたＮＡＮＤセルを構
   成してマトリクス状に配列され、各ＮＡＮＤセルの一端
   部がビット線に接続され、各メモリセルのゲートがワー
   ド線に接続されて構成される不揮発性半導体メモリ装置
   であって、読出し動作時、選択ワード線を“Ｌ”レベル
   とし、残りのワード線に、読出しサイクル時間より短い
   パルス幅を有し、電源電圧より高く、且つ書込みおよび
   消去時の高電圧よりは低い“Ｈ”レベル電圧を与えるよ
   うにしたことを特徴とする不揮発性半導体メモリ装置。