JPH0256935A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0256935A JPH0256935A JP20772188A JP20772188A JPH0256935A JP H0256935 A JPH0256935 A JP H0256935A JP 20772188 A JP20772188 A JP 20772188A JP 20772188 A JP20772188 A JP 20772188A JP H0256935 A JPH0256935 A JP H0256935A
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- Pending
Links
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- 239000012535 impurity Substances 0.000 claims 3
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Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はパワー素子を１素子内蔵した半導体集積回路
に関するものである。
に関するものである。
第３図（ａｌ−Ｉｎを用いて従来のパワー素子を１素子
内した半導体集積回路について説明する。まず、第３図
（ａｌに示すごと＜、Ｎ形像比抵抗基板（１１の所定の
位置にボロンを拡散することによって基板との高ン；度
分離領域（２）を、形成し第３図＋ｂｌに示すごとくア
ンチモンを拡散することによって高濃度のＮ形埋め込み
層（４）を形成する。
内した半導体集積回路について説明する。まず、第３図
（ａｌに示すごと＜、Ｎ形像比抵抗基板（１１の所定の
位置にボロンを拡散することによって基板との高ン；度
分離領域（２）を、形成し第３図＋ｂｌに示すごとくア
ンチモンを拡散することによって高濃度のＮ形埋め込み
層（４）を形成する。
そうしておいて、第３図ｔｅｌに示すごとく、そのヒに
エピタキシャル層（５）を形成する。ついで、第３図（
ｄｌに示すごとく、同−千ノプ内の素子を分離ｒるため
にボロンを拡散して分離領域（６）を形成し、素子の直
列抵抗を下げるためにリンの拡散により一ルクタウォー
ル（７）を形成する。
エピタキシャル層（５）を形成する。ついで、第３図（
ｄｌに示すごとく、同−千ノプ内の素子を分離ｒるため
にボロンを拡散して分離領域（６）を形成し、素子の直
列抵抗を下げるためにリンの拡散により一ルクタウォー
ル（７）を形成する。
ついで、第３図ｔｅｌに示すごとく、ボロンを注入する
ごとによりＮ Ｐ Ｎ、 ）ランジスタのヘース領域（
８）、横形ＰＮＰ トランジスタのエミッタ領域（８，
１）、コレクタ領域（８，２）を形成し、リンを拡散す
ることによりＮＰＮ ）ランジスタのエミッタ領域（９
）横形ＰＮＰ トランジスタのベースコンタクト（９，
１）を形成する。
ごとによりＮ Ｐ Ｎ、 ）ランジスタのヘース領域（
８）、横形ＰＮＰ トランジスタのエミッタ領域（８，
１）、コレクタ領域（８，２）を形成し、リンを拡散す
ることによりＮＰＮ ）ランジスタのエミッタ領域（９
）横形ＰＮＰ トランジスタのベースコンタクト（９，
１）を形成する。
そして第３図（ｆ）に示すごとく、酸化膜θφに電極取
出し用の穴を開けた後にアルミニウムの配線０υを行い
完成づる。
出し用の穴を開けた後にアルミニウムの配線０υを行い
完成づる。
かかる従来のパワー素子を１素子内蔵した半導体集積回
路においては、Ｎ形基板に制御回路部では、Ｎ形エピタ
キシャル層とＮ形基板との低電圧でのパンチスルーを防
ぐため高濃度のＰ形層を形成しているので、高濃度のＮ
形埋め込み層を形成した後のエピタキシャル層成長時に
高濃度のＰ形層のオートドーピングが著しく高濃度のＮ
形埋め込み層を追い越し、高濃度のＮ形埋め込み層を取
り囲んでしまい、制御回路部のトランジスタの飽和電圧
を著しく悪化させてしまうという欠点があった。又、コ
レクタ電流が高濃度のＰ形骨離層に流れ、寄生電流が非
常に多くなり、従ってパワー素子を１素子内蔵した半導
体集積回路の制御回路部の特性が悪化してしまうという
欠点があった。
路においては、Ｎ形基板に制御回路部では、Ｎ形エピタ
キシャル層とＮ形基板との低電圧でのパンチスルーを防
ぐため高濃度のＰ形層を形成しているので、高濃度のＮ
形埋め込み層を形成した後のエピタキシャル層成長時に
高濃度のＰ形層のオートドーピングが著しく高濃度のＮ
形埋め込み層を追い越し、高濃度のＮ形埋め込み層を取
り囲んでしまい、制御回路部のトランジスタの飽和電圧
を著しく悪化させてしまうという欠点があった。又、コ
レクタ電流が高濃度のＰ形骨離層に流れ、寄生電流が非
常に多くなり、従ってパワー素子を１素子内蔵した半導
体集積回路の制御回路部の特性が悪化してしまうという
欠点があった。
この発明の目的は、上記の様な問題点を解消するために
なされたもので高耐圧パワー素子の特性の維持はもちろ
ん、チップ内の低耐圧制御回路部の特性の向上を目的と
している。
なされたもので高耐圧パワー素子の特性の維持はもちろ
ん、チップ内の低耐圧制御回路部の特性の向上を目的と
している。
この発明にかかる半導体集積回路装置は低耐圧制御回路
部においてＮ形基板に形成するＰ形高？農度分！Ｊｆｆ
ｌの直上に取り囲む様にしてＰ形低濃度分諦層を形成し
たものである。
部においてＮ形基板に形成するＰ形高？農度分！Ｊｆｆ
ｌの直上に取り囲む様にしてＰ形低濃度分諦層を形成し
たものである。
パワー素子を１素子内蔵した半導体集積回路の制御回路
部では、Ｎ形エビクキシャル層とＮ形基板との低電圧で
のパンチスルーを防ぐためにＰ形高濃度分離層は絶対に
必要であるが、高濃度のＮ形埋め込み層を形成した後の
エピタキシャル層成長時に高濃度のＰ形層のオートドー
ピングにより高濃度のＮ形埋め込み層を追い越し、高濃
度のＮ形埋め込み層を取り囲んでしまっていた。
部では、Ｎ形エビクキシャル層とＮ形基板との低電圧で
のパンチスルーを防ぐためにＰ形高濃度分離層は絶対に
必要であるが、高濃度のＮ形埋め込み層を形成した後の
エピタキシャル層成長時に高濃度のＰ形層のオートドー
ピングにより高濃度のＮ形埋め込み層を追い越し、高濃
度のＮ形埋め込み層を取り囲んでしまっていた。
オートドーピングを防ぐためには、単にＰ形骨ｌ１１層
の濃度を全体的に低くすればよいのだが、この方法では
Ｎ形エピタキシャル層との低電圧でのパンチスルーを防
ぐことはできない。そこで、表面近傍のＰ形骨離層は濃
度を抑えかつ低電圧のアバランシェ降伏が起らない程度
の濃度を持つ低濃度の層で、内部の層は低電圧でのパン
チスルーを防ぐ程度の高濃度と拡散深さを持つ層である
。これらの二重のＰ形骨離層を持っているので高濃度の
Ｎ形埋め込み層を取り囲んでしまい制御回路部のトラン
ジスタの飽和電圧を悪化させることも、エピタキシャル
層とＮ形基板との低電圧でのパンチスルーもなく通常の
半導体集積回路の制御回路部と同等の特性を得ることが
できる。
の濃度を全体的に低くすればよいのだが、この方法では
Ｎ形エピタキシャル層との低電圧でのパンチスルーを防
ぐことはできない。そこで、表面近傍のＰ形骨離層は濃
度を抑えかつ低電圧のアバランシェ降伏が起らない程度
の濃度を持つ低濃度の層で、内部の層は低電圧でのパン
チスルーを防ぐ程度の高濃度と拡散深さを持つ層である
。これらの二重のＰ形骨離層を持っているので高濃度の
Ｎ形埋め込み層を取り囲んでしまい制御回路部のトラン
ジスタの飽和電圧を悪化させることも、エピタキシャル
層とＮ形基板との低電圧でのパンチスルーもなく通常の
半導体集積回路の制御回路部と同等の特性を得ることが
できる。
本発明の一実施例について、図に従って説明する。第１
図は此の発明の一実施例による半導体集積回路装置の断
面構造を示し、第２図（ａｌ −ｆｇ）にその製造フロ
ーに従った断面構造を示す。
図は此の発明の一実施例による半導体集積回路装置の断
面構造を示し、第２図（ａｌ −ｆｇ）にその製造フロ
ーに従った断面構造を示す。
まず、第２図ｆａ）に示すごと（、Ｎ形像比抵抗基板ｆ
ｉｌの所定の位置にボロンを拡散することによっエツト
雰囲気中での酸化と酸化膜除去により表面近傍に低濃度
のＰ形の恭板との分離領域（３）を形成する。また、第
２図（ａ）に示すごとく、アンチモンを拡散するごとに
より、高濃度のＮ形埋め込み層（３）を形成する。
ｉｌの所定の位置にボロンを拡散することによっエツト
雰囲気中での酸化と酸化膜除去により表面近傍に低濃度
のＰ形の恭板との分離領域（３）を形成する。また、第
２図（ａ）に示すごとく、アンチモンを拡散するごとに
より、高濃度のＮ形埋め込み層（３）を形成する。
そうし°ζおい°ζ、第２図＋ｄｌに示すごとく、その
上にエピク；１゛シャル層（４）を形成する。ついで、
第２図（ａｔに示すごとく、同一チップ内の素子を分離
するためにボロンを拡散し”ζ分離領域（５）を形成し
、素子の直列１１（抗を下げるためにリンの拡散により
コレクタウオール（６）を形成する。
上にエピク；１゛シャル層（４）を形成する。ついで、
第２図（ａｔに示すごとく、同一チップ内の素子を分離
するためにボロンを拡散し”ζ分離領域（５）を形成し
、素子の直列１１（抗を下げるためにリンの拡散により
コレクタウオール（６）を形成する。
ついで、第２図Ｒ１に示すごとく、ボロンを注入するこ
とによりＮ Ｉ） Ｎ ）ランジスタのベース領域（８
）、横形ＰＮｒ’ ）ランジスタのエミッタ領域（８，
１）、コレクタ領域（８，２）を形成し、リンを拡１１
にすることによりＮ Ｉ） Ｎ ｌ−ランジスタのエミ
ッタ６１域（９）横形ＰＮＰ ｌ−ランジスタのベース
コンタクト（９，１）を形成する。
とによりＮ Ｉ） Ｎ ）ランジスタのベース領域（８
）、横形ＰＮｒ’ ）ランジスタのエミッタ領域（８，
１）、コレクタ領域（８，２）を形成し、リンを拡１１
にすることによりＮ Ｉ） Ｎ ｌ−ランジスタのエミ
ッタ６１域（９）横形ＰＮＰ ｌ−ランジスタのベース
コンタクト（９，１）を形成する。
そして、第２図ｆｇ＋に示すごとく、酸化膜００）に電
極取り出し用の穴を開けた後にアルミニウムの配線ａｏ
を行い完成する。以上、実施例においては高耐圧部には
バイポーラトランジスタを用いた例についてのべたが、
当然、高耐圧部に他の高耐圧素子、例えば０ＭＯ５ＦＥ
Ｔなど、低耐圧部にＣＭＯ５ＦＥＴなどの素子が含まれ
ても同等の効果が得られる。
極取り出し用の穴を開けた後にアルミニウムの配線ａｏ
を行い完成する。以上、実施例においては高耐圧部には
バイポーラトランジスタを用いた例についてのべたが、
当然、高耐圧部に他の高耐圧素子、例えば０ＭＯ５ＦＥ
Ｔなど、低耐圧部にＣＭＯ５ＦＥＴなどの素子が含まれ
ても同等の効果が得られる。
以北、説明したようにこの発明によれば、パワー素子を
１素子内蔵した路において、高耐圧パワー素子の特性の
維持は勿論低耐圧部の飽和電圧や寄生電流について、通
常の半導体集積回路の制御回路部と同等の特性を持つこ
とができるので、千ノブ全体としての電気的特性を悪化
させることのないチップを得ることができる。
１素子内蔵した路において、高耐圧パワー素子の特性の
維持は勿論低耐圧部の飽和電圧や寄生電流について、通
常の半導体集積回路の制御回路部と同等の特性を持つこ
とができるので、千ノブ全体としての電気的特性を悪化
させることのないチップを得ることができる。
第１図は、この発明の一実施例による半導体集積回路の
断面図を示し、第２図＋ａ＋ −（９１はその製造フロ
ーに従った断面構造である。 第３図（ａ＋−（ｆ）は従来の技術による半導体集積回
路の製造フローに従った断面構造である。 図中、（１）はＮ形像比抵抗半導体基板、（２）はＰ形
高濃度分離領域、（３）はＰ形像濃度分離領域、（４）
はＮ形高濃度埋め込み層領域、（５）はエピタキシャル
層領域、（６）は上部分離領域、（７）はコレクタウオ
ール領域、（８）はＮＰＮトランジスタのベース領域、
（８，１） は横形ＰＮＰ トランジスタのエミッタ
領域、（８，２） は横形ＰＮＰトランジスタのコレ
クタ領域、（９）はＮＰＮ トランジスタのエミッタ領
域、（９，１）は横形ＰＮＰ ）ランジスタのベースコ
ンタクト領域、（＋０１は酸化膜、Ｑｌｌはアルミニウ
ム配線を示す。 尚、図中、同一番号及び同一符号は同一箇所を示す。 代理人 大 岩 増 雄 第１図 第２図 第２図 （ｅ） 第３ 図 （、ｌ） 第３ 図 ？ 手 続 補 正 書（自発）
断面図を示し、第２図＋ａ＋ −（９１はその製造フロ
ーに従った断面構造である。 第３図（ａ＋−（ｆ）は従来の技術による半導体集積回
路の製造フローに従った断面構造である。 図中、（１）はＮ形像比抵抗半導体基板、（２）はＰ形
高濃度分離領域、（３）はＰ形像濃度分離領域、（４）
はＮ形高濃度埋め込み層領域、（５）はエピタキシャル
層領域、（６）は上部分離領域、（７）はコレクタウオ
ール領域、（８）はＮＰＮトランジスタのベース領域、
（８，１） は横形ＰＮＰ トランジスタのエミッタ
領域、（８，２） は横形ＰＮＰトランジスタのコレ
クタ領域、（９）はＮＰＮ トランジスタのエミッタ領
域、（９，１）は横形ＰＮＰ ）ランジスタのベースコ
ンタクト領域、（＋０１は酸化膜、Ｑｌｌはアルミニウ
ム配線を示す。 尚、図中、同一番号及び同一符号は同一箇所を示す。 代理人 大 岩 増 雄 第１図 第２図 第２図 （ｅ） 第３ 図 （、ｌ） 第３ 図 ？ 手 続 補 正 書（自発）
Claims (1)
- 第一導電形を有する半導体基板、前記半導体基板の所定
部分に形成された高不純物濃度の第二導電形を有する第
一の半導体領域、前記第一の半導体領域を理め込むごと
くに形成された低不純物濃度の第二導電形を有する第二
の半導体領域、前記第二の半導体領域の所定の部分に形
成された高不純物濃度の第一導電形を有する第三の半導
体領域前記半導体基板、第一の半導体領域、第二の半導
体領域、第三のの半導体領域を埋め込むごとくに、形成
された第一導電形を有する第四の半導体領域、前記、半
導体基板、第一の半導体領域、第二の半導体領域、第三
の半導体領域、第四の半導体領域を有することを特徴と
する半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20772188A JPH0256935A (ja) | 1988-08-22 | 1988-08-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20772188A JPH0256935A (ja) | 1988-08-22 | 1988-08-22 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0256935A true JPH0256935A (ja) | 1990-02-26 |
Family
ID=16544449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20772188A Pending JPH0256935A (ja) | 1988-08-22 | 1988-08-22 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0256935A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469365B1 (en) * | 1998-02-12 | 2002-10-22 | Infineon Technologies Ag | Semiconductor component with a structure for avoiding parallel-path currents and method for fabricating a semiconductor component |
| DE102008008498A1 (de) * | 2008-02-11 | 2009-10-01 | Austriamicrosystems Ag | Verfahren zur Verminderung von Punch-Through-Neigung zwischen dotierten Halbleiterbereichen und Halbleiterbauelement |
-
1988
- 1988-08-22 JP JP20772188A patent/JPH0256935A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469365B1 (en) * | 1998-02-12 | 2002-10-22 | Infineon Technologies Ag | Semiconductor component with a structure for avoiding parallel-path currents and method for fabricating a semiconductor component |
| DE102008008498A1 (de) * | 2008-02-11 | 2009-10-01 | Austriamicrosystems Ag | Verfahren zur Verminderung von Punch-Through-Neigung zwischen dotierten Halbleiterbereichen und Halbleiterbauelement |
| DE102008008498B4 (de) * | 2008-02-11 | 2016-10-13 | Austriamicrosystems Ag | Verfahren zur Verminderung von Punch-Through-Neigung zwischen dotierten Halbleiterbereichen und Halbleiterbauelement |
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