JPH0241106B2

JPH0241106B2 -

Info

Publication number: JPH0241106B2
Application number: JP58112177A
Authority: JP
Inventors: Takashi Oosawa; Shozo Saito
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1983-06-22
Filing date: 1983-06-22
Publication date: 1990-09-14
Also published as: JPS605493A

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、複数ビツトのデータを１ビツトず
つシリアルに読み出しもしくは書き込むようにし
た半導体記憶装置に関する。

〔発明の技術的背景〕

ダイナミツク型メモリの分野では、1981年にイ
ンモス社がニブルモード機能を採用した64Kビツ
トダイナミツク型ランダムアクセスメモリを発表
して以来、新規なシリアルモード機能を採用する
傾向が強まつている。このモードは、任意のアド
レスを一組指定すれば、それに引続き2^l個（ｌは
自然数）のメモリセルに対して高速にデータの読
み出しもしくは書き込みが行なえるものであり、
ｌ＝２時にはニブルモード、ｌ＝３の時にはバイ
トモードとそれぞれ呼ばれている。

現在、多くのダイナミツク型ランダムアクセス
メモリで採用されている回路方式は、データ読み
出しの場合、一組のアドレスが指定されると2^l個
のメモリセルの情報が並列的に入出力バツフアま
で導びかれ、その中から指定されたアドレスに対
応するデータのみが出力バツフアを通して出力さ
れる。一方、データ書き込みの場合には、指定さ
れたアドレスに対応するデータ線に入力バツフア
を通してデータが入力される。シリアルモード機
能は、これら入出力バツフアまで到達している2^l
個のデータうち、今までのように2^l−１個を捨て
ることなしに2^l個の全部あるいは一部をシリアル
データに変換して読み出す、あるいは2^l個の全部
あるいは一部のデータをシリアルデータに書き換
える機能であり、スピード面、実用上の面、等で
効率的であるという考え方に基づいている。また
入出力バツフアまで到達した2^l個のデータをシリ
アルに読み出すあるいは書き込む方法としては、
ｌ段のシフトレジスタ使用し、各段の出力で2^l本
のデータ線とデータ出力線あるいはデータ入力線
との間に挿入されているスイツチングトランジス
タを制御する方法が採用されている。すなわち、
各段のシフトレジスタを動作させるための同期用
クロツクとしてたとえばカラムアドレスストロー
ブ信号を使つて、指定されたアドレスに対
応するデータ線とデータ出力線及びデータ入力線
との間に設けられているスイツチングトランジス
タに入力されているシフトレジスタ出力からパル
ス信号を順次遅延伝播させることにより、2^l本の
データ線をデータ出力線及びデータ入力線に連続
して接続するようにしている。また、上記シフト
レジスタの最終段は初段のシフトレジスタと接続
され、全体としてループ回路を構成しているの
で、2^l+1回目の信号が入力されたときには再
び最初に指定されたアドレスに対応するデータ線
とデータ出力線及びデータ入力線が接続される。

〔背景技術の問題点〕

ところで、従来のダイナミツク型ランダムアク
セスメモリのデータ読み出し／書き込みモード機
能は次のように分類されている。

(1) ノーマルモードおよびページモード両方共使
用可能なメモリ (2) ノーマルモードおよびニブルモードの両方共
使用可能なメモリ (3) ノーマルモード及びバイトモードの両方共使
用可能なメモリここでノーマルモードとは本来ののランダムア
クセス型のモードであり、カラムおよびロウアド
レスを一組指定する毎に１つのメモリセル単位で
データの書き込みもしくは読み出しを行なう型式
のモードである。またページモードとは、初めは
ノーマルモードと同じ操作で１つのメモリセルを
アクセスし、これ以後はカラムアドレス指定だけ
で同一ロウアドレス内のメモリセルが順次アクセ
ス可能な型式のモードことである。

従来、このようなメモリを集積化する場合にそ
の選択可能なモード機能の設定は、製造時におけ
る金属配線形成用の製造マスクを各モード機能に
対応して何種類か用意しておき、これらのマスク
を選択して用いて回路接続を異ならせることによ
り実現している。しかしながら、この方法では次
のような欠点がある。すなわち、まずその一つと
して、完成したチツプ上にはモード機念選択後に
は実際に使用されない余分な回路が設けられてお
り、このためチツプサイズが大型化してしまい、
今後チツプ面積を有効に使う上で大きな障害とな
る。また、モードの選択枝を多くして種々のモー
ド選択が可能になるようにすればする程不要な回
路は増し、チツプサイズが大型化して生産コスト
が高価となる。欠点の２つ目としては、チツプ作
成工程の変更はなるべく全工程の終りの方にもつ
ていきたいという観点からみれば、金属配線形成
用マスクを用いた工程はかなり終りの方であると
はいえ最終工程ではない。このため、生産時間の
短縮化を図る余地はまだある。

〔発明の目的〕

この発明は上記のような事情を考慮してなされ
たものであり、その目的はデータの読み出し、書
き込みモードが異なるランダムアクセス型の半導
体記憶装置を構成する際に、生産コストおよび生
産時間を大幅に低減させることができる半導体記
憶装置を提供することにある。

〔発明の概要〕

この発明によれば、データ線と出力バツフアお
よび入力バツフアそれぞれとの間にスイツチング
トランジスタを挿入し、一方、これらのスイツチ
ングトランジスタを制御するために複数のシフト
レジスタを多段縦続接続してループ回路を構成
し、さらに各段のシフトレジスタ相互間にデータ
シフト経路を変更して全体としてのデータシフト
数を調節するためのフユーズを設け、製造工程の
終了後にこれらフユーズを選択的に溶断すること
によつてデータ読み出し、書き込みモードが異な
るランダムアクセス型メモリを構成するようにし
た半導体記憶装置が提供されている。

〔発明の実施例〕

以下図面を参照してこの発明の一実施例を説明
する。第１図はこの発明をダイナミツク型ランダ
ムアクセスメモリに実施した場合の構成を示すブ
ロツク図である。図において１０は、複数のダイ
ナミツク型メモリセルを有するメモリセルアレイ
１１、列デコーダ１２およびデータ読み出し時に
用いられるセンスアンプを含む行デコーダ１３か
らなり、データの書き込みおよび読み出しが可能
なメモリ回路である。このメモリ回路１０内の行
デコーダ１３には、メモリセルアレイ１１内のメ
モリセルから読み出されるデータおよび後述する
入力バツフアから出力されメモリセルアレイ１１
内のメモリセルに書き込まれるデータが伝達され
る（2^l×２）本のデータ線Ｉ／O₁，₁，…
Ｉ／O₂ ^l，₂ ^lが接続されている。

２０は入力バツフアである。この入力バツフア
２０は入力データDinから、前記メモリセルアレ
イ１１内のメモリセルに書き込むための一対のデ
ータDi，を形成し、この書き込み用データDi，
Diは一対のデータ入力線２１，２２に供給され
る。

３０は出力バツフアである。この出力バツフア
３０は前記メモリセルアレイ１１から読み出され
一対のデータ出力線３１，３２に伝達される読み
出しデータDo，から出力データDoutを形成す
る。

上記一対のデータ入力線２１，２２と前記2^l対
のデータ線Ｉ／O₁，₁，…Ｉ／O₂ ^l，₂ ^l
それぞれとの間には各２つずつのMOSFET２３
_１，２４₁，…２３₂ ^l，２４₂ ^lが挿入され同様に上記
一対のデータ出力線３１，３２と2^l対のデータ線
それぞれとの間にも各２つずつのMOSFET３３
_１，３４₁，…３３₂ ^l，３４₂ ^lが挿入されている。

また、第１図において４０は2^l個のシフトレジ
スタを多縦続接続してループ回路を構成したデー
タシフト回路である。このデータシフト回路４０
にはカラムアドレスストローブ信号CASがデー
タシフト用の同期信号として入力されているとと
もに、2l個のカラムアドレス信号A_1c，_1c，…
A_lc，_lcが入力されている。さらにこのデータシ
フト回路４０内の各段のシフトレジスタには、上
記2l個のカラムアドレス信号のうちｌ個の組合せ
が入力されるデコーダが設けられている。そして
このデコーダのうち、特定のアドレス信号の組合
せが入力されているデコーダが設けられているシ
フトレジスタの出力のみがアクテイブにされ、そ
の後、カラムアドレスストローブ信号CASが入
力される毎に出力のアクテイブ状態が後段のシフ
トレジスタに順次シフトされるようになつてい
る。このデータシフト回路４０の各段のシフトレ
ジスタの出力信号φ₁〜φ₂ ^lは、前記４個ずつの
MOSFET２３₁，２４₁，３３₁，３４₁，…２３
₂ ^l，２４₂ ^l，３３₂ ^l，３４₂ ^lのゲートにそれぞれ並
列的に入力されている。

第２図は第１図中のデータシフト回路４０を具
体的に示す回路図である。このデータシフト回路
４０は、カラムアドレスストローブ信号CASお
よびこの信号CASに対してわずかに位相が遅れ
ている信号CAS′が並列的に入力され、かつ前記
2l個のカラムアドレス信号A_1c，_1c，…A_lc，_lc
のうち各ｌ個の組合せがそれぞれ入力される2^l個
のシフトレジスタ４１₁〜４１₂ ^lを備えている。こ
れら各シフトレジスタ４１₁〜４１₂ ^lの相互間に
は、フユーズ５１₁〜５１^l _2-1のそれぞれ、フユー
ズ５２₁〜５２^l _2-1のそれぞれ、フユーズ５３₁〜
５３^l _2-1のそれぞれおよびフユーズ５４₁〜５４^l _2-1
のそれぞれからなるフユーズ５０₁〜５０^l _2-1が設
けられている。上記各フユーズ５０のうちフユー
ズ５１は各シフトレジスタ４１相互間に挿入さ
れ、すべてのフユーズ回路５０のフユーズ５２は
最終段のシフトレジスタ４１₂ ^lと初段シフトレジ
スタ４１₁との間に直列挿入されている。上記各
フユーズ回路５０のうちフユーズ５３はフユーズ
５１，５２の一端どうしの相互間に挿入され、同
じくフユーズ５４はフユーズ５１，５２の他端ど
うしの相互間に挿入されている。なお、これらの
フユーズ５１〜５４はたとえば多結晶ノリコンに
よつて構成されている。

第３図は第２図中のシフトレジスタ４１のう
ち、初段のものとこの次の段のを詳細に示す回路
図である。図示するように、初段のシフトレジス
タ４１₁において、信号φ₁の出力端６１とと正極
性の電源電圧V_DD印加点との間には、そのゲート
にプリチヤージパルスφ_PRが入力されるMOSFET
６２が挿入されている。上記出力端６１とアース
電圧印加点との間には、ｌ個のカラムアドレス信
号A_1c〜A_lcそれぞれがゲートに入力されるｌ個の
MOSFET６３₁〜６３_lが並列挿入されている。
これらのMOSFET６２，６３はMOSFET６３
を駆動MOS、MOSFET６２を負荷MOSとする
デコーダ６４を構成している。

さらに初段のシフトレジスタ４１₁において、
上記出力端６１にはそのドレインに前記カラムア
ドレスストローブ信号CASが入力されている
MOSFET６５のゲートが接続されている。ま
た、初段のシフトレジスタ４１₁において、V_DD印
加点とアース電圧印加点との間には、それぞれ２
つずつのMOSFET６６と６７、６９と７０、７
２と７３、７５と７６を直列接続して直列回路６
８，７１，７４，７７が構成されている。上記
MOSFET６６，７０のゲートは前記フユーズ５
２₁と５３₁の接続点に接続され、上記MOSFET
６７，６９のゲートは前記MOSFET６５のソー
スに接続されている。さらに上記直列回路６８，
７１の直列接続点７８，７９にはMOSFET８
０，８１のゲートがそれぞれ接続されている。上
記MOSFET８０，８１の各ドレインは、前記カ
ラムアドレスストローブ信号CASが供給されこ
の信号CASよりもわずかに位相が遅れた信号
CAS′発生するたとえば遅延回路からなる信号発
生回路４２の出力端に並列的に接続されている。
また上記MOSFET８０ソースは前記MOSFET
７２，７６のゲートに並列的に接続され、上記
MOSFET８１のソースは上記MOSFET７５の
ゲートに接続されている。さらに上記直列回路７
７の直列接続点８２は上記MOSFET７３のゲー
トに接続され、直列回路７４の直列接続点は前記
出力端６１に接続されている。

また次段のシフトレジスタ４１₁でも、
MOSFET６６，７０のゲートが前段のシフトレ
ジスタ４１₁の出力端６１にフユーズ５１₁を介し
て接続されているところ以外はすべて同様に構成
されている。なお、第３図中のMOSFETは第１
図中のものと共にすべてＮチヤンネルでエンハン
スメント型のものであるとする。

次に上記のように構成された装置では、データ
シフト回路４０内に設けられている各フユーズ回
路５０のフユーズ５１〜５４を、装置の製造後に
レーザビーム発生手段等を用いて選択的に溶断す
ることによつてシフトレジスタ４１₁〜４１₂ ^lにお
けるデータシフト経路を変更して全体としてデー
タシフト数を調節するようにしている。たとえ
ば、各フユーズ回路５０のそれぞれ２つのフユー
ズ５３，５４を溶断した場合の動作について説明
する。このとき、データシフト回路４０では2^l個
のシフトレジスタ４１₁〜４１₂ ^lがフユーズ５１，
５２を介して結合され、全体として2^l段のループ
回路をなすデータシフト回路となつている。

まず、メモリセルアレイ１１内のメモリセルか
らデータを読み出す場合、ロウアドレス信号に応
じた列デコーダ１２のデコード出力によつてメモ
リセルアレイ１１の１列分のメモリセルが選択さ
れ、これらのメモリセルから並列的にデータが読
み出される。そしてこれらの読み出しデータは行
デコーダ１３内のセンスアンプによつてセンスさ
れここでいつたんラツチされる。センスアンプで
ラツチされているデータは、この後、データシフ
ト回路４０に与えられているカラムアドレス信号
A_1c，_1c，…A_lc，_lcとは異なるカラムアドレス
信号が入力する行デコーダ１３を介して（2^l×
２）本のデータ線Ｉ／O₁，₁，…Ｉ／O₂ ^l，
Ｉ／O₂ ^lに出力される。

次にたとえばデータシフト回路４０において初
段のシフトレジスタ４１₁に入力されているｌ個
のカラムアドレス信号がすべてＬレベルに設定さ
れている場合、第３図において初段のシフトレジ
スタ４１₁内のMOSFET６３₁〜６３_lはすべてオ
フ状態にされる。これ以前にMOSFET６２はプ
リチヤージパルスφ_PRによつて所定期間オン状態
にされ、出力端６１はＨレベルに設定されてい
る。このためカラムアドレスストローブ信号
CASが入力する前の状態ではこのシフトレジス
タ４１₁の出力φ₁のみがＨレベルに設定される。
この出力φ₁によつて第１図中のMOSFET２３₁，
２４₁，３３₁，３４₁がともにオン状態にされる。
これによつて一対のデータ出力線３１，３２が一
対のデータ線Ｉ／O₁，₁と接続され、この
一対のデータ線Ｉ／O₁，₁に予め出力され
ている読み出しデータが一対のデータ出力線３
１，３２にデータDo，として伝えられてい
る。したがつて、この後に出力バツフア３０から
は、シフトレジスタ４１₁に入力されているカラ
ムアドレス信号に対応した行デコーダ１３内のセ
ンスアンプに予めラツチされていたデータが
Doutとして出力される。

次にデータシフト回路４０にカラムアドレスス
トローブ信号CASが順次入力される。まず最初
の信号CASが入力する。このとき初段のシフト
レジスタ４１₁の出力φ₁はＨレベルになつていて、
MOSFET６５はオンしているので、この信号
CASはこのMOSFET６５を介して初段のシフト
レジスタ４１₁内のMOSFET６７，６９のゲート
に入力される。この結果、上記両MOSFET６
７，６９はともにオン状態にされる。MOSFET
６７がオン状態になることによつて直列回路６８
の直列接続点７８はＬレベルに設定され、これに
よつてMOSFET８０はオフ状態にされる。また
上記MOSFET８０がオフ状態にされることによ
つてMOSFET７２，７６はともにオン状態にさ
れることがない。一方、このときにMOSFET６
６，７０のゲート入力となる最終段のシフトレジ
スタ４１₂ ^lの出力φ₂ ^lがＬレベルになつていると仮
定すれば、MOSFET６６，７０はともにオフ状
態にされる。

この結果、信号CASが入力してMOSFET６９
がオン状態にされれば、直列回路７１の直列接続
点７９はＨレベルされさらにこれによつて
MOSFET８１がオン状態にされる。信号CASの
入力後、これよりもわずかに遅れて信号発生回路
４２から信号CAS′が出力される。そしてこの信
号CAS′が上記MOSFET８１を介してMOSFET
７５のゲートに入力され、この後、MOSFET７
５がオン状態にされる。上記MOSFET７５がオ
ン状態にされることによつて直列回路７７の直列
接続点８２がＨレベルに設定され、これによつて
MOSFET７３がオン状態に設定される。すると
いままでＨレベルにされていた出力端６１はこの
MOSFET７３によつてＬレベルにされる。すな
わち、初段のシフトレジスタ４１₁の出力φ₁は初
めはＨレベルにされ、信号CASが入力した後は
Ｌレベルとされる。

一方、次段のシフトレジスタ４１₂において信
号CASが入力する前の状態では、ｌ個のカラム
アドレス信号のうち少なくとも１つはＨレベルに
なつており、MOSFET６３₁〜６３_lいずれかが
オン状態にされている。このためプリチヤージパ
ルスφ_PRによつてMOSFET６２が予め所定期間オ
ン状態にされても出力端６１における信号φ₂は
Ｌレベルのまま保持される。またこのことは初段
以外の他のシフトレジスタでも同様である。

したがつて、MOSFET６５はオフ状態にされ
ており、MOSFET６７，６９はともにオン状態
にされることがない。またフユーズ５１₁は溶断
されていないので、Ｈレベルにされている初段の
シフトレジスタ４１₁の出力φ₁がこのフユーズ５
１₁を介して次段のシフトレジスタ４１₂の
MOSFET６６，７０に入力される。これによつ
てMOSFET６６がオン状態にされて直列回路６
８の直列接続点７８がＨレベルにされ、さらにこ
れによつてMOSFET８０がオン状態にされる。
またMOSFET７０もオン状態にされ、この結
果、MOSFET８１はオフ状態される。この状態
で最初の信号CASが入力され、この後、最初の
信号CAS′が信号発生回路４２から出力されると、
この信号CAS′はオン状態にされている上記
MOSFET８０を介してMOSFET７２，７６の
ゲートに入力される。この結果、直列回路７４に
おいてMOSFET７２はオン状態に、MOSFET
７３はオフ状態にされ、これによつていままでＬ
レベルに保持されていた出力端６１における信号
φ₂はＨレベルにされる。

データシフト回路４０に最初のカラムアドレス
ストローブ信号CASが入力した後は、上記した
ようにφ₁がＬレベルにされ、今度はφ₂がＨレベ
ルにされる。これにより、今度は第１図中の
MOSFET２３₁，２４₁，３３₁，３４₁の代りに
MOSFET２３₂，２４₂，３３₂，３４₂がともに
オン状態にされて、一対のデータ入出力線Ｉ／
O₂，₂に予め出力されている読み出しデー
タが一対データ出力線３１，３２にデータDo，
Doとして伝えられる。したがつて、この後に出
力バツフア３０からは、シフトレジスタ４１₂に
入力されているカラムアドレス信号に対応した行
デコーダ１３内のセンスアンプに予めラツチされ
ていたデータがDoutとして出力される。

また最初のカラムアドレスストローブ信号
CASが入力した後、次段のシフトレジスタ４１₂
ではMOSFET６５がオン状態にされ、初段のシ
フトレジスタ４１₁の出力φ₁によつて次段のシフ
トレジスタ４１₂内のMOSFET６６，７０がとも
にオフ状態にされる。この状態は最初の信号
CASが入力する前の初段のシフトレジスタ４１₁
と等価である。したがつて、次に信号CASが入
力すれば次段シフトレジスタ４１₂の出力φ₂はＬ
レベルにされる。ここでデータシフト回路４０内
のシフトレジスタ４１₁〜４１₂ ^lは各フユーズ５１
を介して多段縦続接続されているので、各段にお
ける出力φ₁〜φ₂ ^lのＨレベルの状態が信号CASの
入力動作と同期して順次最終段に向つてシフトさ
れる。この結果、2^l個の信号CASが入力されるこ
とによつて2^l対のデータ線Ｉ／O₁，₁，…
Ｉ／O₂ ^l，₂ ^lに予め出力されているデータが
一対のデータ出力線３１，３２に順次伝えられ、
これにより行デコーダ１３内のセンスアンプでラ
ツチされていた2^lビツトのデータがシリアルに出
力バツフア３０から出力される。

ところで、データシフト回路４０において、最
終段のシフトレジスタ４１₂ ^lは（2^l−１）個のフ
ユーズ５２を直列に介して初段のシフトレジスタ
４１₁に結合され、全体としてループ回路を構成
しているので、（2^l＋１）個目の信号が入力され
ると、再び初段のシフトレジスタ４１₁の出力φ₁
がＨレベルにされ再び初めのデータが出力され
る。

このようにデータシフト回路４０内のフユーズ
回路５０の各フユーズ５３，５４をすべて溶断し
た場合に、各段のシフトレジスタ４１₁〜４１₂ ^lは
シリアルに接続された状態となり、この後、信号
CASに順次入力することにより2^lビツトのデータ
はサイクリツクにすべて読み出されることにな
る。

ところでいま、中央に位置するフユーズ回路５
０₂ ^l-1のフユーズ５１₁ ^l-1，５２₂ ^l-1と、これ以外
のフユーズ回路５０の各フユーズ５３，５４を溶
断すると、シフトレジスタ４１₁〜４１₂ ^l-1によつ
て単独のループ回路が構成され同様にシフトレジ
スタ４１₂ ^l-1＋₁〜４１₂ ^lによつて単独のループ回
路が構成される。このときには、指定されたｌ個
のカラムアドレス信号によつていずれか一方のル
ープ回路のみがデータシフト可能となり、2^l-1個
の出力によつて2^l-1個のデータが前記と同様な操
作で順次読み出される。このように、フユーズ回
路５０内のフユーズ５１〜５４を選択的に溶断す
ることによつて、データシフト回路４０における
データシフト経路が変更されこれによつてデータ
シフト数が2^l、2^l-1、…２、１と種々に調節され
る。

これによつてシルアルに読み出すことができる
データのビツト数が変えられる。ただし、１ビツ
トのみのデータ読み出しを行なう場合、つまりノ
ーマルモードの読み出しの場合、各フユーズ回路
５０内の各フユーズ５１〜５２を溶断するもので
あるが、いずれのフユーズも溶断することなしに
同じ効果をもたらすことができる。

この実施例の装置ではデータの書き込みも行な
うことができる。この場合にはデータの読み出し
時と同様にデータシフト回路４０の出力によつて
MOSFET２３₁〜２３_l，２４₁〜２４_lを順次オン
状態に設定してデータ入力線２１，２２をデータ
線Ｉ／O₁，₁，〜Ｉ／O₂ ^l，₂ ^lに順次接
続させ、入力バツフア２０から書き込み用データ
Di，を行デコーダ１３内のセンスアンプにラ
ツチさせることにより行なわれる。そしてこの場
合にもフユーズ回路５０内のフユーズ５１〜５４
を選択的に溶断することによつて、シリアルに書
き込みができるデータのビツト数を自由に変える
ことができる。

このように上記実施例によれば、装置の製造後
に、フユーズ回路５０内のフユーズ５１〜５４を
レーザビーム発生手段等を用いて選択的に溶断す
ることにより、データの読み出しもしくは書き込
み時のシリアルモードすなわちビツト数を大きな
範囲で変えることができる。このため、シリアル
モードに応じて製造工程を変更する必要がないの
で、生産時間を大幅に低減させることができる。

また上記実施例によれば、前記ノーマルモー
ド、ページモード、ニブルモード等の各モードに
対して専用の回路を設けることなしに、１つのデ
ータシフト回路４０を設けこの回路内部における
データシフト経路を変更することによつて各モー
ドを実現しているので、使用されない余分な回路
の発生は従来よりも十分に少なくすることができ
る。このため、チツプサイズの小型化が可能であ
り、生産コストを安価とすることができる。

さらにまたデータシフト回路４０内のフユーズ
５１〜５４を選択的に溶断する手段としてのレー
ザビーム発生手段としては、不良メモリセルをス
ペアメモリセルと交換して使用するいわゆる冗長
機能を有するメモリの分野において利用されてい
るレーザ装置をそのまま利用することができる。

なお、この発明は上記実施例に限定されるもの
ではなく種々の変形が可能である。たとえば上記
実施例ではこの発明をダイナミツク型ランダムア
クセスメモリに実施した場合について説明した
が、これはメモリセルとしてスタテイツク型のも
のを備えたスタテイツク型ランダメアクセスメモ
リに対しても実施が可能であることはいうまでも
ない。

〔発明の効果〕

以上説明したようにこの発明によれば、データ
の読み出し、書き込みモードが異なるランダムア
クセス型の半導体記憶装置を構成する際に、生産
コストおよび生産時間を大幅に低減させることが
できる半導体記憶装置が提供できる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるダイナミツ
ク型ランダムアクセスメモリのブロツク図、第２
図は第１図中のデータシフト回路を具体的に示す
回路図、第３図は第２図の一部を詳細に示す回路
図である。１０……メモリ回路、２０……入力バツフア、
３０……出力バツフア、４０……データシフト回
路、Ｉ／Ｏ……データ入出力線、２１，２２……
データ入力線、３１，３３……データ出力線、２
３，２４，３３，３４……MOSFET（データ選
択手段）、４１……シフトレジスタ、５０……フ
ユーズ回路、５１〜５４……フユーズ。

Claims

【特許請求の範囲】１データの書き込みおよび読み出しを行なうメ
モリ回路と、このメモリ回路に結合される複数の
データ線と、上記メモリ回路に書き込むべきデー
タを上記データ線に出力するとともに上記メモリ
回路から読み出されるデータが上記データ線を介
して入力されるデータ入出力手段と、複数のデー
タシフト手段を多段縦続接続してループ回路を構
成したデータシフト回路と、このデータシフト回
路の各データシフト手段の出力データに応じて、
データ読み出し時には上記複数の各データ線上に
現われているデータを順次選択して上記データ入
出力手段へ供給し、データ書き込み時には上記デ
ータ入出力手段から出力されるデータを順次選択
して上記複数の各データ線に供給するデータ選択
手段と、上記データシフト回路におけるデータシ
フト数を調節する調節手段とを具備したことを特
徴とする半導体記憶装置。２前記調節手段は前記データシフト回路の各デ
ータシフト手段相互間に設けられたフユーズ回路
である特許請求の範囲第１項に記載の半導体記憶
装置。３前記データシフト回路の各データシフト手段
は複数ビツトのアドレス信号の組合せが入力され
るデコーダをそれぞれ備え、かつ各データシフト
手段にはカラムアドレスストローブ信号およびこ
れと同期した信号が同期信号として入力され、こ
のデータシフト回路は特定のアドレス信号の組合
せが入力されているデータシフト手段の出力デー
タをカラムアドレスストローブ信号に同期して順
次シフトするように構成されている特許請求の範
囲第１項に記載の半導体記憶装置。