JPH0238969B2 - - Google Patents

Description

【発明の詳細な説明】

〔発明の属する技術分野〕 本発明は記憶装置の二重化制御方式、さらに詳
しく言えば、情報処理装置における記憶装置の二
重化制御方式に関する。 〔従来技術とその問題点〕 一般に記憶装置を二重化する場合、次の様な方
式がある。すなわち、二重化された記憶装置の一
方を常用側、他方を待機側とし、書込み時は同時
に動作させ、同一番地に同一内容を書込み、読出
し時には常用側のみデータを出力させる。いま常
用側から読出したときエラーを生ずると、常用側
は切離され、他方の待機していた記憶装置が常用
に切替えられ直ちに正しいデータを出力する。 第１図および第２図に従来技術による記憶装置
の二重化制御方式を例示する。 第１図は二つの記憶装置の間に共通の二重化制
御部を設けた方式の例のブロツク構成図である。
図において、１，１′は記憶部、２，２′はエラー
検出回路、３，３′はエラー検出信号、４，４′は
アドレス入力、５，５′は書込みデータ、６，
６′は読出しデータ、７，７′は二重化制御ゲート
信号、８は共通の二重化制御部、９はシステム・
バス、１０，１０′はゲートを示す。 第１図において、記憶部１の側を常用側とすれ
ば記憶部１′の側は待機側として機能する。エラ
ー検出回路２，２′はそれぞれ記憶部１，１′に対
する入出力データをチエツクし、異常を検出する
とエラー検出信号３，３′にて、記憶部１および
１′に共通に設けられた二重化制御部８に通知す
る。 記憶部１の側を常用側、１′の側を待機側とし
て動作しているとき、二重化制御部８は、二重化
制御ゲート信号７のみを出力し、ゲート１０を導
通させて、記憶部１から出力する読出しデータを
有効としてシステム・バス９に送出しているが、
常用側記憶部１のエラー検出回路２がエラーを検
出してエラー検出信号３が入力されたことによ
り、二重化制御ゲート信号７の出力を中止して、
ゲート１０を閉じて今まで常用側であつた記憶部
１の出力を停止し、代つて二重化制御ゲート信号
７′を出力し、ゲート１０′を導通させ記憶部１′
の読出し出力を有効としてシステム・バス９に送
出するようにし、すなわち、記憶部１′を待機側
から常用側に切替える。先に常用側であつた記憶
装置はシステムから切離されていない。記憶装置
の構成としては記憶部１′のみの一重化構成とな
る。 第２図は、第１図における二重化制御部８を記
憶装置対応に個別に設ける方式である。 第２図において、その参照数字は第１と同じも
のを示す。なお１３，１３′は記憶部１，１′対応
に設けた二重化制御部、１２は上記二重化制御部
１３，１３′間で相互間の制御情報（常用、待機
の状態、エラーの有無など）を交換する信号線で
あり、１１，１１′はそれぞれ記憶部１，１′およ
び二重化制御部１３，１３′を含む記憶装置であ
る。 第２図に示す方式の場合、常用側の記憶装置１
１において読出しデータにエラーを検出すれば第
１図の方式と同様にエラー検出回路２がエラー検
出信号３をその二重化制御装置１３に送る。この
二重化制御装置１３は二重化制御ゲート信号７の
出力を中止してゲート１０を閉じて、今まで常用
側であつた記憶装置１の出力を停止するととも
に、信号線１２を経てエラー検出情報を待機側の
二重化制御装置１３′に伝送し、二重化制御装置
１３′は上記エラー検出情報を受けると、待機側
記憶装置１１′のエラー検出信号３′を受信してい
なければ二重化制御ゲート信号７′を出力して、
ゲート１０′を開き、待機側記憶装置１′の読出し
データをシステム・バス９に送出するようにす
る。 このようにして、待機側が有効となり、常用側
は切離される。 上記の様な制御を行なうにあたり、上記した従
来の技術では下記のような問題がある。 (1) エラーが生じた記憶装置のシステムからの切
離しが主体であり、切離された記憶装置の再立
上げができない。 (2) 二重化された二つの記憶装置に対して、各々
の状態を監視、制御する共通の制御部が必要で
ある（第１図）。 (3) 前(2)項を改善して共通の制御部を設けず、二
つの記憶装置に個別に二重化制御部を設ける方
式の場合（第２図）、各々の二重化制御部の間
で相互の制御情報を交換するため、一般には、
複数の専用の回線および交換すべき情報の転送
を制御するための複雑な手段が必要である。 〔発明の目的〕 本発明は、記憶装置の二重化制御方式におい
て、従来技術における前述の問題点を改善し、さ
らに信頼性の高い記憶装置の二重化制御を簡単な
手段によつて行なうことを目的とする。 〔発明の実施例〕 以下、図面について本発明の実施例を説明す
る。 第３図は本発明の一実施例の構成を示す図であ
る。 図において、参照番号は、第１図および第２図
と同一のものを示す。 なお、第３図における１１，１１′はそれぞれ
常用側および待機側に切替えて使用する記憶装置
であつて、１４，１４′は二重化制御部、１５，
１５′はフリツプフロツプ、１６，１６′はアン
ド・ゲート、１７，１７′はナンド・ゲートでそ
の出力はワイヤド・オアとして一本の信号線２３
に接続されているもの、１８，１８′はデバイ
ス・セレクト信号（SEL）、１９，１９′は出力イ
ネーブル信号（RUN）、２０，２０′は初期設定
スイツチで、互に排他的に動作するもの、２１，
２１′は二重化制御信号（ACK）、２２，２２′は
否定回路、２４，２４′はアドレス・デコード部
を示す。 図から明らかなように記憶装置１１と１１′と
は同一構成であり、記憶装置１１の構成部分およ
び信号に対応する記憶装置１１′の構成部分およ
び信号には同一参照数字に′を付して示す。 記憶装置１１についてその動作を説明する。 記憶装置１１がシステム・バス９を介してマス
タ・デバイスからアクセスされたときのみ、アド
レス・デコード部２４はデバイス・セレクト信号
１８（SEL）を出力し、記憶装置１１のデータの
読出し、あるいは書込みを可能にする。記憶装置
１に対する書込みデータ読み出しデータに異常が
あつた時エラー検出部２はエラー検出信号３
（ERR）を二重化制御部１４に出力する。１０は
出力ドライバ（アンド・ゲート）であり、フリツ
プフロツプ１５がセツトされてその出力する出力
イネーブル信号１９（RUN）が“１”であり、
デバイス・セレクト信号（SEL）が“１”のとき
アンド・ゲート１６は“１”を出力し、その出力
“１”によつて出力ドライバ１０が動作し、記憶
部１から線６を介して送られてくる読出しデータ
をシステム・バス９に出力し、あるいはマスタ・
デバイスに対する応答信号をシステム・バス９に
出力可能とする。このときは、上記記憶装置１１
は常用側となつている。 二重化制御部１４は、 エラー検出信号３（ERR） 出力イネーブル信号（RUN） 初期設定スイツチ９の状態を示す信号（MST） 二重化制御信号２１（ACK） デバイス・セレクト信号１８（SEL） の組合せを入力条件として、後述する状態遷移図
（第４図）に基いて、フリツプフロツプ１５をセ
ツト、リセツトすることにより二重化制御を行な
う。なおフリツプフロツプ１５はシステム立上時
はリセツトされる。初期設定用スイツチ２０は、
対となる記憶装置１１′の初期設定用スイツチ２
０′と排他的に設定され、システム立上時の二重
化制御部１４，１４′の常用権獲得の優先順位を
定める。線２３は記憶装置１１，１１′のナン
ド・ゲート１７，１７′の出力をワイヤード・オ
ア接続したもので、フリツプフロツプ１５，１
５′から出力する出力イネーブル１９，１９′
（RUN）とデバイス・セレクト信号１８，１８′
とのそれぞれの論理積の論理和であり、各記憶装
置１１，１１′の二重化制御部１４，１４′では二
重化制御信号２１，２１′（ACK）として受信さ
れる。 記憶装置１１，１１′にそれぞれ設けられた二
重化制御部１４，１４′はフリツプフロツプ１５，
１５′の出力信号１９，１９′（RUN）および上
記信号２１，２１′（ACK）を用いて相互の状態
を認識することができる。 また二重化制御信号２１，２１′（ACK）が有
効となるのは、記憶装置１１および１１′がマス
タ・デバイスからアクセスされ、デバイス・セレ
クト信号１８，１８′（SEL）が有効となつてい
る期間のみである。すなわち、本信号２１，２
１′（ACK）は二重化制御を行なう複数組の二重
化デバイスが時分割的に用いることができる。 次に二重化制御部１４の各種信号（ERR.
ACK.RUN.SEL.MST等）の入力条件に対応して
その制御状態すなわち、フリツプフロツプ１５を
どのように制御するかについて説明する。 二重化制御部１４に対する入力は、上記の５種
であり、その出力はフリツプフロツプ１５に対す
るSET，RESET信号である。 二重化制御部１４は複数個の制御ステージをと
り、上記フリツプフロツプ１５を適切に制御する
ことにより二重化制御を行なう。制御ステージは
下記７種のステージよりなる。すなわち、 S1…非選択ステージ S2…常用ステージ１ S3…待機ステージ１ S4…判定ステージ１ S5…判定ステージ２ S6…常用ステージ２ S7…待機ステージ２ 第５図は上記の５種の信号の組合せによる入力
条件を示す図である。 図において、“１”は該当信号の存在すること
を“０”は該当信号の存在しないことを示し、な
お×印については“０”，“１”に拘らず第５図の
関係が成立するものとする。 各ステージについて第４図，第５図を用いて説
明する。 (1) S1非選択ステージ：記憶装置１１および１
１′がマスタ・デバイスからアクセスされてい
ない時すなわち各アドレス・レコード部２４，
２４′から信号１８，１８′（SEL）が無いとき
のステージである。第５図の入力条件（SEL
が“０”）のときこのステージにある。 (2) S2常用ステージ１：常用権を有するステー
ジである。S1ステージからこのS2ステージへ
移行するときの入力条件は、第５図ので
ある。このS2ステージでは第３図においてフ
リツプフロツプ１５がセツトされ、出力信号１
９（RUN）が“１”となり、従つて信号１８
（SEL）が“１”となるアンドゲート１６の出
力“１”により出力ドライバ１０が能動状態と
なり、読出されたデータの出力を可能としてい
る。同時に読出しデータあるいは書込みデータ
の異常チエツクを行ない、異常がなければマス
タ・デバイスに対して応答信号を返す。 異常があれば、信号３（ERR）を受けて、
二重化制御部１１は、リセツト信号（SET
“０”，RESET“１”）を出力してフリツプフロ
ツプ１５をリセツトしてその出力を停止し、こ
れにより出力ドライバ１０の出力を禁止し、判
定ステージS5に移行する。 (3) S3待機ステージ１：常用権を有しないステ
ージである。S1ステージからこのS3ステージ
へ移行するとこの入力条件は第５図のであ
る。このときは第３図において、フリツプフロ
ツプ１５は待機側であればリセツトされている
ので、出力ドライバ１０の出力は禁止されてい
る。このS3ステージにある記憶装置（１１，
あるいは１１′）は待機側であるが、このとき、
二重化されたもう一方の記憶装置（１１′ある
いは１１）はS2常用ステージ１にあり、その
フリツプフロツプ１５はセツトされており常用
側となつている。待機側は第３図における信号
２０′あるいは２１′（ACK）を監視すること
により、常用側のフリツプフロツプ１５の状態
を知ることができる。すなわち、フリツプフロ
ツプ１５がセツトされ、その出力信号１９
（RUN）が“１”であれば信号１８（SEL）が
“１”となつたときナンド・ゲート１７の出力
は“０”となり、ナンド・ゲート１７の出力は
ナンド・ゲート１７′とワイヤド・オア接続さ
れていて線２３上の信号は“０”となり、これ
が否定回路２２，２２′で否定された信号２１，
２１′（ACK）は“１”であるが、フリツプフ
ロツプ１５がリセツトされると信号１９
（RUN）は“０”となり、ナンド・ゲート１７
の出力は“１”となる。従つて線２３上の信号
も“１”となり、この信号“１”の否定信号２
１，２１′（ACK）は“０”となる。すなわ
ち、待機側で信号２１，２１′（ACK）が
“０”となつたことは常用側のフリツプフロツ
プ１５がリセツトされたことを示し、常用側で
エラーが検出されたことが判る。そこで待機側
の二重化制御部はセツト信号（SET“１”，
RESET“０”）を出力してフリツプフロツプ１
５をセツトし、S6常用ステージ２へ移行する。 (4) S4判定ステージ１：システム立上時第５図
における入力条件を満足する記憶装置が移行
するステージである。第３図において、システ
ム立上時は、記憶装置１１および１１′におい
て、それぞれのフリツプフロツプ１５，１５′
は両方共リセツトされるが、初期設定スイツチ
２０，２０′は記憶装置１１と１１′とでは排他
的に設定される。短絡を“０”開放を“１”と
すれば、第３図において二重化制御装置１４は
MST信号として“１”を、同じく１４′は
“０”を受けている。第３図においてシステム
立上後マスター・デバイスから第１回目のアク
セスがなされた時、記憶装置１１は第５図にお
ける入力条件が成立し、S2常用ステージ１
へ移行し、記憶装置１１′は記憶装置１１の有
無によらず本ステージへ移行する。本ステージ
では信号２１′（ACK信号）の有無をチエツク
することにより、記憶装置１１′の二重化制御
装置１４′は記憶装置１１の有無を判定する。
記憶装置１１があれば、該記憶装置１１のフリ
ツプフロツプ１５がセツトされ、信号２１′
（ACK信号）は有効となり、記憶装置１１′の
二重化制御部１４′はS3待機ステージ１へ移行
し、待機側となる。記憶装置１１がなければ信
号２１′（ACK信号）は無効となつている。
（“０”である）ので、記憶装置１１′の二重化
制御部１４′はセツト信号（SET“１”，
RESET“０”）を出力し、そのフリツプフロツ
プ１５′をセツトし、S2常用ステージ１へ移行
し、常用側となる。 (5) S5判定ステージ２：常用側において、異常
が検出されたとき移行するステージである。第
３図における信号２１（ACK）の有無をチエ
ツクする。待機側からの信号２１（ACK）の
返信を待つた後、信号２１（ACK）が有れば、
待機側であつた記憶装置がそのフリツプフロツ
プ１５あるいは５′をセツトしてS6常用ステー
ジ２に移行したと判断し、自からはS7待機ス
テージ２に移行する。 (6) S6常用ステージ２：S2常用ステージ１と同
一であるが、本ステージではデータの異常チエ
ツクを行なわない。 (7) S7待機ステージ２：S3待機ステージ１と同
一であるが、本ステージでは第３図における信
号２１，２１′（ACK）の監視を行なわない。 以上、すべてのステージにて、マスタ・デバイ
スからのアクセスが終了して信号１８，１８′
（SEL）がなくなると二重化制御部の制御はS1非
選択ステージへ移行する。 次に、第３図、第４図および第５図を用いて本
発明における二重化制御の動作を説明する。な
お、以下の説明において入力条件〜について
は第５図を、S1〜S7ステージついては第４図を
参照されたい。 システス立上時、記憶装置１１，１１′はとも
にS1非選択ステージにあり、また第３図に示す
フリツプフロツプ１５，１５′は共にリセツテさ
れている。ここで初期設定スイツチ２０をオフ
（MST“１”）、２０′をオン（MST“０”）として
おくと、マスタ・デバイスから第１回目のアクセ
スを受けると、記憶装置１１では入力条件が成
立し、S1非選択ステージからS2常用ステージ１
へ移行し、フリツプフロツプ１５がセツトされ、
記憶装置１１が常用機となり、記憶装置１１′で
は入力条件が成立し、S1非選択ステージ→S4
判定ステージ１→S3待機ステージと移行し、待
機側となる。以後・アクセスのある毎に、常用側
の記憶装置１１では入力条件が成立してS1非
選択ステージ→S2常用ステージ１と移行し、待
機側の１１′では入力条件が成立し、S1非選択
ステージ→S3待機ステージ１と移行し、それぞ
れ常用／待機の関係を維持しつづける。 次に常用側記憶装置１１において、該記憶装置
１１に対する入出力データに異常が検出される
と、第３図におけるエラー検出信号３（ERR）
が出力され、該記憶装置１１の二重化制御部１４
は、S2常用ステージ１にあつてこれを判定し、
その結果によりフリツプフロツプ１５をリセツト
し、S5判定ステージ２に移行する。記憶装置１
１のフリツプフロツプ１５がリセツトされると、
待機側の記憶装置１１′において信号２１′
（ACK）が消失する。該記憶装置１１′の二重化
制御部１４′はS3待機ステージ１にあつて、その
信号２１′（ACK）の消失を検知すると、自分の
フリツプフロツプ１５′をセツトし、S6常用ステ
ージ２へ移行し、常用側となる。今まで待機側で
あつた記憶装置１１′のフリツプフロツプ１５′が
セツトされることにより、今まで常用側であつた
記憶装置１１の信号２１（ACK）が有効となる。
記憶装置１１の二重化制御部１４はS5判定ステ
ージにあるので、これを判定して、S7待機ステ
ージ２へ移行し、待機側となる。 以後はアクセス毎に、記憶装置１１では入力条
件が成立してS1非選択ステージ→S3待機ステ
ージ１と移行し、記憶装置１１′では入力条件
が成立して、S1非選択ステージ→S2常用ステー
ジ１と移行する。すなわち、常用／待機の切換が
行なわれる。 本発明によれば、第３図に示す記憶装置１１あ
るいは１１′のいづれか一方すなわち、記憶装置
を１セツトだけ実装して使用することができる。
この際、初期設定スイツチ２０，２０′は常用権
獲得の優先順位を設定するだけであるので、１セ
ツトのみ使用するときは初期設定スイツチ２０あ
るいは２０′をオン，オフの何れに設定しても支
障ない。オフ（“１”）に設定すれば上記のように
S1非選択ステージS1→S2常用ステージ１の順に、
オン（“０”）に設定すればS1非選択ステージ→
S4判定ステージ１→S2常用ステージ１の順にS2
常用ステージ１に移行し、常用権を獲得できる。
また、本発明による記憶装置を二重構成で用いる
場合は、同一構成の記憶装置を単に２セツト同一
アドレス空間に実装するだけでよい。 第３図に示した二重化制御部１４，１４′は例
えば第６図に示すように構成することができる。 第６図において、１４は第３図の二重化制御部
１４，１４′に相当する部分で、１５は同じく第
３図のフリツプフロツプ１５，１５′に相当する。
図において、２５は、第４図の状態遷移をプログ
ラムしたデシジヨン・テーブル等を含むリード・
オンリ・メモリ（ROM）、２６はレジスタ、２
７はステージ・アドレスのROM２５よりの出力
線、２９はフリツプフロツプ１５のセツト、リセ
ツトを指示する信号のROM２５よりの出力線で
ある。 出力線２７によつて選ばれるステージ・アドレ
スは、前記した二重化制御部１４，１４′の各ス
テージS1〜S7を示す数字データであり、この場
合１〜７の数字情報で表わされる。この数字情報
（ステージ・アドレス）は一旦レジスタ２６にラ
ツチされクロツクCLKにより線２８に読出され、
ROM２５に入力する。 ROM２５は、信号（ERR，ACK，RUN，
SEL，MST）の入力条件（第４図の〜）と、
線２８から入力するステージ・アドレス情報とを
入力し、これ等をアドレスとして、ROM２５に
含まれる上記デシジヨン・テーブルを牽引して得
たデータを、セツト、リセツト信号出力線２９お
よび新しいステージを指定するステージ・アドレ
ス出力線２７に出力する。ステージ・アドレス
は、信号（ERR，ACK，RUN，SEL，MST）
の入力条件に変化がない限り、ROM２５とレジ
スタ２６との間をクロツクCLKにより循環する。 本発明よれば、二重化制御部１４，１４′は第
６図に示すように状態遷移をプログラムしたデシ
ジヨンテーブルを含むROM２５とレジスタ２６
のみの非常に簡単な構成で実現できる。 〔発明の効果〕 本発明によれば、二重化された記憶装置の一方
を常用側とし、他方を待機側として動作させる場
合、常用側で異常を検出した時、常用側のシステ
ムからの切離しを行なわず、単に常用側を待機側
に、また待機側を常用側に切換える常用／待機の
切換のみを行なうように構成したため、常用側か
ら待機側に切換えた記憶装置を、待機側から常用
側に切換えた目下の常用記憶装置の異常により、
再度常用側として直ちに立上げることができる効
果がある。すなわち、本発明によれば二重化され
た双方の信号に異常が生じた場合でも、異常が同
一アドレスでない限り、常に正常な方の記憶装置
を常用に切換えて正常な運転を継続する事ができ
る。一般に同一アドレスで二つの記憶装置が共に
異常となる確率は非常に小さいので、本発明は記
憶装置の動作の信頼性の向上に大きな効果があ
る。 また、二重化制御のための共通部がなく、その
ため、記憶装置を同一のアドレス空間に単に２セ
ツト実装するだけで、二重化構成が容易に行なえ
る効果がある。 記憶装置相互間で転送すべき二重化制御信号
は、１本の信号線を時分割使用としたため、複数
の装置が共通に使用することができ、信号線の数
を最小限におさえる効果がある。 本発明の根本をなす二重化制御部の状態遷移
は、この状態遷移をプログラムしたデシジヨン・
テーブルを含むROMおよびレジスタ等の少数の
部品で簡単に構成することができ、低コスト、高
信頼性が得られる。

【図面の簡単な説明】

第１図は従来技術による共通の二重化制御部を
設けた記憶装置の二重化制御方式の接続図、第２
図は従来技術による個別の二重化制御部を設けた
記憶装置の二重化制御方式の接続図、第３図は本
発明の一実施例の接続構成を示す図、第４図は二
重化制御部の本発明によるステージの状態遷移
図、第５図は本発明における二重化制御部に入力
する信号の組合せによる入力条件を示す図、第６
図は本発明における二重化制御部の構成の一例を
示す図である。 １，１′……記憶部、２，２′……エラー検出回
路、３，３′……エラー検出信号、４，４′……ア
ドレス入力、５，５′……書込みデータ、６，
６′……読出しデータ、７，７′……二重化制御ゲ
ート信号、９……システム・バス、１０，１０′
……ゲート、１１，１１′……記憶装置、１４，
１４′……二重化制御部、１５，１５′……フリツ
プフロツプ、１６，１６′……アンドゲート、１
７，１７′……ナンド・ゲート、１８，１８′……
デバイス・セレクト信号（SEL）、１９，１９′…
…出力イネーブル信号（RUN）、２０，２０′…
…初期設定スイツチ、２１，２１′……二重化制
御信号（ACK）、２２，２２′……否定回路、２
３……一本の信号線、２４，２４′……アドレ
ス・デコード部、２５……リード・オンリ・メモ
リ（ROM）、２６……レジスタ、２７……ステ
ージ・アドレス出力線、２８……ステージ・アド
レス転送線、２９……セツト・リセツト信号出力
線、CLK……クロツク。

Claims (1)

1. 【特許請求の範囲】 １ 記憶部、該記憶部のアドレス・デコード部、
   該記憶部のエラー検出回路、二重化制御部、該二
   重化制御部の出力信号に基づいて常用側か待機側
   かを記憶するフリツプフロツプ、前記アドレス・
   デコード部とフリツプフロツプの出力信号が入力
   されるゲート回路及び初期設定スイツチを少なく
   ともそれぞれ具備した２個の記憶装置と、 前記各ゲート回路の出力端に接続される１本の
   信号線と、 を有し、 前記二重化制御部は、前記アドレス・デコード
   部、エラー検出回路、フリツプフロツプ、初期設
   定スイツチの各出力信号及び前記信号線上の信号
   の組合せを入力条件として予め設定された状態遷
   移に基づいて記憶装置の立上げ、常用側または待
   機側への切換えを制御することを特徴とする記憶
   装置の二重化制御方式。