JPH0230137A - 半導体装置の配線形成方法 - Google Patents
半導体装置の配線形成方法Info
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- JPH0230137A JPH0230137A JP63181008A JP18100888A JPH0230137A JP H0230137 A JPH0230137 A JP H0230137A JP 63181008 A JP63181008 A JP 63181008A JP 18100888 A JP18100888 A JP 18100888A JP H0230137 A JPH0230137 A JP H0230137A
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- insulating film
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の配線形成方法に関し、特に多層配
線形成方法に関する。
線形成方法に関する。
従来の半導体集積回路の多層配線の形成方法を次に述べ
る。半導体素子が形成され、その上にＣＶＤ ５１０
２膜のような絶縁膜が成長され、コト ンタク輿孔を開孔した半導体基板に対し、例えばＡ７の
ような第１層配線物質をスパッタ法等により被着する。
る。半導体素子が形成され、その上にＣＶＤ ５１０
２膜のような絶縁膜が成長され、コト ンタク輿孔を開孔した半導体基板に対し、例えばＡ７の
ような第１層配線物質をスパッタ法等により被着する。
この第１層配線物質をフォトエツチング技術によりパタ
ーニングし、素子電極、下層配線、スルーホールの座を
同時に形成し、しかる後に層間絶縁膜を例えばプラズマ
ＣＶＤ法により成長し、下層配線物質で形成したスルー
ポール座個所にフォトエツチング技術によりスルーホー
ル孔を開孔し、次に上層配線物質をスパッタ法等により
被着し、これをフォトエツチング技術によりパターニン
グして上層配線及びスルーホール上の接続部を同時に形
成することにより前記スルーホール孔を介して上下層を
接続し形成する方法がとられていた。
ーニングし、素子電極、下層配線、スルーホールの座を
同時に形成し、しかる後に層間絶縁膜を例えばプラズマ
ＣＶＤ法により成長し、下層配線物質で形成したスルー
ポール座個所にフォトエツチング技術によりスルーホー
ル孔を開孔し、次に上層配線物質をスパッタ法等により
被着し、これをフォトエツチング技術によりパターニン
グして上層配線及びスルーホール上の接続部を同時に形
成することにより前記スルーホール孔を介して上下層を
接続し形成する方法がとられていた。
また前記層間絶縁膜としてはプラズマＣＶＤ膜以外にも
例えば特開昭５７−１００７４８、特開昭５８−１２４
２４６等で塗布法によるガラス膜とＣＶＤ法による絶縁
膜の多層構成やシリコン有機化合物の塗布法により５ｉ
ｆ２膜の形成が提唱されている。
例えば特開昭５７−１００７４８、特開昭５８−１２４
２４６等で塗布法によるガラス膜とＣＶＤ法による絶縁
膜の多層構成やシリコン有機化合物の塗布法により５ｉ
ｆ２膜の形成が提唱されている。
上述した従来の多層配線の形成方法は、層間膜にプラズ
マＣＶＤ膜を用いた場合、一般にプラズマＣＶＤ膜単相
では下地及び下層配線の凹凸を表面まで反映するため、
下層配線物質の膜厚な１．０μｍ以上に厚く設定すると
、上層配線の下層配線段部での被膜性は悪化し半導体装
置の歩留り、信頼性が劣化する。また、下層配線間隔を
微細化することが困難となるなどの欠点がある。
マＣＶＤ膜を用いた場合、一般にプラズマＣＶＤ膜単相
では下地及び下層配線の凹凸を表面まで反映するため、
下層配線物質の膜厚な１．０μｍ以上に厚く設定すると
、上層配線の下層配線段部での被膜性は悪化し半導体装
置の歩留り、信頼性が劣化する。また、下層配線間隔を
微細化することが困難となるなどの欠点がある。
一方、層間絶縁膜として塗布法によるガラス膜やシリコ
ン有機化合物を層間絶縁膜の全部あるいは一部に適用す
ると、塗布法による膜の膜厚を下層配線膜厚以上に厚く
設定すれば極めて優れた平坦性が実現できるものの、上
下層配線を接続するスルーホール開孔時に塗布膜層が露
出し、露出部分からの塗布膜の脱水縮合反応に伴うＨ２
Ｏなどの７ウトガスにより配線物質の腐食等が発生する
場合がある。また、層間絶縁性を保つために層間絶縁膜
を充分厚くするとスルーホールが深くなるため、上層配
線のスルーホール部でのカバレッジが悪化するという欠
点がある。
ン有機化合物を層間絶縁膜の全部あるいは一部に適用す
ると、塗布法による膜の膜厚を下層配線膜厚以上に厚く
設定すれば極めて優れた平坦性が実現できるものの、上
下層配線を接続するスルーホール開孔時に塗布膜層が露
出し、露出部分からの塗布膜の脱水縮合反応に伴うＨ２
Ｏなどの７ウトガスにより配線物質の腐食等が発生する
場合がある。また、層間絶縁性を保つために層間絶縁膜
を充分厚くするとスルーホールが深くなるため、上層配
線のスルーホール部でのカバレッジが悪化するという欠
点がある。
本発明の半導体装置の配線形成方法は半導体素子が形成
されている半導体基板上の下層配線と上層配線の接続予
定部分のみに台座を形成する工程と、前記半導体基板全
面に第１の導体を形成しフォトエツチング法で下層配線
を形成する工程と、塗布法によるガラス膜またはシリコ
ン有機化合物膜を層間絶縁膜として成膜する工程と、上
下配線の前記接続予定部分にフォトエツチング法で開口
部を形成する工程と、第２の導体を形成しフォトエツチ
ング法で上層配線を形成する工程を有している。
されている半導体基板上の下層配線と上層配線の接続予
定部分のみに台座を形成する工程と、前記半導体基板全
面に第１の導体を形成しフォトエツチング法で下層配線
を形成する工程と、塗布法によるガラス膜またはシリコ
ン有機化合物膜を層間絶縁膜として成膜する工程と、上
下配線の前記接続予定部分にフォトエツチング法で開口
部を形成する工程と、第２の導体を形成しフォトエツチ
ング法で上層配線を形成する工程を有している。
次に、本発明について図面を参照して説明する。
第１図（Ａ）〜（Ｄ）は本発明の一実施例の縦断面図を
工程順に示したもので、第１図（Ｅ）は（Ａ）〜（Ｄ）
の断面位置を示すための平面図であり、ａ−ｂ間での断
面について図示しである。
工程順に示したもので、第１図（Ｅ）は（Ａ）〜（Ｄ）
の断面位置を示すための平面図であり、ａ−ｂ間での断
面について図示しである。
半導体素子が形成された半導体基板１０１に第１の導体
膜をスパッタ法などにより被着し、これヲフォトエッチ
ング技術により下・上層配線を接続するスルーホール形
成予定部分のみに台座として残す。第１の導体１０２を
形成する。この時、第１の導体膜としては下層配線材料
と同質の導体、例えばＡ１、Ａｕ−Ｃｕ合金等が適用で
きる。また下層配線膜厚を１．０μｍ程度に設定するな
らば第１の導体膜は０．５μｍ程度に設定すれば良い。
膜をスパッタ法などにより被着し、これヲフォトエッチ
ング技術により下・上層配線を接続するスルーホール形
成予定部分のみに台座として残す。第１の導体１０２を
形成する。この時、第１の導体膜としては下層配線材料
と同質の導体、例えばＡ１、Ａｕ−Ｃｕ合金等が適用で
きる。また下層配線膜厚を１．０μｍ程度に設定するな
らば第１の導体膜は０．５μｍ程度に設定すれば良い。
次に全面に下層配線物質として第２の導体膜をスパッタ
法等で０．５〜１．０μｍの膜厚に被着し、従来のフォ
トエツチング技術にてバターニングを行なう。これによ
り素子電極または下層配線１０３、スルーホールの座１
０４をゝ同時に形成する。
法等で０．５〜１．０μｍの膜厚に被着し、従来のフォ
トエツチング技術にてバターニングを行なう。これによ
り素子電極または下層配線１０３、スルーホールの座１
０４をゝ同時に形成する。
ここでスルーホール形成予定部分は第１の導体１０２と
下層配線１０３を形成する第２の導体の積層となり、ス
ルーホールの座１０４の表面の高さは下層配線部にくら
べて第１の導体の膜厚分だけ高くなる（第１図（Ａ））
。
下層配線１０３を形成する第２の導体の積層となり、ス
ルーホールの座１０４の表面の高さは下層配線部にくら
べて第１の導体の膜厚分だけ高くなる（第１図（Ａ））
。
次に層間絶縁膜とじて第１の層間絶縁膜１０５としてプ
ラズマＣＶＤ法によるシリコン窒化膜やシリコン酸化膜
を０．２〜０．３μｍの膜厚に成長せしめその上に塗布
法によるガラス膜またはシリコン有機化合物膜を形成し
熱処理等で縮合させ表面の平坦な塗布法による層間絶縁
膜Ａ１０６を得る。
ラズマＣＶＤ法によるシリコン窒化膜やシリコン酸化膜
を０．２〜０．３μｍの膜厚に成長せしめその上に塗布
法によるガラス膜またはシリコン有機化合物膜を形成し
熱処理等で縮合させ表面の平坦な塗布法による層間絶縁
膜Ａ１０６を得る。
また塗布法による層間絶縁膜Ａ１０６はスルーホールの
座１０４上の第１の層間絶縁膜１０５が露出するように
膜厚を設定する。あるいは層間絶縁膜Ａ１０６を厚く塗
布してからスルーホール部１０４上の第１の層間絶縁膜
１０５を露出させるまで反応性イオンエツチング法によ
るエッチバックを行なっても良い。
座１０４上の第１の層間絶縁膜１０５が露出するように
膜厚を設定する。あるいは層間絶縁膜Ａ１０６を厚く塗
布してからスルーホール部１０４上の第１の層間絶縁膜
１０５を露出させるまで反応性イオンエツチング法によ
るエッチバックを行なっても良い。
次に第２の層間絶縁膜１０７を第１の層間絶縁膜１０５
と同様の手段にて０．２〜０．３μｍの膜厚に成長する
。
と同様の手段にて０．２〜０．３μｍの膜厚に成長する
。
以上により塗布法による層間絶縁膜１０６はスルーホー
ル開孔予定部分には存在せず、また下層配線１０３上に
は存在するように形成できる（第１図（Ｂ乃。
ル開孔予定部分には存在せず、また下層配線１０３上に
は存在するように形成できる（第１図（Ｂ乃。
次にフォトエツチング技術によりスルーホールの座１０
４上の第１層間絶縁膜１０５と第２層間絶縁膜厚０７に
対しスルーホール孔１０８を開孔したのが第１図（Ｃ）
である。次に上層配線１０９を従来技術により形成する
（第１図（Ｄ））。ここでスルーホールの座１０４上の
第１．第２層間絶縁膜厚は、下層配線１０３上の絶縁膜
厚にくらべて薄く、スルーホール孔１０８は浅いので上
層配線１０９のスルーホール部での被膜性（カバレッジ
）は向上する。
４上の第１層間絶縁膜１０５と第２層間絶縁膜厚０７に
対しスルーホール孔１０８を開孔したのが第１図（Ｃ）
である。次に上層配線１０９を従来技術により形成する
（第１図（Ｄ））。ここでスルーホールの座１０４上の
第１．第２層間絶縁膜厚は、下層配線１０３上の絶縁膜
厚にくらべて薄く、スルーホール孔１０８は浅いので上
層配線１０９のスルーホール部での被膜性（カバレッジ
）は向上する。
本発明の他の実施例を第２図を用いて説明する。
上下層配線接続部分に第１の導体２０２の厚さを、下層
配線２０３上の塗布法による層間絶縁膜Ａ２０６の膜厚
以上に形成する。上下層配線接続部分では下層配線と同
時にフォトエツチング法により形成された凸部２０４が
形成される。ここで上下層配線接続部の凸部２０４の表
面部分は塗布法による層間絶縁膜より露出し、この上に
上層配線２０９を形成することにより下層配線と上層配
線を接続することができる。
配線２０３上の塗布法による層間絶縁膜Ａ２０６の膜厚
以上に形成する。上下層配線接続部分では下層配線と同
時にフォトエツチング法により形成された凸部２０４が
形成される。ここで上下層配線接続部の凸部２０４の表
面部分は塗布法による層間絶縁膜より露出し、この上に
上層配線２０９を形成することにより下層配線と上層配
線を接続することができる。
この実施例では従来の多層配線の形成方法とフォトリソ
グラフィー工程の回数を変えることなく、平坦な多層配
線が実現できるという利点がある。
グラフィー工程の回数を変えることなく、平坦な多層配
線が実現できるという利点がある。
以上説明したように本発明は、スルーホール開孔部の所
に台座をあらかじめ設けて、スルーホール部の下層配線
座を周辺の下層配線よりもウェハー表面からの高さを高
く形成し、塗布法による膜を層間平坦化絶縁膜として適
用することにより、上層配線のカバレッジが良好で、ま
た歩留、信頼性の高い上下層配線接続部（スルーホール
）を持つ多層配線を実現できる効果がある。
に台座をあらかじめ設けて、スルーホール部の下層配線
座を周辺の下層配線よりもウェハー表面からの高さを高
く形成し、塗布法による膜を層間平坦化絶縁膜として適
用することにより、上層配線のカバレッジが良好で、ま
た歩留、信頼性の高い上下層配線接続部（スルーホール
）を持つ多層配線を実現できる効果がある。
第１図（Ａ）〜（Ｄ）は本発明の一実施例の工程順の縦
断面図、同図（Ｅ）は断面位置を示すための平面図、第
２図は本発明の他の実施例の縦断面図である。 １０１．２０１・・・・・・半導体基板、１０２，２０
２・・・・・・第１の導体、１０３，２０３・・・・・
・下層配線、１０４・・・・・・スルーホールの座、２
０４・・・・・・下、上層配線接続部の凸部、１０５・
・・・・・第１の層間絶縁膜、１０６，２０６・・・・
・・層間絶縁膜Ａ、１０７・・・・第２の層間絶縁膜、
１０８・・・・・・スルーホール孔、１０９．２０９・
・・・・・上層配線。 代理人 弁理士 内 原 晋 第１ｆｆｌ
断面図、同図（Ｅ）は断面位置を示すための平面図、第
２図は本発明の他の実施例の縦断面図である。 １０１．２０１・・・・・・半導体基板、１０２，２０
２・・・・・・第１の導体、１０３，２０３・・・・・
・下層配線、１０４・・・・・・スルーホールの座、２
０４・・・・・・下、上層配線接続部の凸部、１０５・
・・・・・第１の層間絶縁膜、１０６，２０６・・・・
・・層間絶縁膜Ａ、１０７・・・・第２の層間絶縁膜、
１０８・・・・・・スルーホール孔、１０９．２０９・
・・・・・上層配線。 代理人 弁理士 内 原 晋 第１ｆｆｌ
Claims (1)
- 半導体素子が形成されている半導体基板上の下層配線と
上層配線の接続予定部分のみに台座を形成する工程と、
前記半導体基板全面に第１の導体を形成しフォトエッチ
ング法で下層配線を形成する工程と、塗布法によるガラ
ス膜またはシリコン有機化合物膜を層間絶縁膜として成
膜する工程と、上下配線の前記接続予定部分にフォトエ
ッチング法で開口部を形成する工程と、第２の導体を形
成しフォトエッチング法で上層配線を形成する工程を含
むことを特徴とする半導体装置の配線形成方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63181008A JPH0230137A (ja) | 1988-07-19 | 1988-07-19 | 半導体装置の配線形成方法 |
| US07/635,810 US5091340A (en) | 1988-07-19 | 1991-01-02 | Method for forming multilayer wirings on a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63181008A JPH0230137A (ja) | 1988-07-19 | 1988-07-19 | 半導体装置の配線形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0230137A true JPH0230137A (ja) | 1990-01-31 |
Family
ID=16093131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63181008A Pending JPH0230137A (ja) | 1988-07-19 | 1988-07-19 | 半導体装置の配線形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5091340A (ja) |
| JP (1) | JPH0230137A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05235184A (ja) * | 1992-02-26 | 1993-09-10 | Nec Corp | 半導体装置の多層配線構造体の製造方法 |
| US5302551A (en) * | 1992-05-11 | 1994-04-12 | National Semiconductor Corporation | Method for planarizing the surface of an integrated circuit over a metal interconnect layer |
| US5286675A (en) * | 1993-04-14 | 1994-02-15 | Industrial Technology Research Institute | Blanket tungsten etchback process using disposable spin-on-glass |
| US5449644A (en) * | 1994-01-13 | 1995-09-12 | United Microelectronics Corporation | Process for contact hole formation using a sacrificial SOG layer |
| US6153936A (en) * | 1997-11-07 | 2000-11-28 | Winbond Electronics, Corp. | Method for forming via hole and semiconductor structure formed thereby |
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| JPS5833853A (ja) * | 1981-08-21 | 1983-02-28 | Fujitsu Ltd | 半導体装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5833853A (ja) * | 1981-08-21 | 1983-02-28 | Fujitsu Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5091340A (en) | 1992-02-25 |
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