JPH02281759A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02281759A JPH02281759A JP1104281A JP10428189A JPH02281759A JP H02281759 A JPH02281759 A JP H02281759A JP 1104281 A JP1104281 A JP 1104281A JP 10428189 A JP10428189 A JP 10428189A JP H02281759 A JPH02281759 A JP H02281759A
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- Japan
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- memory cells
- neurocomputer
- floating gate
- memory element
- drains
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- 238000002347 injection Methods 0.000 abstract 1
- 239000007924 injection Substances 0.000 abstract 1
- 230000004044 response Effects 0.000 abstract 1
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- 238000000034 method Methods 0.000 description 5
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に、ニューロコンピュ
ータに通用して好適なものである。
ータに通用して好適なものである。
本発明は、半導体装置において、二つの定電圧源の間に
そのソース及びドレインが接続され、かつフローティン
グゲート上にコントロールゲートが積層されたメモリ素
子を具備し、上記フローティングゲートへの電荷の注入
量に応じて上記メモリ素子の抵抗値を制御することによ
り出力信号を得るようにしている。これによって、ニュ
ーロコンピュータを簡単に実現することができる。
そのソース及びドレインが接続され、かつフローティン
グゲート上にコントロールゲートが積層されたメモリ素
子を具備し、上記フローティングゲートへの電荷の注入
量に応じて上記メモリ素子の抵抗値を制御することによ
り出力信号を得るようにしている。これによって、ニュ
ーロコンピュータを簡単に実現することができる。
近年、ニューロコンピュータの研究が盛んに行われてい
る。このニューロコンピュータに関しては、従来、実際
の生体系の神経回路の仕組みや機能についての研究及び
その実現のための研究が多く行われてきている（例えば
、ニューロコンピュータ最前線、日経ＢＰ社、１９８８
年１１月２８日発行）。
る。このニューロコンピュータに関しては、従来、実際
の生体系の神経回路の仕組みや機能についての研究及び
その実現のための研究が多く行われてきている（例えば
、ニューロコンピュータ最前線、日経ＢＰ社、１９８８
年１１月２８日発行）。
実際にニューロコンピュータを実現するための方法とし
ては、 （ｉ）実際の生体の神経を用いる （ｉｉ）タンパク賞の化学反応を用いる（ｉｉｉ）ソフ
トウェアで実現する などの方法が考えられている。
ては、 （ｉ）実際の生体の神経を用いる （ｉｉ）タンパク賞の化学反応を用いる（ｉｉｉ）ソフ
トウェアで実現する などの方法が考えられている。
〔発明が解決しようとする課題］
しかし、上述の（ｉ）〜（ｉｉｉ ）の方法はいずれも
複雑であり、これらの方法でニューロコンピュータを実
現することは難しいと考えられる。
複雑であり、これらの方法でニューロコンピュータを実
現することは難しいと考えられる。
従って本発明の目的は、ニューロコンピュータを簡単に
実現することができる半導体装置を提供することにある
。
実現することができる半導体装置を提供することにある
。
最初に、神経の働きについて簡単に説明する。
第４図及び第５図はそれぞれ学習前及び学習後の神経を
示す。第４図及び第５図において、神経細胞Ｎ、はシナ
プスＳを介して他の神経細胞Ｎ２と結合している。
示す。第４図及び第５図において、神経細胞Ｎ、はシナ
プスＳを介して他の神経細胞Ｎ２と結合している。
神経細胞はシナプスを介して他の神経細胞に電気信号を
伝えることによって情報を伝達するが、第４図に示すよ
うに、学習前の神経においては、神経細胞Ｎ、の「ハイ
レベル（Ｈ）」の電気信号に対して神経細胞Ｎ２は反応
しないため、「ローレベル（Ｌ）」のままである。しか
し、第５図に示すように、学習後の神経においては、神
経細胞Ｎ、から神経細胞Ｎ２にｒＨＪという電気信号を
正確に伝えることができる。
伝えることによって情報を伝達するが、第４図に示すよ
うに、学習前の神経においては、神経細胞Ｎ、の「ハイ
レベル（Ｈ）」の電気信号に対して神経細胞Ｎ２は反応
しないため、「ローレベル（Ｌ）」のままである。しか
し、第５図に示すように、学習後の神経においては、神
経細胞Ｎ、から神経細胞Ｎ２にｒＨＪという電気信号を
正確に伝えることができる。
上述のような神経回路はＩＣで実現することができる。
以下、その方法について説明する。
−例として、学習する神経をＥ Ｆ ＲＯＭ （Ｅｌｅ
ｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅ
ａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）を用いて実現する場合
について説明する。
ｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅ
ａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）を用いて実現する場合
について説明する。
今、第２図に示すような回路を考える。第２図に示すよ
うに、この回路はＥＰＲＯＭｌ−ランジスタＱを有する
。このＥＦＲＯＭＩ−ランジスタＱのドレインは抵抗Ｒ
を介して定電圧源ＶＯＤに接続され、ソースは接地され
ている。このＥＦＲＯＭトランジスタＱのコントロール
ゲートには、伝達すべき信号Ｓｉｇ ＩＮが印加される
。そして、二〇ＥＦＲＯＭトランジスタＱのドレインか
ら、この入力信号Ｓｉｇ ＩＮに対する出力信号Ｓｉｇ
ｏｕｔが得られる。
うに、この回路はＥＰＲＯＭｌ−ランジスタＱを有する
。このＥＦＲＯＭＩ−ランジスタＱのドレインは抵抗Ｒ
を介して定電圧源ＶＯＤに接続され、ソースは接地され
ている。このＥＦＲＯＭトランジスタＱのコントロール
ゲートには、伝達すべき信号Ｓｉｇ ＩＮが印加される
。そして、二〇ＥＦＲＯＭトランジスタＱのドレインか
ら、この入力信号Ｓｉｇ ＩＮに対する出力信号Ｓｉｇ
ｏｕｔが得られる。
第３図は、ＥＰＲＯＭトランジスタＱのコントロールゲ
ートに小さな入力信号Ｓｉｇ ＩＮを繰り返し印加した
場合における出力信号Ｓｉｇ ｏｕｔと入力信号Ｓｉｇ
ＩＮの印加回数との関係を示す。よく知られているよ
うに、ＥＦＲＯＭにはソフトライト（ＳＯｆｔ ｗｒｉ
ｔｅ）という現象があり、ＥＦＲＯＭトランジスタＱの
フローティングゲートへの電荷の注入量が少ないときに
はこのＥＦＲＯＭ）ランジスタＱはオンするため、出力
信号Ｓｉｇ ｏｕｔは「Ｌ」である。この状態は、第４
図で説明した学習前の神経に相当する。しかし、入力信
号Ｓｉｇ ＩＮＯ印加回数を増やしていくと、ＥＰＲＯ
Ｍ）ランジスタＱのフローティングゲートへの電荷注入
量が増え、その結果ソース・ドレイン間抵抗が増大する
ため、出力信号Ｓｉｇ ｏｕｔはリニアに増加していく
。そして、入力信号Ｓｉｇ ＩＮをある回数だけ印加す
るとＥＰＲＯＭｌ−ランジスタＱはオフし、その結果、
出力信号Ｓｉｇ ｏｕｔはｒｌ（Ｊとなる。この状態は
、第５図で説明した学習後の神経に相当する。
ートに小さな入力信号Ｓｉｇ ＩＮを繰り返し印加した
場合における出力信号Ｓｉｇ ｏｕｔと入力信号Ｓｉｇ
ＩＮの印加回数との関係を示す。よく知られているよ
うに、ＥＦＲＯＭにはソフトライト（ＳＯｆｔ ｗｒｉ
ｔｅ）という現象があり、ＥＦＲＯＭトランジスタＱの
フローティングゲートへの電荷の注入量が少ないときに
はこのＥＦＲＯＭ）ランジスタＱはオンするため、出力
信号Ｓｉｇ ｏｕｔは「Ｌ」である。この状態は、第４
図で説明した学習前の神経に相当する。しかし、入力信
号Ｓｉｇ ＩＮＯ印加回数を増やしていくと、ＥＰＲＯ
Ｍ）ランジスタＱのフローティングゲートへの電荷注入
量が増え、その結果ソース・ドレイン間抵抗が増大する
ため、出力信号Ｓｉｇ ｏｕｔはリニアに増加していく
。そして、入力信号Ｓｉｇ ＩＮをある回数だけ印加す
るとＥＰＲＯＭｌ−ランジスタＱはオフし、その結果、
出力信号Ｓｉｇ ｏｕｔはｒｌ（Ｊとなる。この状態は
、第５図で説明した学習後の神経に相当する。
情報の初期化（Ｓｉｇ ｏｕｔがｒｌ、Ｊの状態に戻す
こと）は、ＥＰＲＯＭ）ランジスタＱに紫外線（ＵＶ）
を照射することにより行うことができる。
こと）は、ＥＰＲＯＭ）ランジスタＱに紫外線（ＵＶ）
を照射することにより行うことができる。
以上のことかられかるように、第２図に示す回路は、Ｅ
ＰＲＯＭのソフトライトの現象を利用することにより学
習を行うことができる。従って、この第２図に示す回路
を基本セルとして用いることにより、ニューロコンピュ
ータを構成することができることがわかる。
ＰＲＯＭのソフトライトの現象を利用することにより学
習を行うことができる。従って、この第２図に示す回路
を基本セルとして用いることにより、ニューロコンピュ
ータを構成することができることがわかる。
以上はＥＰＲＯＭを用いた例であるが、このＥＦＲＯＭ
の代わりにＥ Ｅ Ｐ ＲＯＭ （Ｅｌｅｃｔｒｉｃａ
ｌｌｙＥｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａ
ｂｌｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）を用いる
こともできる。
の代わりにＥ Ｅ Ｐ ＲＯＭ （Ｅｌｅｃｔｒｉｃａ
ｌｌｙＥｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａ
ｂｌｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）を用いる
こともできる。
本発明は、以上のような検討に基づいて案出されたもの
である。
である。
すなわち、上記課題を解決するために、本発明は、半導
体装置において、二つの定電圧源の間にそのソース及び
ドレインが接続され、かつフローティングゲート上にコ
ントロールゲートが積層されたメモリ素子（Ｑ、、Ｑ、
、Ｑ２）を具備し、フローティングゲートへの電荷の注
入量に応じてメモリ素子（ＱＩ、Ｑｇ 、Ｑ−）の抵抗
値を制御することにより出力信号を得るようにしている
。
体装置において、二つの定電圧源の間にそのソース及び
ドレインが接続され、かつフローティングゲート上にコ
ントロールゲートが積層されたメモリ素子（Ｑ、、Ｑ、
、Ｑ２）を具備し、フローティングゲートへの電荷の注
入量に応じてメモリ素子（ＱＩ、Ｑｇ 、Ｑ−）の抵抗
値を制御することにより出力信号を得るようにしている
。
メモリ素子（Ｑ、Ｑ、、Ｑ、、Ｑ、）の抵抗値（ソース
・ドレイン間の抵抗値）は、すでに述べたソフトライト
の現象により、このメモリ素子（Ｑ、Ｑ、、Ｑ２．Ｑ、
）のフローティングゲートへの電荷の注入量に応じて変
化させることができる。このフローティングゲートへの
電荷注入量が増えるに従い、メモリ素子（Ｑ、 Ｑ、
、 Ｑｚ 。
・ドレイン間の抵抗値）は、すでに述べたソフトライト
の現象により、このメモリ素子（Ｑ、Ｑ、、Ｑ２．Ｑ、
）のフローティングゲートへの電荷の注入量に応じて変
化させることができる。このフローティングゲートへの
電荷注入量が増えるに従い、メモリ素子（Ｑ、 Ｑ、
、 Ｑｚ 。
Ｑ、）の抵抗値は例えば大きくなる。
今、このメモリ素子（Ｑ、Ｑ、、Ｑ、、（ｈ ）のドレ
インを例えば抵抗（Ｒ，Ｒ，、Ｒ，、Ｒ，）を介してひ
とつの定電圧源に接続し、ソースをもうひとつの定電圧
源に接続した場合を考える。この場合、フローティング
ゲートへの電荷注入量がある一定値よりも少なく、その
ためメモリ素子（Ｑ、Ｑ、、Ｑ、、Ｑ、）の抵抗値もあ
る一定値よりも小さいときにはこのメモリ素子（Ｑ、
Ｑ、 。
インを例えば抵抗（Ｒ，Ｒ，、Ｒ，、Ｒ，）を介してひ
とつの定電圧源に接続し、ソースをもうひとつの定電圧
源に接続した場合を考える。この場合、フローティング
ゲートへの電荷注入量がある一定値よりも少なく、その
ためメモリ素子（Ｑ、Ｑ、、Ｑ、、Ｑ、）の抵抗値もあ
る一定値よりも小さいときにはこのメモリ素子（Ｑ、
Ｑ、 。
Ｑ、、Ｑ、）はオンし、そのドレインから得られる出力
信号は「Ｌ」である。一方、フローティングゲートへの
電荷注入量がある一定値よりも多く、そのためメモリ素
子（Ｑ、Ｑｌ、Ｑ２．Ｑｌ ）の抵抗値がある一定値よ
りも大きいときにはこのメモリ素子（Ｑ、Ｑｌ、（ｈ
、Ｑ−）はオフし、そのドレインから得られる出力信号
はｒＨ，となる。
信号は「Ｌ」である。一方、フローティングゲートへの
電荷注入量がある一定値よりも多く、そのためメモリ素
子（Ｑ、Ｑｌ、Ｑ２．Ｑｌ ）の抵抗値がある一定値よ
りも大きいときにはこのメモリ素子（Ｑ、Ｑｌ、（ｈ
、Ｑ−）はオフし、そのドレインから得られる出力信号
はｒＨ，となる。
以上のことかられかるように、メモリ素子（ＱＱｌ、Ｑ
ｚ 、Ｑｌ）のコントロールゲートに入力信号を繰り返
し印加してフローティングゲートへの電荷注入量を増や
していくと、メモリ素子（ＱＱ、、Ｑ、、Ｑ、）のドレ
インから得られる出力電圧はｒｌ、ＪからｒＨ，に変化
する。すなわち、メモリ素子（Ｑ、Ｑｌ、Ｑ−、Ｑ、）
にソフトライトによる学習をさせることにより、このメ
モリ素子（Ｑ、Ｑ、、Ｑ、、Ｑ、）のドレインから得ら
れる出力信号を「Ｌ」からｒＨ，に変化させることがで
きる。
ｚ 、Ｑｌ）のコントロールゲートに入力信号を繰り返
し印加してフローティングゲートへの電荷注入量を増や
していくと、メモリ素子（ＱＱ、、Ｑ、、Ｑ、）のドレ
インから得られる出力電圧はｒｌ、ＪからｒＨ，に変化
する。すなわち、メモリ素子（Ｑ、Ｑｌ、Ｑ−、Ｑ、）
にソフトライトによる学習をさせることにより、このメ
モリ素子（Ｑ、Ｑ、、Ｑ、、Ｑ、）のドレインから得ら
れる出力信号を「Ｌ」からｒＨ，に変化させることがで
きる。
以上より、シフトライトを利用して学習をさせることが
できるメモリ素子（Ｑ、Ｑ、、Ｑ、。
できるメモリ素子（Ｑ、Ｑ、、Ｑ、。
Ｑ、）を用いて構成される基本セルを組み合わせること
により、ニューロコンピュータを簡単に実現することが
できることがわかる。
により、ニューロコンピュータを簡単に実現することが
できることがわかる。
以下、本発明の一実施例について図面を参照しながら説
明する。この実施例は、第２図に示す基本セルを三つ用
いて構成された一次元ニューロコンピュータに本発明を
適用した実施例である。
明する。この実施例は、第２図に示す基本セルを三つ用
いて構成された一次元ニューロコンピュータに本発明を
適用した実施例である。
第１図は、本発明の一実施例による一次元ニューロコン
ピュータを示す。
ピュータを示す。
第１図に示すように、この実施例による一次元ニューロ
コンピュータは、三つの基本セルＡ、Ｂ。
コンピュータは、三つの基本セルＡ、Ｂ。
Ｃにより構成されている。基本セルＡにおいては、ＥＰ
ＲＯＭｌ−ランジスタＱ１のドレインは抵抗Ｒ１を介し
て定電圧源■、に接続され、ソースは接地されている。
ＲＯＭｌ−ランジスタＱ１のドレインは抵抗Ｒ１を介し
て定電圧源■、に接続され、ソースは接地されている。
同様に、基本セルＢにおいては、ＥＰＲＯＭ）ランジス
タＱ２のドレインは抵抗Ｒ２を介して定電圧源ｖ！ｌに
接続され、ソースは接地されている。また、ＥＦＲＯＭ
トランジスタＱ３のドレインは抵抗Ｒ１を介して定電圧
源■。に接続され、ソースは接地されている。
タＱ２のドレインは抵抗Ｒ２を介して定電圧源ｖ！ｌに
接続され、ソースは接地されている。また、ＥＦＲＯＭ
トランジスタＱ３のドレインは抵抗Ｒ１を介して定電圧
源■。に接続され、ソースは接地されている。
ＥＰＲＯＭ）ランジスタＱ１〜Ｑ３のコントロールゲー
トには共通の入力信号Ｓｉｇ ＩＮが印加される。そし
て、各ＥＰＲＯＭ）ランジスタＱ、〜Ｑ３のドレインか
ら出力信号Ｓｉｇ ０ＩＩＴ （Ａ） ＋ Ｓｉｇ
ｏｕ丁（Ｂ） 、 Ｓｉｇ ０ＬＩＴ （Ｃ）が出力
される。
トには共通の入力信号Ｓｉｇ ＩＮが印加される。そし
て、各ＥＰＲＯＭ）ランジスタＱ、〜Ｑ３のドレインか
ら出力信号Ｓｉｇ ０ＩＩＴ （Ａ） ＋ Ｓｉｇ
ｏｕ丁（Ｂ） 、 Ｓｉｇ ０ＬＩＴ （Ｃ）が出力
される。
次に、上述のように構成されたこの実施例による一次元
ニューロコンピュータの動作について説明する。
ニューロコンピュータの動作について説明する。
まず、初期状態では、ＥＰＲＯＭトランジスタＱ１〜Ｑ
コのコントロールゲートに外部から入力される入力信号
Ｓｉｇ工に対して学習がされていないため、これらのＥ
ＦＲＯＭトランジスタＱ１〜Ｑ３のコントロールゲート
に入力信号Ｓｉｇ ＩＮを印加してもこれらのＥＦＲＯ
Ｍ）ランジスタＱ、〜Ｑ、はオフせず、従って基本セル
Ａ、Ｂ、Ｃの出力信号Ｓｉｇ ｏｕｔ （Ａ） 、
Ｓｉｇ ＯＬ＋Ｔ （Ｂ） 、 Ｓｉｇ ｏｕｔ（Ｃ
）は「Ｌ」のままである。
コのコントロールゲートに外部から入力される入力信号
Ｓｉｇ工に対して学習がされていないため、これらのＥ
ＦＲＯＭトランジスタＱ１〜Ｑ３のコントロールゲート
に入力信号Ｓｉｇ ＩＮを印加してもこれらのＥＦＲＯ
Ｍ）ランジスタＱ、〜Ｑ、はオフせず、従って基本セル
Ａ、Ｂ、Ｃの出力信号Ｓｉｇ ｏｕｔ （Ａ） 、
Ｓｉｇ ＯＬ＋Ｔ （Ｂ） 、 Ｓｉｇ ｏｕｔ（Ｃ
）は「Ｌ」のままである。
今、入力信号Ｓｉｇ ＩＮに対して基本セルＡからＳｉ
ｇ ｏｕｔ （Ａ） ＝Ｈという出力信号を欲する場
合には、入力信号Ｓｉｇ ＩＮに対して電圧ＶＡを印加
することにより基本セルＡは学習をしていくことになる
。
ｇ ｏｕｔ （Ａ） ＝Ｈという出力信号を欲する場
合には、入力信号Ｓｉｇ ＩＮに対して電圧ＶＡを印加
することにより基本セルＡは学習をしていくことになる
。
このようにして学習を終えた後には、入力信号Ｓｉｇ
ＩＮに対して、基本セルＡからＳｉｇ ｏｕｔ （Ａ
）として「Ｈ」が出力されるようになる。
ＩＮに対して、基本セルＡからＳｉｇ ｏｕｔ （Ａ
）として「Ｈ」が出力されるようになる。
なお、すでに述べたように、情報の初期化はＵ■照射に
より行うことができる。
より行うことができる。
以上においては、基本セルＡのみ学習をさせているが、
例えば基本セルＡ、Ｂに同時に上述と同様にして学習を
させ、入力信号Ｓｉｇ ｔＮに対してこれらの基本セル
Ａ、Ｂから出力信号Ｓｆｇｏｕｔ （Ａ）＝Ｈ１出力
信号Ｓｉｇ ＯＵＴ （Ｂ） ＝Ｈが出力されるよう
にすることも可能である。また、これらの出力信号Ｓｉ
ｇ ｏｕｒ （Ａ） ＝Ｈ１出力信号Ｓｉｇ ｏｕｔ
（Ｂ）は、例えば、第１図においては図示していない次
段の基本セルの入力信号に用いて順次反応を連鎖させて
いくことも可能である。
例えば基本セルＡ、Ｂに同時に上述と同様にして学習を
させ、入力信号Ｓｉｇ ｔＮに対してこれらの基本セル
Ａ、Ｂから出力信号Ｓｆｇｏｕｔ （Ａ）＝Ｈ１出力
信号Ｓｉｇ ＯＵＴ （Ｂ） ＝Ｈが出力されるよう
にすることも可能である。また、これらの出力信号Ｓｉ
ｇ ｏｕｒ （Ａ） ＝Ｈ１出力信号Ｓｉｇ ｏｕｔ
（Ｂ）は、例えば、第１図においては図示していない次
段の基本セルの入力信号に用いて順次反応を連鎖させて
いくことも可能である。
以上のように、この実施例によれば、ソフトライトの現
象により学習をするＥＦＲＯＭ）ランジスタを用いて構
成される基本セルを一次元的に組み合わせることにより
、ＩＣ上で一次元ニューロコンピュータを簡単に実現す
ることができる。
象により学習をするＥＦＲＯＭ）ランジスタを用いて構
成される基本セルを一次元的に組み合わせることにより
、ＩＣ上で一次元ニューロコンピュータを簡単に実現す
ることができる。
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施例においては、ＥＰＲＯＭトランジ
スタを用いて構成される第２図に示すような基本セルを
用いて一次元ニューロコンピュータを構成しているが、
このＥＰＲＯＭ）ランジスタの代わりにＥＥＰＲＯＭＩ
−ランジスタを用いて構成される基本セルを用いて一次
元ニューロコンピュータを構成することも可能である。
スタを用いて構成される第２図に示すような基本セルを
用いて一次元ニューロコンピュータを構成しているが、
このＥＰＲＯＭ）ランジスタの代わりにＥＥＰＲＯＭＩ
−ランジスタを用いて構成される基本セルを用いて一次
元ニューロコンピュータを構成することも可能である。
なお、この場合、情報の初期化は電気的に行うことがで
きる。また、この−次元ニューロコンピュータを構成す
る基本セルの個数は必要に応じて選択することが可能で
ある。
きる。また、この−次元ニューロコンピュータを構成す
る基本セルの個数は必要に応じて選択することが可能で
ある。
また、上述の実施例においては、本発明を一次元ニュー
ロコンピュータに適用した場合について説明したが、本
発明は、二次元または三次元のニューロコンピュータに
適用することも可能である。
ロコンピュータに適用した場合について説明したが、本
発明は、二次元または三次元のニューロコンピュータに
適用することも可能である。
さらにまた、例えば上述の実施例の基本セルＡ。
Ｂ、Ｃをループ状に接続することにより、近年注目を集
めているファジー理論のようにある程度のあいまいさを
残して最も安定化する経路を通って信号伝達を行わせる
ようにすることも可能である。
めているファジー理論のようにある程度のあいまいさを
残して最も安定化する経路を通って信号伝達を行わせる
ようにすることも可能である。
本発明は、以上述べたように構成されているので、ニュ
ーロコンピュータを簡単に実現することができる。
ーロコンピュータを簡単に実現することができる。
第１図は本発明の一実施例による一次元ニューロコンピ
ュータを示す回路図、第２図は第１図に示す一次元ニュ
ーロコンピュータを構成するために用いられる基本セル
を示す回路図、第３図は第２図に示す基本セルの出力信
号Ｓｉｇ ｏｕｔと入力信号Ｓｉｇ ＩＮの印加回数と
の関係を示すグラフ、第４図は学習前の神経を示す説明
図、第５図は学習後の神経を示す説明図である。 図面における主要な符号の説明 Ｑ、（Ｌ 、Ｑｚ 、Ｑ３ ：ＥＰＲＯＭトラ７ジス
タ、 Ｒ，Ｒ，、Ｒ，、Ｒ，：抵抗、 Ａ、Ｂ。 Ｃ：基本セル。
ュータを示す回路図、第２図は第１図に示す一次元ニュ
ーロコンピュータを構成するために用いられる基本セル
を示す回路図、第３図は第２図に示す基本セルの出力信
号Ｓｉｇ ｏｕｔと入力信号Ｓｉｇ ＩＮの印加回数と
の関係を示すグラフ、第４図は学習前の神経を示す説明
図、第５図は学習後の神経を示す説明図である。 図面における主要な符号の説明 Ｑ、（Ｌ 、Ｑｚ 、Ｑ３ ：ＥＰＲＯＭトラ７ジス
タ、 Ｒ，Ｒ，、Ｒ，、Ｒ，：抵抗、 Ａ、Ｂ。 Ｃ：基本セル。
Claims (1)
- 二つの定電圧源の間にそのソース及びドレインが接続さ
れ、かつフローティングゲート上にコントロールゲート
が積層されたメモリ素子を具備し、上記フローティング
ゲートへの電荷の注入量に応じて上記メモリ素子の抵抗
値を制御することにより出力信号を得るようにしたこと
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1104281A JPH02281759A (ja) | 1989-04-24 | 1989-04-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1104281A JPH02281759A (ja) | 1989-04-24 | 1989-04-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02281759A true JPH02281759A (ja) | 1990-11-19 |
Family
ID=14376543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1104281A Pending JPH02281759A (ja) | 1989-04-24 | 1989-04-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02281759A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993024957A1 (en) * | 1992-05-27 | 1993-12-09 | Nippon Telegraph And Telephone Corporation | Semiconductor device |
| WO1994003929A1 (en) * | 1992-07-29 | 1994-02-17 | Tadashi Shibata | Semiconductor device |
| WO1994005043A1 (en) * | 1992-08-26 | 1994-03-03 | Tadashi Shibata | Semiconductor integrated circuit |
-
1989
- 1989-04-24 JP JP1104281A patent/JPH02281759A/ja active Pending
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