JPH0227597A - 双方向シフトレジスタ - Google Patents
双方向シフトレジスタInfo
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- JPH0227597A JPH0227597A JP63176607A JP17660788A JPH0227597A JP H0227597 A JPH0227597 A JP H0227597A JP 63176607 A JP63176607 A JP 63176607A JP 17660788 A JP17660788 A JP 17660788A JP H0227597 A JPH0227597 A JP H0227597A
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- clocked inverter
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- 210000004027 cell Anatomy 0.000 claims description 18
- 210000000352 storage cell Anatomy 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 6
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- 238000013500 data storage Methods 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
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- 230000000694 effects Effects 0.000 description 1
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は双方向に情報を転送できるシフトレジスタに関
し、特にデータの記憶手段としてダイナミック型のラッ
チとマルチプレクサを用いる双方向シフトレジスタに関
する。
し、特にデータの記憶手段としてダイナミック型のラッ
チとマルチプレクサを用いる双方向シフトレジスタに関
する。
従来のシフトレジスタは、データの記憶手段にスタティ
ック型やダイナミック型のラッチまたはフリップフロッ
プを使用しており、どちらも−度シフトさせると、次の
シフト動作までの間クロックを供給しない状態でデータ
を保持している。
ック型やダイナミック型のラッチまたはフリップフロッ
プを使用しており、どちらも−度シフトさせると、次の
シフト動作までの間クロックを供給しない状態でデータ
を保持している。
上述した従来のシフトレジスタは、集積化する際にデー
タの記憶手段としてスタティック型のラッチまたはフリ
ップ・フロップを用いる場合、それぞれを構成するトラ
ンジスタの数がインバー夕やNAND等のゲート類に比
べて多いため、データのビット数またはワード数が増え
ると集積回路上における占有面積を増大させることにな
り、結果としてチップサイズを大きくするという欠点が
ある。
タの記憶手段としてスタティック型のラッチまたはフリ
ップ・フロップを用いる場合、それぞれを構成するトラ
ンジスタの数がインバー夕やNAND等のゲート類に比
べて多いため、データのビット数またはワード数が増え
ると集積回路上における占有面積を増大させることにな
り、結果としてチップサイズを大きくするという欠点が
ある。
一方、従来のシフトレジスタの記憶手段にダイナミック
型のものを用いる場合、トランジスタの数は少ないが、
データを保持させるためのクロックは周期が長い時は使
用できず、また近年のプロセス技術の進歩により微細化
が進みダイナミック保持を行なわせるゲート容量が増々
小さくなるため、周期の短い所でしか使用できず、更に
ゲート容量を大きくした場合でも、スタティック型と同
じ問題を生ずるという欠点がある。
型のものを用いる場合、トランジスタの数は少ないが、
データを保持させるためのクロックは周期が長い時は使
用できず、また近年のプロセス技術の進歩により微細化
が進みダイナミック保持を行なわせるゲート容量が増々
小さくなるため、周期の短い所でしか使用できず、更に
ゲート容量を大きくした場合でも、スタティック型と同
じ問題を生ずるという欠点がある。
本発明の目的は、かかるチップサイズを大きくすること
なく、且つシフト周期が長くてもダイナミック保持を安
定化することのできる双方向シフトレジスタを提供する
ことにある。
なく、且つシフト周期が長くてもダイナミック保持を安
定化することのできる双方向シフトレジスタを提供する
ことにある。
本発明の双方向シフトレジスタは、情報を両方向に転送
できる双方向シフトレジスタにおいて、それぞれ二組の
入出力端子を有する複数個の記憶セルを直列に接続し、
その各記憶セルは、第一の入力を外部より受け且つその
他に第二の入力を有する第一のマルチプレクサと、前記
第一のマルチプレクサの出力を入力とし、且つ自分自身
の出力を記憶セルの第一の出力とする第一のクロックド
・インバータと、第一の入力を外部より受け且つ前記第
一のクロックド・インバータの出力を第二の入力に受け
る第二のマルチプレクサと、前記第二のマルチプレクサ
の出力を入力とする第二のクロックド・インバータとを
含み、前記第二のクロックド・インバータの出力を記憶
セルの第二の出力および前記第一のマルチプレクサの前
記第二の入力として構成される。
できる双方向シフトレジスタにおいて、それぞれ二組の
入出力端子を有する複数個の記憶セルを直列に接続し、
その各記憶セルは、第一の入力を外部より受け且つその
他に第二の入力を有する第一のマルチプレクサと、前記
第一のマルチプレクサの出力を入力とし、且つ自分自身
の出力を記憶セルの第一の出力とする第一のクロックド
・インバータと、第一の入力を外部より受け且つ前記第
一のクロックド・インバータの出力を第二の入力に受け
る第二のマルチプレクサと、前記第二のマルチプレクサ
の出力を入力とする第二のクロックド・インバータとを
含み、前記第二のクロックド・インバータの出力を記憶
セルの第二の出力および前記第一のマルチプレクサの前
記第二の入力として構成される。
すなわち、本発明の双方向シフトレジスタはデータの記
憶手段としてダイナミック・ラッチの他にマルチプレク
サを用い、次段のダイナミック・ラッチへデータを転送
させる時は制御信号により前段のダイナミック・ラッチ
のデータをマルチプレクサを通して転送するが、転送を
終了すると、マルチプレクサはダイナミック・ラッチが
保持するデータを次に転送させるまでの間巡回させるこ
とによりダイナミック保持を安定させている。
憶手段としてダイナミック・ラッチの他にマルチプレク
サを用い、次段のダイナミック・ラッチへデータを転送
させる時は制御信号により前段のダイナミック・ラッチ
のデータをマルチプレクサを通して転送するが、転送を
終了すると、マルチプレクサはダイナミック・ラッチが
保持するデータを次に転送させるまでの間巡回させるこ
とによりダイナミック保持を安定させている。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の一実施例を説明するためのシフトレジ
スタのブロック図である。
スタのブロック図である。
第1図に示すように、本実施例は4つの記憶セルフ、〜
74を直列に接続して構成される1ビツト4段の双方向
シフトレジスタである。これら記憶セルフ、〜74はそ
れぞれ同様の構成および同様の記憶保持動作を行うので
、ここでは代表して記憶セルフ!に着目して説明する。
74を直列に接続して構成される1ビツト4段の双方向
シフトレジスタである。これら記憶セルフ、〜74はそ
れぞれ同様の構成および同様の記憶保持動作を行うので
、ここでは代表して記憶セルフ!に着目して説明する。
記憶セルフ!は第一のデータ入力端子1(II)と第一
のデータ出力端子(Ql)および第二のデータ入力端子
(I2)と第二のデータ出力端子2 (Q2)にそれぞ
れ接続され、右シフト制御信号入力端子3(SL)、左
シフト制御信号入力端子4 (S2)第一のクロック入
力端子5(φり、第二のクロック入力端子6(φ2)か
ら記憶保持の制御を受ける。尚、8は第一のデータ出力
端子、9は第二のデータ入力端子である。
のデータ出力端子(Ql)および第二のデータ入力端子
(I2)と第二のデータ出力端子2 (Q2)にそれぞ
れ接続され、右シフト制御信号入力端子3(SL)、左
シフト制御信号入力端子4 (S2)第一のクロック入
力端子5(φり、第二のクロック入力端子6(φ2)か
ら記憶保持の制御を受ける。尚、8は第一のデータ出力
端子、9は第二のデータ入力端子である。
第2図は第1図の双方向シフトレジスタに用いる記憶セ
ルの回路図である。
ルの回路図である。
第2図に示すように、かかる記憶セルは第一および第二
のマルチプレクサ12.14と、ダイナミック・ラッチ
を構成するクロックド・インバータ13.15とから成
り、これらマルチプレクサ12.14はそれぞれ右シフ
ト制御信号入力端子18、左シフト制御信号入力端子1
9より供給されるシフト制御信号(SL、S2)がロー
レベルの時、第二の入力(JO)側のデータを選択し、
またハイレベルの時、第一の入力(Jl)側のデータを
ダイナミック・ラッチとしてのクロックド・インバータ
13.15に出力する。尚、マルチプレクサ12.14
に接続される10.17はデータ入力端子、11.16
はデータ出力端子、20.21はクロック入力端子であ
る。
のマルチプレクサ12.14と、ダイナミック・ラッチ
を構成するクロックド・インバータ13.15とから成
り、これらマルチプレクサ12.14はそれぞれ右シフ
ト制御信号入力端子18、左シフト制御信号入力端子1
9より供給されるシフト制御信号(SL、S2)がロー
レベルの時、第二の入力(JO)側のデータを選択し、
またハイレベルの時、第一の入力(Jl)側のデータを
ダイナミック・ラッチとしてのクロックド・インバータ
13.15に出力する。尚、マルチプレクサ12.14
に接続される10.17はデータ入力端子、11.16
はデータ出力端子、20.21はクロック入力端子であ
る。
次に、第1図に示す双方向シフトレジスタの回路動作を
第3図および第4図を用いて説明する。
第3図および第4図を用いて説明する。
第3図および第4図はそれぞれ第1図に示す双方向シフ
トレジスタの右シフト動作および左シフト動作を説明す
るためのタイミング図である。
トレジスタの右シフト動作および左シフト動作を説明す
るためのタイミング図である。
第3図におけるQA〜Qoはそれぞれ第1図における記
憶セルフ1〜74のQ1出力(第一の出力)であり、第
4図におけるQ^〜Qo’はそれぞれ第1図における記
憶セルフ1〜74のQ2出力(第二の出力)である。
憶セルフ1〜74のQ1出力(第一の出力)であり、第
4図におけるQ^〜Qo’はそれぞれ第1図における記
憶セルフ1〜74のQ2出力(第二の出力)である。
まず、第1図の双方向シフトレジスタにおいて、右方向
へデータが転送される場合の動作について説明する。
へデータが転送される場合の動作について説明する。
第3図に示すように、期間工は右シフト制御信号S1の
出力直後のφ1クロック1周期、期間■は右シフト制御
信号S1がローレベルの時のφ1クロック1周期、期間
■は期間■の3倍の期間である。右シフト制御信号S1
はφ2クロックに同期しており、そのパルス幅はφ21
周期分である。また、右方向へデータが転送される時、
左シフト制御信号S2は常にローレベルの状態にある。
出力直後のφ1クロック1周期、期間■は右シフト制御
信号S1がローレベルの時のφ1クロック1周期、期間
■は期間■の3倍の期間である。右シフト制御信号S1
はφ2クロックに同期しており、そのパルス幅はφ21
周期分である。また、右方向へデータが転送される時、
左シフト制御信号S2は常にローレベルの状態にある。
最初に、期間工の時、データ入力端子1より入力される
データは、記憶セルフ凰における右シフト制御信号S1
がハイレベルの時、マルチプレクサ12がJl側のデー
タを選択するため、この間クロックド・インバータ13
に入力される。そして、φlクロックがクロックド・イ
ンバータ13に入力されると、クロックド・インバータ
13はこのデータを取り込んでマルチプレクサ14のJ
O側に出力する。マルチプレクサ14では、左シフト制
御信号S2の入力端子19(第1図の4と同じ)は常に
ローレベルの状態であるから、JO側のデータを選択す
る。従って、クロックド・インバータ13の出力がクロ
ックド・インバータ15へ入力される。クロックド・イ
ンバータ15は次にくるφ2クロックによりクロックド
・インバータ13より出力されたデータを取り込み、記
憶セルフ1のQ1出力として外部へデータを出力する。
データは、記憶セルフ凰における右シフト制御信号S1
がハイレベルの時、マルチプレクサ12がJl側のデー
タを選択するため、この間クロックド・インバータ13
に入力される。そして、φlクロックがクロックド・イ
ンバータ13に入力されると、クロックド・インバータ
13はこのデータを取り込んでマルチプレクサ14のJ
O側に出力する。マルチプレクサ14では、左シフト制
御信号S2の入力端子19(第1図の4と同じ)は常に
ローレベルの状態であるから、JO側のデータを選択す
る。従って、クロックド・インバータ13の出力がクロ
ックド・インバータ15へ入力される。クロックド・イ
ンバータ15は次にくるφ2クロックによりクロックド
・インバータ13より出力されたデータを取り込み、記
憶セルフ1のQ1出力として外部へデータを出力する。
このように、記憶セルフ1はデータ入力端子1より入力
されるデータを期間工で取り込む、記憶セルフ2〜74
も同様の動作をすることにより、第1図のシフトレジス
タは右方向へデータを1ビツト移動させている。
されるデータを期間工で取り込む、記憶セルフ2〜74
も同様の動作をすることにより、第1図のシフトレジス
タは右方向へデータを1ビツト移動させている。
また、期間■では、右シフト制御信号S1がローレベル
になるので、記憶セルフ1のマルチプレクサ12はJO
側のデータを選択し、クロックド・インバータ15の出
力をクロックド・インバータ13へ入力させる。従って
、クロックド・インバータ13はφ1クロックが入力さ
れると、クロックド・インバータ15のデータを取り込
み、クロックド・インバータ15へと再び出力する。こ
のクロックド・インバータ15はφ2クロックが入力さ
れると、クロックド・インバータ13の出力を取り込む
ため、自分自身の出力を再び取り込んで記憶セルフ2の
11人力へ出力する。
になるので、記憶セルフ1のマルチプレクサ12はJO
側のデータを選択し、クロックド・インバータ15の出
力をクロックド・インバータ13へ入力させる。従って
、クロックド・インバータ13はφ1クロックが入力さ
れると、クロックド・インバータ15のデータを取り込
み、クロックド・インバータ15へと再び出力する。こ
のクロックド・インバータ15はφ2クロックが入力さ
れると、クロックド・インバータ13の出力を取り込む
ため、自分自身の出力を再び取り込んで記憶セルフ2の
11人力へ出力する。
また、期間■では、期間■の3倍の時間があるため、記
憶セルフ1内に保持するデータを自分自身の中で3回ま
わすことになる。すなわち、記憶セルフ1は期間工にて
外部から端子1(第2図の10)より入力されるデータ
を取り込み、それ以外は自分自身の保持するデータを循
環させることによりダイナミック保持を安定させ、再び
期間工になると次段の記憶セルフ2へデータを出力させ
るとともに、前段の記憶セルフ1の出力を取り込み、以
後同様の動作をくり返していく。
憶セルフ1内に保持するデータを自分自身の中で3回ま
わすことになる。すなわち、記憶セルフ1は期間工にて
外部から端子1(第2図の10)より入力されるデータ
を取り込み、それ以外は自分自身の保持するデータを循
環させることによりダイナミック保持を安定させ、再び
期間工になると次段の記憶セルフ2へデータを出力させ
るとともに、前段の記憶セルフ1の出力を取り込み、以
後同様の動作をくり返していく。
以上のとおり、第1図に示す双方向シフトレジスタにお
いて、右方向へのデータの転送は上述の操作を4回繰り
返すことにより、データ入力端子1から入力されたデー
タがデータ出力端子8より出力される。
いて、右方向へのデータの転送は上述の操作を4回繰り
返すことにより、データ入力端子1から入力されたデー
タがデータ出力端子8より出力される。
次に、第1図の双方向シフトレジスタにおいて、左方向
へデータが転送される場合の動作について説明する。
へデータが転送される場合の動作について説明する。
第4図に示すように、期間■では左シフト制御信号S2
の出力直後のφ2クロック1周期、期間■は左シフト制
御信号S2がローレベルの時のφ2クロック1周期、期
間■は期間■の3倍の期間である。左シフト制御信号S
2はφ1クロックに同期しており、そのパルス幅はφ1
1周期分である。また、左方向へデータが転送される時
は、右シフト制御信号S1は常にローレベルの状態であ
る。
の出力直後のφ2クロック1周期、期間■は左シフト制
御信号S2がローレベルの時のφ2クロック1周期、期
間■は期間■の3倍の期間である。左シフト制御信号S
2はφ1クロックに同期しており、そのパルス幅はφ1
1周期分である。また、左方向へデータが転送される時
は、右シフト制御信号S1は常にローレベルの状態であ
る。
最初に、期間■の時、データ入力端子9より入力される
データは、記憶セルフ4における左シフト制御信号S2
がハイレベルの時、マルチプレクサ14がJl側のデー
タを選択するため、この間クロックド・インバータ15
へ入力される。そして、φ2クロックがクロックド・イ
ンバータ15に入力されると、クロックド・インバータ
15はこのデータを取り込んでマルチプレクサ12のJ
O側に出力する。マルチプレクサ12では、右シフト制
御信号S1の入力端子18(第1図の3)は常にローレ
ベルの状態であるから、JO側のデータを選択する。従
って、クロックド・インバータ15の出力がクロックド
・インバータ13へ入力される。クロックド・インバー
タ13は次にくるφlクロックによりクロックド・イン
バータ15より出力されたデータを取り込み、記憶セル
フ4のQ2出力として外部へデータを出力する。記憶セ
ルフ3〜71も同様の動作をすることにより、第1図の
シフトレジスタは左方向へデータを1ビツト移動させて
いる。
データは、記憶セルフ4における左シフト制御信号S2
がハイレベルの時、マルチプレクサ14がJl側のデー
タを選択するため、この間クロックド・インバータ15
へ入力される。そして、φ2クロックがクロックド・イ
ンバータ15に入力されると、クロックド・インバータ
15はこのデータを取り込んでマルチプレクサ12のJ
O側に出力する。マルチプレクサ12では、右シフト制
御信号S1の入力端子18(第1図の3)は常にローレ
ベルの状態であるから、JO側のデータを選択する。従
って、クロックド・インバータ15の出力がクロックド
・インバータ13へ入力される。クロックド・インバー
タ13は次にくるφlクロックによりクロックド・イン
バータ15より出力されたデータを取り込み、記憶セル
フ4のQ2出力として外部へデータを出力する。記憶セ
ルフ3〜71も同様の動作をすることにより、第1図の
シフトレジスタは左方向へデータを1ビツト移動させて
いる。
また、期間Vでは、左シフト制御信号S2はローレベル
になるので、記憶セルフ4のマルチプレクサ14はJC
Iのデータを選択し、クロックド・インバータ13の出
力をクロックド・インバータ15へ入力させる。従って
、クロックド・インバータ15はφ2クロックが入力さ
れると、クロックド・インバータ13のデータを取り込
み、マルチプレクサ12のJO側へ出力する。マルチプ
レクサ12では、右シフト制御信号S1がローレベルに
固定されているため、クロックド・インバータ15の出
力を再びクロックド・インバータ13へ出力する。この
クロックド・インバータ13はφ1クロックが入力され
ると、クロックド・インバータ15の出力を取り込むた
め、自分自身の出力を再び取り込んで記憶セルフ、のI
2人力へ出力する。
になるので、記憶セルフ4のマルチプレクサ14はJC
Iのデータを選択し、クロックド・インバータ13の出
力をクロックド・インバータ15へ入力させる。従って
、クロックド・インバータ15はφ2クロックが入力さ
れると、クロックド・インバータ13のデータを取り込
み、マルチプレクサ12のJO側へ出力する。マルチプ
レクサ12では、右シフト制御信号S1がローレベルに
固定されているため、クロックド・インバータ15の出
力を再びクロックド・インバータ13へ出力する。この
クロックド・インバータ13はφ1クロックが入力され
ると、クロックド・インバータ15の出力を取り込むた
め、自分自身の出力を再び取り込んで記憶セルフ、のI
2人力へ出力する。
また、期間■では、期間Vの3倍の時間があるため、記
憶セルフ4内に保持するデータを自分自身の中で3回ま
わすことになる。すなわち、記憶セルフ4は期間■にて
外部から端子8(第2図の17)より入力されるデータ
を取り込み、それ以外は自分自身の保持するデータを循
環させることによりダイナミック保持を安定させ、再び
期間■になると次段の記憶セルフ3ヘデータを出力する
とともに、前段のデータを取り込み、以後同様の操作を
くり返していく。
憶セルフ4内に保持するデータを自分自身の中で3回ま
わすことになる。すなわち、記憶セルフ4は期間■にて
外部から端子8(第2図の17)より入力されるデータ
を取り込み、それ以外は自分自身の保持するデータを循
環させることによりダイナミック保持を安定させ、再び
期間■になると次段の記憶セルフ3ヘデータを出力する
とともに、前段のデータを取り込み、以後同様の操作を
くり返していく。
以上のとおり、第1図に示す双方向シフト、レジスタに
おいて、左方向へのデータの転送は上述の操作を4回く
り返すことにより、データ入力端子9より入力されたデ
ータがデータ出力端子2より出力される。
おいて、左方向へのデータの転送は上述の操作を4回く
り返すことにより、データ入力端子9より入力されたデ
ータがデータ出力端子2より出力される。
要するに、本実施例は記憶手段としてマルチプレクサと
ダイナミック・ラッチを用い、転送期間はマルチプレク
サを通して前段のダイナミック・ラッチの出力を次段の
ダイナミック・ラッチへ転送し、転送が終了すると次の
転送期間までは自分自身の保持するデータをマルチプレ
クサを通して自分自身に戻しデータをローテーションさ
せ、ダイナミック保持を安定に行わせている。
ダイナミック・ラッチを用い、転送期間はマルチプレク
サを通して前段のダイナミック・ラッチの出力を次段の
ダイナミック・ラッチへ転送し、転送が終了すると次の
転送期間までは自分自身の保持するデータをマルチプレ
クサを通して自分自身に戻しデータをローテーションさ
せ、ダイナミック保持を安定に行わせている。
以上説明したように、本発明の双方向シフトレジスタは
、ダイナミック・ラッチにマルチプレクサを設けること
により、データ保持の周期の長い所でもダイナミック・
ラッチのデータ保持を安定させ、且つ薬種化においても
マルチプレクサとダイナミック・ラッチの占有面積が小
さいため、データを転送させる段数を増やしてもチップ
面積の増加はほとんど無視できるという効果がある。
、ダイナミック・ラッチにマルチプレクサを設けること
により、データ保持の周期の長い所でもダイナミック・
ラッチのデータ保持を安定させ、且つ薬種化においても
マルチプレクサとダイナミック・ラッチの占有面積が小
さいため、データを転送させる段数を増やしてもチップ
面積の増加はほとんど無視できるという効果がある。
第1図は本発明の一実施例を説明するための双方向シフ
トレジスタのブロック図、第2図は第1図の双方向シフ
トレジスタに用いる記憶セルの回路図、第3図および第
4図はそれぞれ第1図に示す双方向シフトレジスタの右
シフト動作および左シフト動作を説明するためのタイミ
ング図である。 1.9,10.17・・・データ入力端子、2゜8.1
1.16・・・データ出力端子、3.18・・・右シフ
ト制御信号入力端子、4.19・・・左シフト制御信号
入力端子、5,6,20.21・・・クロック入力端子
、71〜74・・・記憶セル、12.14・・・マルチ
プレクサ、13.15・・・クロックド・インバータ。 代理人 弁理士 内 原 晋
トレジスタのブロック図、第2図は第1図の双方向シフ
トレジスタに用いる記憶セルの回路図、第3図および第
4図はそれぞれ第1図に示す双方向シフトレジスタの右
シフト動作および左シフト動作を説明するためのタイミ
ング図である。 1.9,10.17・・・データ入力端子、2゜8.1
1.16・・・データ出力端子、3.18・・・右シフ
ト制御信号入力端子、4.19・・・左シフト制御信号
入力端子、5,6,20.21・・・クロック入力端子
、71〜74・・・記憶セル、12.14・・・マルチ
プレクサ、13.15・・・クロックド・インバータ。 代理人 弁理士 内 原 晋
Claims (1)
- 情報を両方向に転送できる双方向シフトレジスタにおい
て、それぞれ二組の入出力端子を有する複数個の記憶セ
ルを直列に接続し、その各記憶セルは、第一の入力を外
部より受け且つその他に第二の入力を有する第一のマル
チプレクサと、前記第一のマルチプレクサの出力を入力
とし、且つ自分自身の出力を記憶セルの第一の出力とす
る第一のクロックド・インバータと、第一の入力を外部
より受け且つ前記第一のクロックド・インバータの出力
を第二の入力に受ける第二のマルチプレクサと、前記第
二のマルチプレクサの出力を入力とする第二のクロック
ド・インバータとを含み、前記第二のクロックド・イン
バータの出力を記憶セルの第二の出力および前記第一の
マルチプレクサの前記第二の入力にすることを特徴とす
る双方向シフトレジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63176607A JPH0227597A (ja) | 1988-07-14 | 1988-07-14 | 双方向シフトレジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63176607A JPH0227597A (ja) | 1988-07-14 | 1988-07-14 | 双方向シフトレジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0227597A true JPH0227597A (ja) | 1990-01-30 |
Family
ID=16016527
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63176607A Pending JPH0227597A (ja) | 1988-07-14 | 1988-07-14 | 双方向シフトレジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0227597A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6338892A (ja) * | 1986-08-01 | 1988-02-19 | Matsushita Refrig Co | フインチユ−ブ型熱交換器 |
US5592105A (en) * | 1995-01-20 | 1997-01-07 | Xilinx, Inc. | Configuration logic to eliminate signal contention during reconfiguration |
US6181158B1 (en) | 1995-01-20 | 2001-01-30 | Xilinx, Inc. | Configuration logic to eliminate signal contention during reconfiguration |
WO2011105229A1 (ja) * | 2010-02-23 | 2011-09-01 | シャープ株式会社 | シフトレジスタ、信号線駆動回路、液晶表示装置 |
US8525561B2 (en) | 2011-10-18 | 2013-09-03 | International Business Machines Corporation | Phase lock loop having high frequency CMOS programmable divider with large divide ratio |
US8791728B2 (en) | 2011-10-18 | 2014-07-29 | International Business Machines Corporation | High frequency CMOS programmable divider with large divide ratio |
-
1988
- 1988-07-14 JP JP63176607A patent/JPH0227597A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6338892A (ja) * | 1986-08-01 | 1988-02-19 | Matsushita Refrig Co | フインチユ−ブ型熱交換器 |
JPH0684879B2 (ja) * | 1986-08-01 | 1994-10-26 | 松下冷機株式会社 | フインチユ−ブ型熱交換器 |
US5592105A (en) * | 1995-01-20 | 1997-01-07 | Xilinx, Inc. | Configuration logic to eliminate signal contention during reconfiguration |
US5770951A (en) * | 1995-01-20 | 1998-06-23 | Xilinx, Inc. | Configuration logic to eliminate signal contention during reconfiguration |
US6181158B1 (en) | 1995-01-20 | 2001-01-30 | Xilinx, Inc. | Configuration logic to eliminate signal contention during reconfiguration |
WO2011105229A1 (ja) * | 2010-02-23 | 2011-09-01 | シャープ株式会社 | シフトレジスタ、信号線駆動回路、液晶表示装置 |
US8971478B2 (en) | 2010-02-23 | 2015-03-03 | Sharp Kabushiki Kaisha | Shift register, signal line drive circuit, liquid crystal display device |
US8525561B2 (en) | 2011-10-18 | 2013-09-03 | International Business Machines Corporation | Phase lock loop having high frequency CMOS programmable divider with large divide ratio |
US8791728B2 (en) | 2011-10-18 | 2014-07-29 | International Business Machines Corporation | High frequency CMOS programmable divider with large divide ratio |
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