JPH02251930A - アクティブマトリックスアレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はアクティブマトリックス型液晶表示パネルに用
いるアクティブマトリックスアレイに関するものである
。

従来の技術 近年、液晶表示装置の絵素数増大に伴って、走査線数が
増え、従来から用いられている単純マトリックス型液晶
表示パネルでは表示コントラストや応答速度が低下する
ため各絵素にスイッチング素子を配置したアクティブマ
トリックス型液晶表示パネルが利用されつつある。前記
液晶表示パネルには数万個以上のスイッチング素子とし
ての薄膜トランジスタ（以後、ＴＦＴと呼ぶ、）が形成
されたアクティブマトリックスアレイを用いる必要があ
る。現在の技術では前記ＴＦＴをすべて無欠陥で形成す
ることは困難である。そこで、不良ＴＦＴが生じても表
示品位を低下させない、あるいは不良ＴＦＴを修正する
ことのできるアクティブマトリックスアレイが待ち望ま
れている。

以下、図面を参照しながら従来のアクティブマトリック
スアレイについて説明する。第１２図は従来のアクティ
ブマトリックスアレイの等価回路図である。第１２図に
おいて、Ｇ、−Ｇ３はゲート信号線、Ｓ、〜Ｓ、はソー
ス信号線、ｐＨ〜Ｐ２Ｍは絵素電極、Ｔ　Ｔ　＋　＋〜
Ｔ　Ｔ　３３はＴＦＴである。第１２図で明らかなよう
に従来のアクティブマトリックスアレイはゲート信号線
とソース信号線の交点近傍に１つのＴＦＴが形成される
。また各ＴＦＴのドレイン端子は１つの絵素電極に接続
されている。

なお、本明細書ではＴＦＴにおいて、ソース信号線に接
続されている端子をソース端子、ゲート信号線に接続さ
れているのをゲート端子、絵素電極に接続されているの
をドレイン端子と呼ぶ。第１３図は従来のアクティブマ
トリックスアレイの一部拡大平面図である。ただしＴＦ
Ｔ部などは理解を容易にするためにかなり誇張し、また
簡略化して描いており、実際の平面図とは異なっている
。以上のことは以下の平面図においても同様である。

第１３図において、１３１はゲート信号線とソース信号
線間を絶縁するための絶縁膜、１３２はＴＦＴの半導体
膜上に形成された絶縁膜、１３３はＴＦＴのゲート端子
、１３４はＴＦＴのソース端子、１３５はＴＦＴのドレ
イン端子であり、前記端子は絵素電極ｐＨと電気的に接
続されている。次にアクティブマトリックスアレイの一
般的な動作について説明する。まず、ゲート信号線にＴ
ＦＴのゲートをオンさせる電圧（以後、オン電圧と呼ぶ
、）またはオフさせる電圧（以後、オフ電圧と呼ぶ。）
を印加し、ソース信号線に信号処理された信号電圧が印
加される。ＴＦＴがオン状態となったとき、ソース信号
線に印加されている信号電圧が絵素電極に書きこまれる
。絵素電極に印加された電圧により前記電橋上の液晶の
配向が変化し、映像が表示される。

発明が解決しようとする課題 まず、従来のアクティブマトリックスアレイのＴＦＴの
欠陥について簡単に説明する。ＴＦＴの欠陥には主とし
て、ＴＦＴのゲート・ソース短絡欠陥（以後、Ｇ−Ｓシ
ョートと呼ぶ、）、ＴＦＴのゲート・ドレイン短絡欠陥
（以後、Ｇ−Ｄショートと呼ぶ。）、ＴＦＴのソース・
ドレイン短絡欠陥（以後、Ｓ−Ｄショートと呼ぶ。）、
ＴＦＴのソース・ドレイン間断線（以後、チャンネルオ
ープンと呼ぶ。）の４つが考えられる。まず、Ｇ・Ｓシ
ョートはＴＦＴのゲート端子とソース端子間の短絡欠陥
であり、線状の表示欠陥が発生する。

Ｇ−ＤショートはＴＦＴのゲート端子とドレイン端子間
の短絡欠陥であり、前記欠陥が発生したＴＦＴが駆動す
る絵素に黒点状の表示欠陥が発生する。Ｓ−Ｄショート
はＴＦＴのソース端子とドレイン端子間の短絡欠陥であ
り、前記欠陥が発生したＴＦＴが駆動する絵素に白点状
の表示欠陥が発生する。チャンネルオープンはＴＦＴが
動作しない欠陥であり、前記欠陥が発生したＴＦＴが駆
動する絵素に黒点状の表示欠陥が発生する。

従来のアクティブマトリックスアレイは一絵素に１つの
ＴＦＴｌが形成されていない。したがって前記ＴＦＴに
前述の欠陥が発生した場合、修正の方法がない、したが
って表示品位を著しく低下させる。特に液晶表示パネル
は広面積に多数のＴＦＴを配置する必要があるため、す
べての領域においてＴＦＴの欠陥なしで形成することが
困難である。したがって、製造歩留まりが大幅に低下す
る。

本発明は従来のアクティブマトリックスアレイの課題に
鑑み、ＴＦＴに欠陥が発生しても修正あるいは表示品位
を実用上さしつかえない程度にできるアクティブマトリ
ックスアレイを提供するものである。

課題を解決するための手段 第１の本発明のアクティブマトリックスアレイはＴＦＴ
のゲートが共通に形成され、前記ＴＦＴのドレインが相
異なった絵素電極に接続されたＴＦＴ群が、２組で１つ
の絵素を形成しているものである。

第２の本発明のアクティブマトリックスアレイはＴＦＴ
が第１および第２のドレイン端子を具備し、前記ドレイ
ン端子が相異なる絵素電極に接続されているものである
。

第３の本発明のアクティブマトリックスアレイは一絵素
に対応する絵素電極が複数電極に形成され、複数のＴＦ
Ｔのゲートを共通に形成されたＴＦＴ群のドレイン端子
が前記絵素電極に接続されているものである。

第５の本発明のアクティブマトリックスアレイは第１の
ゲート信号線に接続された第１のＴＦＴと前記第１のゲ
ート信号線に隣接したゲート信号線に接続された第２の
ＴＦＴのソースが相異なるソース信号線に接続され、第
３のＴＦＴのドレイン端子が第１のＴＦＴの駆動する第
１の絵素電極に接続され、かつ前記第３のＴＦＴのソー
ス端子が第２のＴＦＴの駆動する第２の絵素電極に接続
されているものである。

第５の本発明のアクティブマトリックスアレイは、一絵
素に対応する絵素電極が複数絵素電極で形成され、前記
絵素電極に複数のドレインを有するＴＦＴのドレイン端
子が接続されたものである。

作用 第１の本発明のアクティブマトリックスアレイは２個の
ＴＦＴのゲートを共通したＴＦＴ群を２つ用いて１・絵
素を構成する。したがって４つのＴＦＴで１絵素を構成
することになる。各ＴＦＴは別々の絵素電極に接続され
ている。前記ＴＦＴの１つに欠陥が発生しても１／４に
表示欠陥が発生するだけで他の３／４は正常表示をおこ
なうため、表示品位はほとんど低下しない。また１絵素
を構成する４つのＴＦＴは、ソース端子が共通で、２個
ずつのゲート端子が共通であるため、ＴＦＴの形成スペ
ースが１絵素ＩＴＦＴと比較してほとんど大きくならな
い。

第２の本発明のアクティブマトリックスアレイは、１つ
のＴＦＴにドレイン端子が２本あり同時に２つの絵素電
極を駆動する。したがってＴＦＴにチャンネルオープン
が発生しても正常表示をおこなえる。また、絵素電極と
の切断部を具備しているため、ＴＦＴＳ　−Ｄショート
・Ｇ−Ｄショートが発生しても切り離すことにより正常
表示をおこなえる。

第３の本発明のアクティブマトリックスアレイは１絵素
を複数の絵素電極に分割し、各絵素電極に２つのＴＦＴ
を形成したものである。したがってＴＦＴに不良が発生
しても不良ＴＦＴを切り離すことにより正常表示をおこ
なえる。またＴＦＴの欠陥検査も容易である。

第４の本発明のアクティブマトリックスアレイは２つの
絵素電橋間を接続する第３のＴＦＴを形成したものであ
る。したがって、ＴＦＴに不良が発生しても第３のＴＦ
Ｔにより絵素電極に電圧を印加できるため正常表示をお
こなうことができる。

第５の本発明のアクティブマトリックスアレイは１つの
ＴＦＴが複数のドレイン端子を有し、各ドレイン端子が
１つの絵素に対応する複数の絵素電極に接続されたもの
である。したがって１絵素ＩＴＦＴの場合と比較して、
ＴＦＴの形成面積はほとんど大きくならない。また、前
記ＴＦＴにチャンネルオーブン・Ｇ−Ｄ−７！！−ト欠
陥が発生しても、複数に分割された１つの絵素電極が黒
点状の表示欠陥が表示されるだけで、視覚的には重大な
表示欠陥とはならない。

実施例 以下、第１の本発明のアクティブマトリックスアレイに
ついて説明する。第１図は本発明のアクティブマトリッ
クスアレイの一部等価回路図である。第１図において、
Ｇ、〜Ｇ、はゲート信号線、８１〜Ｓ、はソース信号線
、ＰＡＩＩ〜ＰＡｔｚ−ＰＢ＋＋〜Ｐ　Ｂｔｔ　′Ｐ　
Ｃ＋ｔ〜Ｐ　Ｃｗｔ　Ｐ’Ｄ＋＋−Ｐ　Ｄｚｔは絵素電
極、Ｔ　Ａ　＋　＋〜Ｔ　Ａ　！　ｔ・ＴＢｌ、〜ＴＢ
ｔｔ・ＴＣＩＩ〜ＴＣｏ−ＴＤ、〜ＴＤｔｔはＴＦＴで
ある。

以下、同一信号または同一番号を付したものは同一内容
あるいは同一構成である。また、特にことわりがないか
ぎり、アクティブマトリックスアレイを同一構成要素が
行・列に並べられたものとみなし、行方向を１〜ｍ、列
方向を１〜ｎとする。

たとえば１行２列目のＴＦＴのＴＢはＴＢ、、と示す。

一般的に取り扱う際はＴＢ□と呼ぶ、第１図で明らかな
ように１絵素は絵素電極ＦＡ、１１・ＰＢ□・ＰＣ□・
ＰＤ□から構成され、前記絵素電極にはそれぞれＴＦＴ
のＴＡ、、−ＴＢ、、−ＴＣ，。

ＴＤ□が形成接続されている。またＴＦＴのＴＡ、７と
ＴＣ□、およびＴＢ□とＴＤ、ｆｉのゲート端子は共通
にされ、ＴＦＴのＴＡ、、％・ＴＢ□・ＴＣ□・ＴＤ、
、のソース端子は共通に形成される。第２図は第１の本
発明のアクティブマトリックスアレイの一部拡大平面図
である。第２図において、２１はゲート信号線とソース
信号線間を絶縁するための絶縁膜、２２はソース端子、
２３はＴＦＴの半導体膜上に形成された絶縁膜、２４は
ゲート端子、２５はドレイン端子、２６はＴＦＴに欠陥
が発生した場合に切断するための切断部、２７は絵素電
極との接続部である。第２図で明らかなようにＴＦＴの
４つのＴＡ、、−ＴＤ、、のソース端子が共通に形成さ
れ、ＴＦＴのドレイン端子が各々の絵素電極に接続され
ている。

次に第１の発明のアクティブマトリックスアレイの動作
について説明する。まず、走査方向はゲート信号線Ｇ、
からＧ、の方向とする。また、ゲート信号線の走査に同
期してソース信号線に信号が印加されるものとする。以
上のことは他の発明のアクティブマトリックスアレイに
ついても同様である。まずゲート信号線Ｇ、にオン電圧
が印加され、前記オン電圧印加位置は次々とシフトされ
る。今、ゲート信号線Ｇ２にオン電圧を印加したときに
注目する。前記オン電圧によりＴＦＴのＴＡｌｌ−Ｔ　
Ｂ　ＩＩ−Ｔ　Ｃｔ＋・ＴＤ、、は同時にオン状態とな
り、ソース信号線Ｓ、の信号を絵素電極ＰＡ、・Ｔ　Ｂ
　＋　＋・Ｔ　ＣＩｒ・Ｔ　Ｄ　Ｉｒに書き込む。前記
信号により絵素電極上の液晶の配向が変化する。

なおＴＦＴに欠陥が発生した場合の修正方法としては、
たとえばＴＦＴのＴ　Ｂ　ｔ　ｌに欠陥が発生した場合
、第２図に示すＡＡ”線でレーザ光などを用いて切断す
ればよい、この場合、ｐＡ、、−ＰＤＨの４絵素のうち
ＰＢ、が黒点欠陥表示となるが、他の３絵素が正常表示
をおこなうため、はとんど表示品位は低下しない。

以下、第２の本発明のアクティブマトリックスアレイに
ついて説明する。第３図は第２の本発明のアクティブマ
トリックスアレイの一部等価回路図である。第３図にお
いてＰ、＋＝Ｐｓｓは絵素電極、Ｔ　＋　＋　〜Ｔ　３
　ｓはＴＦＴ、３１はＴＦＴのドレイン端子（以下、第
１ドレイン端子と呼ぶ。）、３２もＴＦＴのドレイン端
子（以下、第２ドレイン端子と呼ぶ。）である。ＴＦＴ
のＴＫＩＩ、１の第１ドレイン端子は絵素電極ＰＩＩｆ
ｉに、またＴＦＴのＴＫ、、の第２のドレイン端子は絵
素電極Ｐ、。、に接続される。

第４図は第２の本発明のアクティブマトリックスアレイ
の一部拡大平面図である。第４図において、４１はゲー
ト信号線とソース信号線間および第２のドレイン端子と
ゲート信号線間を絶縁するための絶縁膜、４２はＴＦＴ
のゲートの半導体膜上に形成された絶縁膜、４３はゲー
ト端子、４４はソース端子、４５は第１ドレイン端子、
４６は第２ドレイン端子である。第４図で明らかなよう
に第１ドレイン端子は絵素電極ｐＨに接続されており、
第２ドレイン端子はゲート信号線上の絶縁膜４１を介し
て絵素電極ｐｔ＋に接続されている。また第１および第
２のドレイン端子にはＴＦＴに欠陥が発生した場合に絵
素電極からの切断が容易なようにくびれからなる切断部
を形成している。絵素電極への書込み電流の大きさはＴ
ＦＴのＴＫｏが絵素電極Ｐ□に書きこむ電流が、ＴＦＴ
のＴ□か絵素電極Ｐ　１１＋１１％に書き込む電流より
も大きくなるように、ＴＦＴの幅・長さ比（以後、Ｗ／
Ｌ比と呼ぶ。）を変化させている。

次に第２の発明のアクティブマトリックスアレイの動作
について説明する。まずゲート信号線Ｇ１にオン電圧が
印加されるとＴＦＴのＴＫＩ、１がオン状態となり、ソ
ース信号線Ｓ、の信号を絵素電極ＰＩＭおよびＰ！７に
書きこむ６次にゲート信号線Ｇ。

にオン電圧が印加されるとＴＦＴのＴＫｏがオン状態と
なり、ソース信号線Ｓ７．の信号を絵素電極７ｒ＋およ
びＰｏに書き込む。以上の動作を順次くりかえしていく
ことにより表示をおこなう。なおＴＦＴのＴＫ、ゎが絵
素電極Ｐ□に書きこむ電流の方が、絵素電極Ｐ　ｍ＊ｌ
＋１に書きこむ電流の方が大きいため、はぼ第１ドレイ
ン端子により書きこまれる電流により書き込み信号は規
定される。なお、ＴＦＴに欠陥が発生した場合、第４図
のＢＢ’線あるいはＣＣ°線で切断する。

以下、第３の本発明のアクティブマトリックスアレイに
ついて説明する。第５図は第３の本発明のアクティブマ
トリックスアレイの一部等価回路図である。第５図にお
いて、Ｐ　Ｓ＋＋−Ｐ　Ｓｔｚ　’　ＰＭ、〜ＰＭｚｓ
は絵素電極、ＴＳｌｌ〜ＴＳ０・ＴＭ、〜Ｔ　Ｍ　ｚ　
ｓ・Ｔ　Ｅ　Ｉｌ−Ｔ　Ｅ　ｚ　ｚ・Ｔ　Ｆ　ＩＩ−Ｔ
　Ｆ　ｔ　ｔはＴＦＴである。一絵素はｐｓ、、および
ＰＭ、、の絵素電極から構成される。またＴＦＴのＴＳ
、、とＴＭ□のゲートおよびＴＦ□とＴＨ□のゲートは
共通に形成されてＴＦＴ群を形成している。絵素電極Ｐ
Ｓ□にはＴＦＴのＴＳ□およびＴＦ□のドレインが、絵
素電極ＰＭ□にはＴＦＴのＴＭ□およびＴＥ□のドレイ
ンが接続されている。ＴＦＴのＴＭｏとＴＦ□のゲート
は相異なるゲート信号線に接続されている。第６図は第
３の本発明のアクティブマトリックスアレイの一部拡大
平面図である。第６図において、６１はゲート信号線と
ソース信号線間を絶縁するための絶縁膜、６２はＴＦＴ
のゲートの半導体膜上に形成された絶縁膜、６３はゲー
ト端子、６４はソース端子、６５はドレイン端子、６６
は絵素電極との接続部、６７は切断部である。特に絵素
電極ＰＳ□とＰＭ□の間隔はプロセスの最少バターニン
グ精度以下に形成される。これは前記電極間がエツチン
グ不良で分離されなくともＴＦＴが正常の場合、表示状
態には影響が生じないためである。第６図で明らかなよ
うにＴＦＴのＴＳ、、１＋Ｉ−ＴＭ、、、や、・ＴＦ□
・ＴＥｏのソースは共通に形成される。またＴＦＴのＴ
Ｓ□とＴＭ□のゲート、ＴＦいとＴＨ□のゲート・は共
通に形成され、相異なるゲート信号線に接続されている
。

次に第３の発明のアクティブマトリックスアレイの動作
について説明する。ゲート信号線Ｇ、にオン電圧を印加
する。するとＴＦＴのＴＦ□・ＴＥ□がオン状態となり
、ソース信号ｔＩＡＳ、１の信号を絵素電極ＰＳ□とＰ
Ｍ□に書き込む０次にゲート信号線Ｇ　ｗｒ　＊　１に
オン電圧が印加されるとＴＦＴのＴＳ、、−ＴＭ□がオ
ン状態となり、ソース信号線Ｓ、の信号を絵素電極ＰＳ
□とＰＭ□に書き込む。このときＴＦＴのＴ　Ｆ１１＋
Ｉ１１・ＴＥ、、１Ｍもオン状態になり、絵素電極ＰＳ
、。１７・Ｐ　Ｍｍ＊Ｉｎにも信号を書きこむ、詳述の
説明であきらかなように絵素電極ＰＳ□・ＰＭ□には最
終的にＴＦＴのＴＳ□・ＴＭ□により信号が書き込まれ
ることがわかる。もし、ＴＦＴのＴＭ□が不良が発生し
た場合、前記ＴＦＴは絵素電極ＰＭ、、、から切り離さ
れるが、この際はＴＦＴのＴＥ□により絵素電極ＰＭ−
により信号が書き込まれる。したがって正規の信号に隣
接の信号が書き込まれるが映像の表示は隣接の絵素の表
示とほぼ同一であるので視覚的には正常表示と同様にな
る。

以下、第２の発明のアクティブマトリックスアレイにお
いて、不良ＴＦＴの検出方法について述べる。第７図は
不良ＴＦＴの検出方法の説明図である。第７図において
、７１はＳ−Ｄシッートｒ　Ｒ１〜Ｒ３はピックアップ
抵抗である。ここではＳ・Ｄショー１−７１に注目し、
ごく簡単に説明する。まず、ゲート信号線Ｇ、にオン電
圧を印加し、他のゲート信号線にはオフ電圧を印加する
。するとＴＦＴのＴＦ、、−ＴＥ□はオン状態となる０
次にソース信号線Ｓ、に正電圧を印加する。するとＴＦ
ＴのＴＭ□およびＴＳ□がオフ状態にもかかわらず、第
７図の点線で示すような Ｓ、→Ｓ−Ｄショート７１→ｐｓｔ、→Ｔ　Ｆ　ｚ　＋
→Ｓ２→Ｒ２ なる電流経路が発生し、ピックアップ抵抗Ｒ８の両端に
は電圧■が発生する。したがってＴＦＴのＴＳ□または
ＴＭ□にＳ　−Ｄ−ｙ！Ｉ−トが発生していることを検
出できる。不良と思われるＴＦＴのＴＦ！ｌ・ＴＭ□は
切断部６７にレーザを照射し、絵素電極ＰＳｇｔ−ＰＭ
ｔ＋から切り離される。

以下、第４の本発明のアクティブマトリックスアレイに
ついて説明する。第８図は第３の本発明のアクティブマ
トリックスアレイの一部等価回路図である。第８図にお
いてＴ□はＴＦＴ、Ｐ□は絵素電極、Ａ　ＩＩ　Ｍはゲ
ート端子がゲート信号線Ｇ１１に接続され、絵素電極Ｐ
□にソース端子が、Ｐ、。

１、、にドレイン端子が接続されたＴＦＴである。第８
図で明らかなようにＴＦＴのＴｚｈ−＋ｎ　　（ただし
Ｋは整数）はソース信号線Ｓｎおよびゲート信号線Ｇｋ
４１に接続され、ＴＦＴのＴ　ｔｋｆｉはソース信号線
Ｓ　ａ＋１およびゲート信号線Ｇ　ｋ＋　ｔに接続され
ている。

以下、第４の本発明のアクティブマトリックスアレイの
動作について説明する。走査はゲート信号線Ｇ、にオン
電圧が印加され、次にゲート信号線Ｇ！にオン電圧が印
加される。今、ゲート信号線Ｇ２にオン電圧が印加され
ると、ＴＦＴのＴｌｎおよびＡＩＭがオン状態となり、
ソース信号線Ｓ、ｌに印加されている信号が、絵素電極
ＰｌｎおよびＰ２７に書き込まれる０次にゲート信号線
Ｇ、にオン電圧が印加されるとＴＦＴのＴオ、およびＡ
ｔ、、がオン状態となり、ソース信号線Ｓ９．１の信号
が絵素電極Ｐ０および７ｎに書き込まれる。この時ＴＦ
ＴのＴ１，１およびＡ　１　ｙｌはオフ状態であるから
、絵素電極Ｐｉｎには先に書き込まれた信号が保持され
る。

以上の動作をゲート信号線Ｇ、まで繰り返すことにより
、映像が表示される。この際、たとえばＴＦＴのＴｔ、
がチャンネルオーブン欠陥の場合、絵素電極Ｐ、とＰ□
にはほぼ同一の信号が保持されるが、映像表示は、隣接
した絵素の表示がきわめてにかよっているため、視覚的
には正常表示になる。この場合は、ＴＦＴのＡｏを絵素
電極ＰｚｚまたはＰ２ｔから切り離すことが望ましい。

次に、第４の本発明のアクティブマトリックスアレイの
検査方法について説明する。第９図は不良ＴＦＴの検出
方法の説明図である。第９図において、９１はＳ−Ｄシ
ョートである。ここではＳ・Ｄシミ−ト９１に注目し、
ごく簡単に説明する。まずゲート信号線Ｇｔにオン電圧
を印加し、他のゲート信号線にはオフ電圧を印加する。

するとＴＦＴのＴ’＋ｚ・Ａ　１　ｚはオン状態となる
０次にソース信号線Ｓ、に正電圧を印加する。するとＴ
ＦＴのＴ２茸がオフ状態にもかかわらず、Ｓ−Ｄショー
ト９１が発生しているため、第９回の点線で示すような
Ｓ□　→Ｓ−Ｄシッート９１→Ｐ０→ＡＩ！→ＴＩ！→
Ｓｔ→Ｒ２ なる電流経路が発生し、ピックアップ抵抗Ｒ８の両端に
は電圧■が発生する。したがってＴＦＴのＴｔｔにＳ−
Ｄシッートが発生していることを検出できる。不良ＴＦ
ＴのＴｔｔはレーザ光を用いて絵素電極Ｐｔｔから切り
離される。同時にＴＦＴのＡ１１も絵素電極ｐｒｚから
切り離される。なお、第４の発明のアクティブマトリッ
クスアレイにおいて、ＴＦＴのＡＩＩ、１の絵素電極Ｐ
、、と接続している端子とＴＦＴのＴ□のドレイン端子
とを共通にし、１回のレーザ照射で絵素電極ＰＩＩ、１
からＴＦＴのＴ。

およびＡ□を同時に切り離せるように構成されているこ
とが好ましい。

以下、第５の本発明のアクティブマトリックスアレイに
ついて説明する。第１０図は第５の本発明のアクティブ
マトリックスアレイの一部等価回路図である。第１０図
において、ＰＳｔ＋〜ＰＳＩ２・ＰＭｌ、〜ＰＭＩ！は
絵素電極、ＴＨ１〜Ｔ　Ｈ、ｔはＴＦＴである。一絵素
はＰＳ□およびＰＭ□の絵素電極から構成される。また
、ＴＨ，ｎのドレイン端子は絵素電極ＰＳ□およびＰＭ
□に接続されている。

第１１図は第５の本発明のアクティブマトリックスアレ
イの一部拡大等価回路図である。第１１図において、１
１１はＴＦＴのゲート信号線とソース信号線間を絶縁す
るための絶縁膜、１１２はＴＦＴの半導体膜上に形成さ
れた絶縁膜、１１３はゲート端子、１１４はソース端子
、１１５ａ・１１５ｂはドレイン端子、１１６ａ　・１
１６ｂは絵素電極との接続部、１１７ａ　・１１７ｂは
切断部である。特に絵素電極ＰＳ□とＰＭ□Ｏ間隔は非
常に短く形成される。これは前記電極間がエツチング不
良で分離されなくともＴＦＴに欠陥がない場合、表示状
態には影響を与えないためである。また、絵素電極の間
隔上に位置する液晶、周辺に絵素電極に印加された電圧
による電界により配向される。したがって表示状態には
ほとんど影響を与えない。

次に第５の本発明のアクティブマトリックスアレイの動
作について説明する。ゲート信号線Ｇ、−９にオン電圧
を印加すると、ＴＦＴのＴＨｏがオン状態となり、ソー
ス信号線Ｓ７の信号を絵素電極ＰＳ、、１・ＰＭＩＩｆ
ｉに書き込む。

次に欠陥発生について第１１図を用いて述べる。

ドレイン端子１１５ａとゲート端子間に短絡が生じた場
合およびドレイン端子１１５ａとソース端子１１４間の
トランジスタが不良でトランジスタ特性を示さない場合
は、絵素電極ＰＳ■は信号が書き込まれないまたはゲー
ト信号線の電圧に引っばられてる。

したがって、黒点状の欠陥となる。しかし、絵素電極Ｐ
Ｍ、、に信号を印加する部分のＴＦＴは正常に働いてい
るため、絵素電極Ｐ　Ｍ　ＩＩには正規の信号が書き込
まれる。したがって、多少表示は暗くなるが、視覚的に
は重大な欠陥とならない。また、ドレイン端子１１５ａ
とソース端子１１４が短絡した場合、絵素電極ＰＳ＋＋
にはたえずソース信号線Ｓ１に印加される信号が印加さ
れ、白点状の欠陥となる。この場合は、検出し、切断部
１１７ａをレーザなどで切断し、絵素電極ＰＳ＋＋に信
号が印加されないようにして、黒点状の表示にする。な
お、第５の本発明のアクティブマトリックスアレイにお
けるＴＦＴの書込み電流は、従来のアクティブマトリッ
クスアレイのＴＦＴと同じにする。したがって、ＴＦＴ
の形成に要する面積はほとんど差異がない、また、欠陥
の発生により、絵素型ｉＰｓ、。

とＰＭ□に同時に異常信号を書き込むこと、および書き
込まれないことはきわめてまれである。

なお、本発明の実施例において、アクティブマトリック
スアレイは透過型液晶表示パネル用のものとして図示し
たが、これに限定するものではなく、反射型であっても
よい、また、アクティブマトリックスアレイはガラス基
板上にアモルファスシリコンを用いてＴＦＴを形成する
ものだけに限定するものではなく、ポリシリコン基板に
ＴＦＴを形成するものであってもよい。また、各平面図
において、ＴＦＴなどの形状および形成位置はこれに限
定するものではない。

発明の効果 第１の発明のアクティブマトリックスアレイでは１つの
絵素を４つの絵素電極で形成しているため、前記絵素電
極を駆動する１つのＴＦＴに不良が発生しても、１／４
絵素が異常表示をするだけであるから、表示品位の低下
はきわめて少なくてすむ、したがって、製造歩留まりの
向上に大きく起与する。また各ＴＦＴは切断部を形成し
ているため、レーザ光を用いて絵素電極から容易に切り
離すことができ、さらに製造歩留まりを向上させること
が可能である。また２つのＴＦＴのゲートを共通にし、
４つのＴＦＴのソースを共通にしているため、１絵素Ｉ
ＴＦＴのアクティブマトリックスアレイと比較して、は
とんどＴＦＴの形成に要するスペースは増加しない。

第２の発明のアクティブマトリックスアレイは１つのＴ
ＦＴで２つの絵素電極に信号を印加できるように構成し
たものである。したがって、ＴＦＴにチャンネルオーブ
ン欠陥が発生しても、前記チャッネルオープンが発生し
たＴＦＴが駆動する絵素電極に信号を印加できる。した
がって製造歩留まりの大幅な向上が期待できる。また各
ＴＦＴは切断部を形成しているため、レーザ光を用いて
絵素電極から容易に切り離すことができる。このことか
ら、さらに製造歩留まりを向上させることができる。

第３の発明のアクティブマトリックスアレイは１絵素は
２つの絵素電極から構成し、前記絵素電極に２つのＴＦ
Ｔを形成している。したがって１つの絵素電極に接続さ
れた２つのＴＦＴのうち、一方がチャンネルオーブン欠
陥が発生しても、なんら表示には影響がない、また前記
ＴＦＴにＧ・Ｄショートが発生した場合、絵素電極には
ゲート信号線の負電圧が書き込まれ黒点欠陥となるが、
絵素を構成する他方の絵素電極は正常表示となるため、
表示品位はほとんど低下しない、また各ＴＦＴには切断
部を形成しているため、レーザ光を用いて、不良ＴＦＴ
を絵素電極から容易に切り離すことができる。以上のこ
とからアクティブマトリックスアレイの製造歩留まりを
大幅に向上させることができる。また、第３の発明のア
クティブマトリックスアレイは検査により不良ＴＦＴを
検出することが容易である。

なお、第１の発明と同様にＴＦＴのゲートおよびソース
を共通に形成することにより、１絵素１ＴＦＴのアクテ
ィブマトリックスアレイと比較して、はとんどＴＦＴの
形成に要するスペースは増加しない。

第４の発明のアクティブマトリックスアレイは、２つの
絵素電極間を接続するＴＦＴを形成している。したがっ
て、２つの絵素電極に同時に信号を印加することができ
、一方の絵素電極に接続されたＴＦＴにチャンネルオー
ブン欠陥などが発生しても、はぼ正常表示をおこなうこ
とができる。またＴＦＴに切断部を形成しているため、
Ｓ−Ｄショートなどが発生しても容易にレーザ光を用い
て絵素電極から切り離すことができる。以上のことから
製造歩留まりを大幅に向上させることができる。なお、
不良ＴＦＴは明細書中に示した方法および類似の方法で
容易に検出することが可能である。

第５の発明のアクティブマトリックスアレイは１絵素を
複数の絵素電極から構成し、各前記絵素電極にＴＦＴの
ドレイン端子を接続している。前記ＴＦＴは１つのＴＦ
Ｔのドレイン端子のみが複数本官するものである。した
がって、従来のＴＦＴの形成面積と比較してほぼ同等の
大きさにすることができる。また、ＴＦＴにＧ−Ｄショ
ート・チャンネルオーブン欠陥が生じても、前記欠陥に
対応する絵素電極のみが異欠陥となるだけで、他の絵素
電極への信号は正常に印加されるため、視覚的には問題
がない。また、Ｓ−Ｄショート欠陥の場合は、切断部を
レーザなどを用いて切断することができる。以上のこと
より製造歩留まりを大幅に向上させることができる。

【図面の簡単な説明】

第１図は第１の本発明のアクティブマトリックスアレイ
の一部等価回路図、第２図は第１の本発明のアクティブ
マトリックスアレイの一部拡大平面図、第３図は第２の
本発明のアクティブマトリックスアレイの一部等価回路
図、第４図は第２の本発明のアクティブマトリックスア
レイの一部拡大平面図、第５図は第３の本発明のアクテ
ィブマトリックスアレイの一部等価回路図、第６図は第
３の本発明のアクティブマトリックスアレイの一部拡大
平面図、第７図は第３の本発明のアクティブマトリック
スアレイの検査方法の説明図、第８図は第４の本発明の
アクティブマトリックスアレイの一部等価回路図、第９
図は第４の本発明のアクティブマトリックスアレイの検
査方法の説明図、第１０図は第５の本発明のアクティブ
マトリックスアレイの一部等価回路図、第１１図は第５
の本発明のアクティブマトリックスアレイの一部拡大平
面図、第１２図は従来のアクティブマトリックスアレイ
の一部等価回路図、第１３図は従来のアクティブマトリ
ックスアレイの一部拡大平面図である。 ０１〜Ｇ、・・・・・・ゲート信号線、Ｓ１〜Ｓ、・・
・・・・ソース信号線、ＰＡ＋＋〜ＰＡｔｔ−ＰＢ＋＋
””ＰＢｚｘ・ＰＣ，、〜ＰＣｔｔ・ＰＤ＋＋〜ＰＤ０
・ｐＨ〜Ｐ。 ・ＰＳ＋ｔ〜ＰＳｔｓ・ＰＭ＋＋−ＰＭ、、・・・・・
・絵素電極、ＴＨ＋＋−ＴＨ＋□・ＴＡ＋＋−ＴＡｚｚ
−Ｔ　Ｂ　＋＋〜ＴＢ２ｔ−ＴＣＩＩ−ＴＣ！ｇ−ＴＤ
、〜ＴＤｔｚ・ＴＳ、〜ＴＳ！３・ＴＭＩｌ〜ＴＭ０・
ＴＥ、、−ＴＥ、、・ＴＦ＋＋＝Ｔ　Ｆ　ｚｚ　′Ｔｉ
ｔＮＴｓｓ°Ａ　ＩＩ　％　Ａ　ｚ　３°ＴＴ１１〜Ｔ
　Ｔ　ｓ　、・・・・・・ＴＦＴ、Ｒ，〜Ｒ３・・・・
・・ピックアップ抵抗、２１．２３．４１．４２．６１
．６２．１１１　、１１２　、１３１１３２・・・・・
・絶縁膜、２２．４２．６２．１１３　、１３３・・・
・・・ゲート端子、２４．４４．６４．１１４　、１３
４・・・・・・ソース端子、２５．３１．３２．４５．
４６．６５．１１５ａ、　１１５ｂ、　　１３５・・・
・・・ドレイン端子、２７．６６、１１６ａ、　１１６
ｂ・・・・・・接続部、２６．６７、１１７ａ、　１１
７ｂ−切断部、７１，９１・・・・・・ソース・ドレイ
ンショート。 代理人の氏名　弁理士　粟野重孝　はか１名Ｇ＋−Ｇｓ
−−−仁？−ト１％号珈蒙 ５Ｉ−５３−ソース　・ １　図 ４Ｌ４２−−−６ｅ　　＆ｌ　膿 ４３−−−ζ１−ト」−チ 祥−ソース痛子 柘、４６−　　ドレイン噴チ 第１Ｏ図 ＴｆｈｒＴＨ−−ＴＦ丁 ＰＳｗＭｕ＊ＰＳｒｔ−Ｐｒ’ｈｔ　−−−ＨＩ電機１
１２図 ｑノーーーソース　ドレスンンヨーＦ Ｇｔ−Ｇｓ−一一　ケ ５ｒ−５ｓ−−−ソ ｐｎ〜〜−・−絋 コ１〜月−−・−Ｔ −ト信号緯 一ス１１ 稟　を級 Ｔ

Claims (19)

【特許請求の範囲】
1. （１）複数個の薄膜トランジスタ（以後、ＴＦＴと呼ぶ
   。）のゲートが共通に形成され、前記ＴＦＴのドレイン
   が相異った絵素電極に接続されたＴＦＴ群が、２組以上
   で１つの絵素を形成していることを特徴とするアクティ
   ブマトリックスアレイ。
2. （２）１つの絵素を形成しているＴＦＴのゲートは同一
   のゲート信号線に接続されていることを特徴とする請求
   項（１）記載のアクティブマトリックスアレイ。
3. （３）各ＴＦＴは絵素電極と電気的に切り離すことがで
   きる切断部を具備することを特徴とする請求項（１）記
   載のアクティブマトリックスアレイ。
4. （４）ＴＦＴが第１および第２のドレイン端子を具備し
   、前記ドレイン端子が相異なる絵素電極に接続されてい
   ることを特徴とするアクティブマトリックスアレイ。
5. （５）第２のドレイン端子は第１のドレイン端子が接続
   された第１の絵素電極に隣接した第２の絵素電極に接続
   されていることを特徴とする請求項（４）記載のアクテ
   ィブマトリックスアレイ。
6. （６）第２のドレイン端子はゲート信号線上の絶縁膜を
   介して第２の絵素電極に接続されていることを特徴とす
   る請求項（４）記載のアクティブマトリックスアレイ。
7. （７）各ＴＦＴは絵素電極と電気的に切り離すことがで
   きる切断部を具備することを特徴とする請求項（４）記
   載のアクティブマトリックスアレイ。
8. （８）一絵素に対応する絵素電極が複数電極で形成され
   、ゲートを共通に形成された複数のＴＦＴからなるＴＦ
   Ｔ群のドレイン端子が前記絵素電極に接続されているこ
   とを特徴とするアクティブマトリックスアレイ。
9. （９）一つの絵素電極に複数のＴＦＴが接続されている
   ことを特徴とする請求項（８）記載のアクティブマトリ
   ックスアレイ。
10. （１０）絵素は第１および第２のＴＦＴ群と複数の絵素
    電極により構成されていることを特徴とする請求項（８
    ）記載のアクティブマトリックスアレイ。
11. （１１）第１および第２のＴＦＴ群のＴＦＴのゲートお
    よびソースは相異なるゲート信号線およびソース信号線
    に接続されていることを特徴とする請求項（１０）記載
    のアクティブマトリックスアレイ。
12. （１２）各ＴＦＴは絵素電極と電気的に切り離すことの
    できる切断部を具備することを特徴とする請求項（８）
    記載のアクティブマトリックスアレイ。
13. （１３）第１のゲート信号線に接続された第１のＴＦＴ
    と、前記第１のゲート信号線に隣接した第２のゲート信
    号線に接続された第２のＴＦＴのソースが、相異なるソ
    ース信号線に接続されていることを特徴とするアクティ
    ブマトリックスアレイ。
14. （１４）第３のＴＦＴのドレイン端子が第１のＴＦＴの
    駆動する第１の絵素電極に接続され、かつ前記第３のＴ
    ＦＴのソース端子が第２のＴＦＴの駆動する第２の絵素
    電極に接続されていることを特徴とする請求項（２）記
    載のアクティブマトリックスアレイ。
15. （１５）第３のＴＦＴのゲートと第１のＴＦＴのゲート
    が同一ゲート信号線に接続されていることを特徴とする
    請求項（１４）記載のアクティブマトリックスアレイ。
16. （１６）各ＴＦＴは絵素電極と電気的に切り離すことの
    できる切断部を具備することを特徴とする請求項（１３
    ）記載のアクティブマトリックスアレイ。
17. （１７）一絵素に対応する絵素電極が複数絵素電極で形
    成され、前記絵素電極に複数のドレインを有するＴＦＴ
    のドレイン端子が接続されていることを特徴とするアク
    ティブマトリックスアレイ。
18. （１８）ＴＦＴのドレイン端子数と一絵素に対応する絵
    素電極数は同数であることを特徴とする請求項（８）記
    載のアクティブマトリックスアレイ。
19. （１９）ドレイン端子に切断部を具備することを特徴と
    する請求項（８）記載のアクティブマトリックスアレイ
    。